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発明の名称 半導体記憶装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−4969(P2007−4969A)
公開日 平成19年1月11日(2007.1.11)
出願番号 特願2006−204991(P2006−204991)
出願日 平成18年7月27日(2006.7.27)
代理人 【識別番号】100092820
【弁理士】
【氏名又は名称】伊丹 勝
発明者 丹沢 徹 / 梅沢 明 / 高野 芳徳
要約 課題
読出し電流と参照電流との間のマージンを十分な大きさに保つことができ大きな読出し速度を維持することができる。

解決手段
メモリセルアレイMCAは、複数のワード線WLsと複数のビット線BLsの交点に設けられる複数のメモリセルMCを含んでいる。メモリセルMCの制御ゲートはワード線WLに接続され、メモリセルMCのドレインはビット線BLに接続されている。浮遊ゲートに電子が注入され閾値電圧が高くなった状態が“0”データ、逆に低い状態が“1”データとされる。“1”データの場合には、ビット線BLに電流が流れる。カラムゲート340は、カラムデコーダからのカラムアドレス信号に基づき複数のビット線BLsを同時にデータ線DLsに接続するためのものである。また、カラムゲート340は、複数のビット線BLsのうち隣接するビット線同士を、それぞれ複数のデータ線DLsのうち互いに隣接していないデータ線に接続する。
特許請求の範囲
【請求項1】
複数のワード線と複数のビット線の交点に設けられ該ビット線を介して電流を流しその電流量の大きさによってデータの読出しが行われる複数のメモリセルを含むメモリセルアレイと、
前記ビット線と電気的に接続される複数のデータ線と、
カラムアドレス信号に基づき前記ビット線を選択し前記データ線と接続するカラムゲートと
を備えた半導体記憶装置において、
前記複数のビット線のうち隣接するビット線同士は、それぞれ前記複数のデータ線のうち互いに隣接していないデータ線に接続されるように構成された半導体記憶装置。
【請求項2】
複数のワード線と複数のビット線の交点に設けられ該ビット線を介して電流を流しその電流量の大きさによってデータの読出しが行われる複数のメモリセルを含むメモリセルアレイと、
前記ビット線と電気的に接続される複数のデータ線と、
カラムアドレス信号に基づき前記ビット線を選択し前記データ線と接続するカラムゲートと
を備えた半導体記憶装置において、
前記ビット線の配列と前記データ線の配列が異なることを特徴とする半導体記憶装置。
【請求項3】
前記メモリセルアレイが複数設けられ、この複数のメモリセルアレイごとに前記カラムゲートが設けられた請求項1又は2に記載の半導体記憶装置。
【請求項4】
複数のメモリセルブロックから構成され前記複数のメモリセルブロックのそれぞれには複数のワード線と複数のローカルビット線との交点に設けられ該ローカルビット線を介して電流を流しその電流量の大きさによってデータの読出しが行われる複数のメモリセルが配列されたメモリセルアレイと、
前記各ローカルビット線と電気的に接続される複数のメインビット線と、
前記複数のメインビット線と電気的に接続される複数のデータ線と、
カラムアドレス信号に基づき前記ローカルビット線を選択し前記メインビット線と接続するローカルカラムゲートと、
カラムアドレス信号に基づき前記メインビット線を選択し前記データ線と接続するメインカラムゲートとを備えた半導体記憶装置において、
前記複数のメインビット線のうち隣接するメインビット線同士は、それぞれ前記複数のデータ線のうち互いに隣接していないデータ線に接続されるように構成された半導体記憶装置。
【請求項5】
前記メインビット線は、その配列順が前記メモリセルブロックの中の少なくとも2つのブロック間で異なっている請求項4に記載の半導体記憶装置。
【請求項6】
前記データ線は、その配列順が前記複数のメモリセルブロックの中の少なくとも2つのブロック間で異なっている請求項4又は5に記載の半導体記憶装置。
【請求項7】
前記メインビット線を前記複数のメモリセルブロックの間でツイストすることにより前記配列順を異ならせている請求項5に記載の半導体記憶装置。
【請求項8】
前記データ線を前記複数のメモリセルブロックの間でツイストすることにより前記配列順を異ならせている請求項6に記載の半導体記憶装置。
【請求項9】
前記複数のメモリセルは、電荷を蓄積する浮遊ゲートを備え、該浮遊ゲートへの電荷の蓄積状態に応じて変化する閾値電圧の大きさによりデータを保持する請求項1乃至8のいずれか1項に記載の半導体記憶装置。
【請求項10】
前記複数のメモリセルは、電荷を蓄積する浮遊ゲートを備え、該浮遊ゲートへの電荷の蓄積状態に応じて変化するチャネル抵抗の大きさによりデータを保持する請求項1乃至8のいずれか1項に記載の半導体記憶装置。
【請求項11】
前記複数のメモリセルは、抵抗値が可変とされた抵抗素子を備え、該抵抗素子の抵抗値の変化によりデータを保持する請求項1乃至8のいずれか1項に記載の半導体記憶装置。
【請求項12】
前記複数のメモリセルは、非結晶状態と結晶状態との間で切り替わる相変化膜を備えた記憶素子を備え、該記憶素子の抵抗値の変化によりデータを保持する請求項1乃至8のいずれか1項に記載の半導体記憶装置。
【請求項13】
前記複数のメモリセルは、ラッチ回路を備えたSRAMセルである請求項項1乃至8のいずれか1項に記載の半導体記憶装置。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体記憶装置に関し、さらに詳しくは、ビット線、隣接ビット線の状態に拘わらず読み出し対象のメモリセルのビット線電位を高く保ち、参照電位との間のマージンを十分にとることができ、よって読出し速度の低下、読出しエラー等を抑止することのできる半導体記憶装置に関する。
【背景技術】
【0002】
半導体記憶装置においては、例えばビット線電位の上限値を規定するためのクランプ回路などにおいて、定電圧発生回路が使用されている。
また、半導体記憶装置、例えばフラッシュメモリでは、データを読み出そうとするメモリセルを流れるセル電流と、参照セルを流れる参照セル電流を比較することにより、メモリセルのデータを読み出している。
データ読出し時間を短縮化するためには、できるだけこのセル電流は大きくし、参照セル電流との間のマージンが大きくとれるのが好ましい。
【0003】
図18(a)は従来の定電圧発生回路を示す図である。この定電圧発生回路1は、定電圧を出力する機能を有するウイルソン型定電流発生回路10と、その活性状態/非活性状態を切り換えるスイッチング回路20とを備えている。
【0004】
ウイルソン型定電流発生回路10は、負の値を有する標準のしきい電圧(Vtp)を有するエンハンスメント型(E型)pMOSトランジスタp1と、トランジスタp1と同じ寸法を有するE型pMOSトランジスタp2と、低しきい電圧Vtn1を有するE型nMOSトランジスタn1と、このVtn1よりも高いしきい電圧Vtn2を有するE型nMOSトランジスタn2とを備えている。
【0005】
トランジスタp1はダイオード接続(ドレインとゲートとが接続されていることを意味する。以下同じ)されているとともに、トランジスタp1とp2とは、互いのゲートを接続されており、これによりカレントミラー回路を構成している。また、このトランジスタp1のドレインと接地電圧Vssとの間には、nMOSトランジスタn1と抵抗11とが接続されており、第1の電流経路12を形成している。この抵抗11の抵抗値R1は、nMOSトランジスタn1のオン抵抗よりも大きいものとする。
【0006】
一方、トランジスタp2のドレインと接地電圧Vssとの間には、nMOSトランジスタn2と、後述するスイッチング回路20のスイッチング用トランジスタ24が接続されており、第2の電流経路13を形成している。トランジスタn1のゲートはトランジスタn2のゲート及びドレインと接続されており、このトランジスタn2のドレインの電位NBIASが定電圧発生回路1の出力電圧Voとされる。
【0007】
スイッチング回路20は、スイッチング用pMOSトランジスタ21、22、インバータ23、及びスイッチング用nMOSトランジスタ24を備えている。pMOSトランジスタ21は、pMOSトランジスタp1のソースと電源電圧Vccとの間に接続されている。図18(b)に示すようなイネーブル信号ENBによりトランジスタ21がオフからオンに切り替わることにより、pMOSトランジスタp1、nMOSトランジスタn1により構成される第1電流経路12がオンになる。なお、pMOSトランジスタp2側にも、スイッチング用pMOSトランジスタ21と同一の特性を有するpMOSトランジスタ25が接続されているが、これは単に両トランジスタp1、p2のソースの電位を揃えるためのものである。トランジスタ25のゲートは接地されており、トランジスタ25は常にオンとされる。
【0008】
また、nMOSトランジスタ24は、nMOSトランジスタn2のソースと接地電圧Vssとの間に配置されており、イネーブル信号ENBを受けてオフからオンに切り替わるようにされている。これによりpMOSトランジスタp2、nMOSトランジスタn2により構成される第2電流経路13がオンとなる。また、スイッチング用pMOSトランジスタ22は、イネーブル信号ENBを受けて、接続点O1のリセットとセットアップを行うものである。
【0009】
次に、この回路の動作を説明すると、イネーブル信号ENBにより、スイッチング回路20がウイルソン型定電流発生回路10を非活性状態から活性状態に切り換える。トランジスタp1、p2のカレントミラー接続により、pMOSトランジスタp2のソース―ドレイン間を流れる電流Ip2は、pMOSトランジスタp1のソース―ドレイン間を流れる電流Ip1と等しくなる。この電流Ip1、Ip2は、それぞれnMOSトランジスタn1、nMOSトランジスタn2へ流れて電流In1,In2となるので、In1とIn2も等しい。抵抗11の抵抗値R1がnMOSトランジスタn1のオン抵抗よりも大きくされているので、電流経路12の電流―電圧特性は、図18(c)に示すように、横軸の切片がVtn1である直線A(傾き1/R1)で表すことができる。
【0010】
一方電流経路13の電流―電圧特性は横軸の切片がVtn2である指数関数的曲線Bで表すことができる。定電圧発生回路1の出力電圧Voは、トランジスタp1、p2のカレントミラー接続の作用により、この直線Aと曲線Bの交点C(動作点)により決定され、電源電圧Vccに依存しない定電圧となる。なお、図18(c)中、曲線Dはトランジスタp1の負荷曲線を表したものであり、曲線Eはトランジスタp2のドレイン電流Ip2とトランジスタp2の負荷曲線を表したものである。
【0011】
しかし、この図18(a)に示す定電圧発生回路によると、素子のスケーリングに伴って電源電圧が低下した場合に、出力電圧を保証することが難しいという問題があった。すなわち、図18(a)の定電圧発生回路において、安定に動作する電源電圧Vccの最小値Vccminは第1電流経路12で決まり、下記の式で表すことができる。
【0012】
[数1]
Vccmin=Vo―Vtn1+|Vtp|+dVds1
(但し、dVds1は、トランジスタp1のドレーン―ソース間電圧)
[数1]から分かるように、出力電圧Voを確保しつつVccminを下げるには、しきい電圧Vtpを下げるしかない。
しかし、これを行う場合には、特別なチャネルインプラが必要となり、製造コストが上昇するという問題がある。このため、Vccminを下げるには出力電圧Voを下げざるを得ないという問題があった。
【0013】
このような定電圧発生回路が例えばNOR型フラッシュメモリのクランプ回路に使用される場合、電源電圧VccがVccminよりも低下してしまうと、メモリセルを流れるセル電流が減少し、このため、参照セルを流れる電流との差(マージン)が小さくなってしまう。この結果、メモリセルのデータの読み時間が長くなってしまう。
【0014】
一方、半導体記憶装置においては、加工技術の進展に伴い、ビット線やデータ線の配線ピッチが短くなってきており、配線長は逆にメモリの大容量化により長くなってきている。このため、配線間の寄生容量の半導体全体における影響は増加してきている。このため、読出しの対象とされるビット線の電位が隣接するビット線の影響により低下し、これにより参照電位と読出し電位との間のマージンが低下し、読出し速度に影響が出るという問題が生じている。
【0015】
例えば、フラッシュメモリにおいて、隣接する2つのビット線に配列されたメモリセルが同時に読出しの対象とされる場合を考える。フラッシュメモリのセルは、浮遊ゲートに電子を注入し又は逆に浮遊ゲートから電子を流出させることにより、閾値電圧を変化させることによりデータを記憶する。読出し電圧を印加した場合のセル電流の大きさと参照セル電流の大きさをセンスアンプで検出・比較することにより、セルのデータが読み出される。
【0016】
このとき、その2つのビット線の読出しデータが互いに反対データ(“1”と“0”)であった場合には、高い読出し電位が低い読出し電位に影響されて低下し、これにより、参照電流との間のマージン(センスマージン)が小さくなるという問題があった(図19参照)。このセンスマージンの減少は、読出し速度の低下や歩留まり低下を招く。
【0017】
また例えば、読出し対象とされたメモリセルのビット線に隣接するビット線が不良であった場合などにおいて、その読出し対象のメモリセルのビット線の電位が、その不良ビット線の電位に影響されて低下することが生じ、これにより、参照電流との間のマージンが小さくなるという問題があった。この場合、やはり読出し速度は低下してしまう。
【発明の開示】
【発明が解決しようとする課題】
【0018】
本発明は、上記の問題点に鑑みてなされたものであり、読出し電流と参照電流との間のマージンを十分な大きさに保つことができ大きな読出し速度を維持することのできる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【0019】
本発明に係る半導体記憶装置は、複数のワード線と複数のビット線の交点に設けられ該ビット線を介して電流を流しその電流量の大きさによってデータの読出しが行われる複数のメモリセルを含むメモリセルアレイと、前記ビット線と電気的に接続される複数のデータ線と、カラムアドレス信号に基づき前記ビット線を選択し前記データ線と接続するカラムゲートとを備えた半導体記憶装置において、前記複数のビット線のうち隣接するビット線同士は、それぞれ前記複数のデータ線のうち互いに隣接していないデータ線に接続されるように構成されたことを特徴とする。
【発明の効果】
【0020】
本発明に係る半導体記憶装置によれば、読出し電流と参照電流との間のマージンを十分な大きさに保つことができ大きな読出し速度を維持することができる。
【発明を実施するための最良の形態】
【0021】
以下、本発明に係る定電圧発生回路の実施の形態を、図面に基づいて詳細に説明する。
【0022】
本実施の形態に係る定電圧発生回路は、図1(a)に示すように、定電流発生回路10と、定電流発生回路40と、定電圧出力部30とから構成される。
【0023】
定電流発生回路10は、トランジスタn1とn2とを備えている。トランジスタn1のゲートとトランジスタn2のゲートは互いに接続されていると共に、そのソース又はドレインには同一の大きさの電流In1,In2が流れるようにされている。また、両トランジスタn1,n2の閾値電圧は異なる値とされる。この閾値電圧の大きさの差によって、図1(b)に示すように、この定電流発生回路10の出力電流I1が、両トランジスタの電圧―電流特性の交点Cにより決定される。また、この定電流発生回路10は、定電圧V1も出力する。
【0024】
なお、図1(f)に示すように、両トランジスタn1,n2の閾値電圧は同じ値とし、代わりに両トランジスタn1,n2のトランスコンダクタンスの値を異ならせ、このトランスコンダクタンスの大きさの差によって、図1(b)の交点Cが決定されるようにしてもよい。
【0025】
定電流発生回路40は、この出力電流I1に比例した定電流I2を生成する。定電圧出力部30は、ダイオード接続され且つソース−ドレーン間電圧の増加に対して電流が単調に増加する(即ち、傾きが正の)電圧−電流特性を有するトランジスタn3を備えており、このトランジスタn3に定電流I2が流れるようにされている。これにより、この定電圧出力部30より、このトランジスタn3の電流−電圧特性(図1(c)のIn3)と定電流I2とにより決定される電圧Voが出力される。この出力電圧Voは、電流I2の大きさや定電圧出力部30の電圧−電流特性等を適当に選ぶことにより、Vo>V1となるようにすることができる。
【0026】
例えば、図1(b)に示すように、トランジスタn3の特性をトランジスタn2と同じとし、定電流発生回路40により出力電流I1の2倍の電流I2を流すと、出力電圧VoをV1よりも大きくすることが出来る。また、図1(c)に示すように、トランジスタn3の閾値電圧をトランジスタn2の閾値電圧よりも大きくし、さらに定電流発生回路40により出力電流I1の2倍の電流I2を流すと、図1(b)の場合よりも更に出力電圧VoをV1よりも大きくすることが出来る。また、図1(d)に示すように、トランジスタn3のトランスコンダクタンスをトランジスタn2のトランスコンダクタンスよりも小さくし、さらに定電流発生回路40により出力電流I1の2倍の電流I2を流すと、図1(b)の場合よりも更に出力電圧VoをV1よりも大きくすることが出来る。また、図1(e)に示すように、定電流発生回路40がI1と同じ電流I2を流し、かつトランジスタn3の特性(閾値電圧、トランスコンダクタンス)をトランジスタn2のそれとは異ならせるようにしても、同様に出力電圧VoをV1よりも大きくすることができる。
【0027】
また、この出力電圧Voは、定電流I2の大きさと定電圧出力部30の特性によってのみ決定され、電源電圧Vccに依存しない。このため、電源電圧Vccが低下しても出力電圧Voは高く保つことが出来る。
【0028】
以下、この本発明に係る定電圧発生回路を実現するための具体的な回路の例を図面に沿って説明する。
[本発明に係る定電圧発生回路の第1の実施の形態]
図2は、本発明に係る定電圧発生回路の第1の実施の形態を示すものである。
【0029】
図2(a)に示すように、本実施の形態に係る定電圧発生回路1´は、定電流発生回路10´と、スイッチング回路20´、定電圧出力部30とから構成される。定電流発生回路10´は、nMOSトランジスタn1,n2,pMOSトランジスタp1、p2を備えている点で図18に示す従来の定電流発生回路10と同一であるが、第1の電流経路12、第2の電流経路13に加え、第3の電流経路14を備えている点で、図18に示す従来の定電流発生回路10と異なる。この定電流発生回路10は、図1の定電流発生回路10と定電流発生回路40の2つの機能を果たしている。
【0030】
この第3の電流経路14は、pMOSトランジスタp1、p2とカレントミラー接続されたpMOSトランジスタp5と、これに接続される定電圧出力部30とにより構成される。
【0031】
定電圧出力部30は、ダイオード接続されたnMOSトランジスタn5と、電流経路14をオン、オフするためのスイッチング用トランジスタ27を備えている。このトランジスタn5のドレインの電位NBIASが、定電圧発生回路1´の出力電圧Voとされる。トランジスタn5は、トランジスタn2のしきい電圧Vtn2よりも大きなしきい電圧Vtn5を有しており、また、ソース−ドレーン間電圧の増加に対して電流が単調に増加する(即ち、傾きが正の)電圧−電流特性を有する。
【0032】
スイッチング用トランジスタ27は、イネーブル信号ENBを受けて、スイッチング回路20´の各トランジスタ21、22、24と同時にオン、オフする。なお、図2(a)に示すように、トランジスタp5のソースと電源電圧Vccとの間には、トランジスタ25と同様の特性を有しゲートが接地されたトランジスタ26が接続されており、トランジスタp1、p2、p5のソース電圧を揃える機能を果たしている。また、本実施の形態では、Vtn1とVtn2との差をできるだけ小さくし、これにより、トランジスタn1,n2の共通ゲート(接続点O2)の電位をできるだけ小さくしておく。これは、従来技術(図18)よりも低い電源電圧の最低値Vccminを保証するためである。
【0033】
次に、図2(a)に示す定電圧発生回路の動作を説明する。イネーブル信号ENBが入力されると、スイッチング回路20´の各トランジスタ21,22,24,及び定電圧出力部30のトランジスタ27がオンとされ、定電流発生回路10´が非活性状態から活性状態へと切り換えられる。
【0034】
カレントミラー回路を構成するトランジスタp1、p2、p5により、これらのトランジスタを流れる電流Ip1,Ip2,Ip5は等しくなる。
【0035】
図2(c)に示すように、トランジスタn1のゲートとトランジスタn2のゲートとの接続点O2の電位Vaは、図18に示す従来技術と同様、電流In1の電圧−電流特性曲線Aと、電流In2の電圧−電流特性曲線Bとの交点Cにより決定される。
【0036】
電流経路14の負荷曲線は、図2(c)に示す曲線Fのようになる。一方、ダイオード接続されたトランジスタn5のドレイン電圧と電流In5との関係は、図2(c)に示す曲線Gのような、しきい電圧Vtn5を横軸の切片とした指数関数的曲線Gとなる。この2つの曲線FとGの交点Hにより、出力電圧とされる接続点NBIASの電位が決定され、出力電圧Voの大きさが決まる。
【0037】
図2(c)からも明らかなように、従来技術(図18)の最終出力電圧Voに相当するVaを下げることによって、数式1で示されるVccminを下げることができる。従って、従来技術の場合に比し、電源電圧Vccが低下した場合でも出力電圧Voを高く保つことができる。
【0038】
なお、図2(a)において、低閾値電圧を有するトランジスタn1の代わりに、図2(d)に示すように、トランジスタn2と閾値電圧が同じで、トランスコンダクタンスがトランジスタn2のそれよりも大きいトランジスタn1´を使用するようにし、これにより図2(c)に示す特性を得るようにしてもよい。これは、両トランジスタn1,n2のチャネル長を同じとし、トランジスタn1のチャネル幅W1をトランジスタn2のチャネル幅W2よりも大きくすることにより達成できる。
【0039】
[本発明に係る定電圧発生回路の第2の実施の形態]
上記第1の実施の形態では、トランジスタn5のしきい電圧Vtn5をトランジスタn2のしきい電圧Vtn2よりも高くしたが、本実施の形態では、図3(a)に示すように、しきい電圧Vtn5をVtn2と等しくするとともに、トランジスタn5のドレインとトランジスタp5との間に抵抗41を接続している。抵抗41の抵抗値R2は、トランジスタn5のオン抵抗よりも十分大きくする。これにより、電流In5の特性曲線が、傾き1/R2の直線になるように、抵抗41の電圧降下分だけ、Vaより高い出力電圧Voを得ることができる。
【0040】
また、図3(b)に示すようなダイオード42を接続してもよい。この場合、トランジスタn5のしきい電圧Vtn5はトランジスタn2のしきい電圧Vtn2と同じで構わない。なお、この図3(a)(b)の抵抗41やダイオード42をトランジスタn5とトランジスタ27の間に接続してもよい。
【0041】
また、図3(c)に示すように、ダイオード接続したトランジスタn6をトランジスタn5と直列接続してもよい。また、2つ以上のダイオード接続したトランジスタをトランジスタn5と直列接続するようにしてもよい。
[本発明に係る定電圧発生回路の第3の実施の形態]
第1の実施の形態では、トランジスタn5のしきい電圧Vtn5をトランジスタn2のしきい電圧Vtn2よりも高くしたが、本実施の形態では、しきい電圧Vtn5はVtn2と等しくするとともに、トランジスタn5のトランスコンダクタンスgm5をトランジスタn2のトランスコンダクタンスgm2よりも小さくしている。これにより、図4に示すように、電流In5の特性曲線G´は、横軸の切片は曲線Bのそれと同じとなるが、その傾きは曲線Bよりも小さくなる。このため、曲線Fとの交点H(動作点)で決まる出力電圧Voは、第1の実施の形態と同様に接続点O2の電位Vaよりも高く保つことができる。
【0042】
[本発明に係る定電圧発生回路の第4の実施の形態]
第1の実施の形態では、トランジスタn5のしきい電圧Vtn5をトランジスタn2のしきい電圧Vtn2よりも高くしたが、本実施の形態では、トランジスタn5の特性をトランジスタn2のそれと同じにするとともに(図5参照)、トランジスタp5のサイズを変えることにより電流Ip5の大きさをIp2よりも大きくする。これにより、曲線Fとの交点H(動作点)で決まる出力電圧Voは、第1の実施の形態と同様に接続点O2の電位Vaよりも高く保つことができる。
[本発明に係る定電圧発生回路の第5の実施の形態]
上記第1乃至第3の形態において、トランジスタn5の電流In5の曲線G(G´)の傾きが小さくなると、イネーブル信号ENBにより定電圧発生回路1´が活性状態になってから、出力電圧が初期状態VccからVoに収束するまでの間の時間(遷移時間)が長くなり、回路の動作が遅くなるという問題が生じる。
【0043】
そこで、本実施の形態では、図6に示すように、トランジスタn5と並列に加速回路50を接続している。加速回路50は、直列接続された抵抗51(抵抗値R3)、抵抗52(抵抗値R4)と、この抵抗51,52と並列に接続されたnMOSトランジスタn6とを備えている。トランジスタn6のゲートは抵抗51、52の接続点O3に接続されている。イネーブル信号ENBがHからLに変わり、トランジスタn6がオンすると、定電圧出力部30の出力端子の電荷が放電され、これにより遷移時間が短縮される。抵抗51及び52並びにトランジスタn6には、出力電圧がVoに収束した後は電流が流れないようにしなければならない。このため、本実施の形態では、R3+R4がトランジスタn5のオン抵抗よりも十分大きくされている。また、トランジスタn6は、出力電圧がVoに収束したらオフとなるように構成されている。具体的には、トランジスタn6のしきい電圧をVtn6とした場合、
[数2]
Vtn6>=Vo×R4/(R3+R4)
となるようにすることにより、出力電圧がVoとなった時点でトランジスタn6をオフとすることができる。
【0044】
図6では、図3(a)の回路に加速回路50を付加した例を示したが,図2、図3(b)(c)の回路に加速回路50を付加してもよいことは言うまでもない。
[本発明に係る定電圧発生回路の利用例]
次に、本発明の第1乃至第5の実施の形態の定電圧発生回路の、半導体集積回路中での利用例を説明する。
【0045】
ここでは、本発明の実施の形態の定電圧発生回路をフラッシュメモリのクランプ回路に適用した場合について説明する。
【0046】
図7に、フラッシュメモリの構成の一例をブロック図で説明する。図7に示すフラッシュメモリは、メモリセルアレイ60、カラムゲート70、レファレンスセルアレイ80、ダミーカラムゲート90、センスアンプ100、クランプ回路110、プログラム回路120、IOバッファ130、アドレスバッファ140、カラムデコーダ150、ロウデコーダ160、ブロックデコーダ170、チャージポンプ回路180、電圧スイッチ回路190、制御回路200、及びコマンドレジスタ210、バイアス回路220から大略構成される。
【0047】
メモリセルアレイ60は、複数本のワード線WLsと、複数本のビット線BLsと、このワード線WLsとビット線BLsの交点に設けられる複数のメモリセルMCとを備えている。
【0048】
カラムゲート70は、メモリセルアレイ60の特定のビット線BLを選択する機能を備えており、ビット線BLを選択する信号を入力させるためのコラム線COLと接続されている。
【0049】
リファレンスセルアレイ80は、参照ビット線RBLと、この参照ビット線RBLに沿って配置される参照セルとダミーセルとから構成される。
【0050】
ダミーカラムゲート90は、メモリセルアレイ60とリファレンスセルアレイ80の容量を揃えるために設けられている。
【0051】
センスアンプ100は、メモリセルアレイ60の読出し電位とリファレンスセルアレイ80の読出し電位とを比較してメモリセルMCのデータを読み出すものである。
【0052】
クランプ回路110は、バイアス回路220からの出力電圧Voに基づき、ビット線BL、RBLの電位の上限を規定する。
プログラム回路120は、メモリセルアレイ60にデータを書き込む場合において、メモリセルMCのドレインに書込み電圧を出力するものである。
【0053】
IOバッファ130は、読出し時にはセンスアンプ100でセンスされたメモリセルMCのデータを保持し、書込み時には書込みデータを保持しておきプログラム回路120に書込み電圧を出力させるものである。
【0054】
アドレスバッファ140は、読出し又は書込みの対象となるメモリセルMCのアドレスデータを保持し、カラムデコーダ150、ロウデコーダ160に向けてこのアドレスデータを出力するように構成されている。カラムデコーダ150は、アドレスデータのうちカラムアドレスデータをデコードし、コラム線COLを選択する。ロウデコーダ160は、アドレスデータのうちロウアドレスデータをデコードし、ワード線WLを選択する。
【0055】
ブロックデコーダ170は、メモリセルアレイ60中の複数のメモリセルブロックのうちの1つを選択するためのブロックアドレスデータをデコードし、そのデコード出力に基づいて特定のブロックを選択するためのものである。
【0056】
チャージポンプ回路180は、メモリセルMCのデータ読出し、書込み又は消去のための各電圧を発生させるためのものであり、電圧スイッチ回路190は、チャージポンプ回路180で発生された読出し電圧、書込み電圧又は消去電圧を、制御回路200からの制御信号に基づき、カラムデコーダ150、ロウデコーダ160に向けて転送するためのものである。
【0057】
また、コマンドレジスタ210は、読出し、書込み、消去など、入力されたコマンドを保持するためのものである。
【0058】
バイアス回路220には、本実施の形態にかかる定電圧発生回路1´を利用することができる。
【0059】
図8(a)に、メモリセルアレイ60、カラムゲート70、レファレンスセルアレイ80、ダミーカラムゲート90、センスアンプ100、クランプ回路110の具体的な構成の一例を示す。
【0060】
メモリセルアレイ60は、図8(a)に示すように、複数本のワード線WL0、WL1、・・・・・・WLnと、複数本のビット線BL0、・・・・・・BLkと、このワード線とビット線の交点に設けられる複数のメモリセルMCとを備えている。カラムゲート70は、トランジスタCL3と、特定のビット線BLを選択する信号を入力させるためコラム線COL0、・・・・・・、COLmを備えている。
【0061】
リファレンスセルアレイ80は、参照電位を保持した参照セル81と、ダミーセル82とからなる。参照セル81とダミーセル82とは、参照ビット線RBLに沿って配置されている。参照セル81は、参照ワード線RWL、ダミーカラムゲート90から伸びる参照カラム線RCOLにより選択される。ダミーセル82は、ビット線BLと参照ビット線RBLの容量を揃えるために設けられている。これにより、リファレンスセルアレイ80は、選択されたメモリセルMCのセル電流Icellの大きさを判定するための基準としての電流Irefを発生させる。
ダミーカラムゲート90は、メモリセルアレイ60とリファレンスセルアレイ80の容量を揃えるために設けられている。
【0062】
センスアンプ100は、オペアンプ101と、負荷トランジスタ102,102´とを備えている。負荷トランジスタ102、102´は、電源電圧Vccと後述するクランプトランジスタ111、111´との間に接続されるとともに、そのゲート・ドレインが接続されており、これにより電流源負荷として機能する。
【0063】
クランプ回路110は、前述した第1乃至第4の実施の形態の定電圧発生回路1´からの出力電圧Voをゲートに入力させるクランプ用トランジスタ111、111´を備えている。これにより、ビット線BL、RBLの電位の上限が、定電圧発生回路1からの出力電圧Voと、クランプ用トランジスタ111、111´のしきい電圧Vtcとの差Vo―Vtcに抑えられる。
【0064】
このような構成において、選択されたメモリセルMCのデータ読出しを行った場合、ビット線BLに流れる電流Icellの電圧−電流特性曲線は、メモリセルに保持されるデータが“1”である場合には、図8(b)に示す曲線Jのようになり、“0”である場合には、図8(b)に示す曲線Kのようになる。
【0065】
一方、クランプ回路110のトランジスタ111、111´を流れる電流Iloadは直線Lのようになる。このため、選択されたメモリセルMCが保持するデータが“1”である場合には、オペアンプ101のセンスノードSNの電圧は、曲線Jと曲線Lの交点C1で表される電圧V1となる。また、選択されたメモリセルMCが保持するデータが“0”である場合には、オペアンプ101のセンスノードSNの電圧は、曲線Kと曲線Lの交点C2で表される電圧V2となる。
【0066】
また、リファレンスセルアレイ80を流れる参照電流Irefは曲線Mで表され、オペアンプ101のリファレンスノードRNの電圧は、この曲線Mと曲線Lの交点C3で表される電圧VRとなる。オペアンプ101は、センスノードSNの入力電圧がVRに比して大か小かを検出することにより、選択されたメモリセルMCの保持データが“1”なのか“0”なのかを判定することができる。
【0067】
ところで、図8(a)に示すようなNORセル型フラッシュメモリにおいては、弱い書き込みモードとなる読出し動作を繰り返すことにより、次第にセルのしきい電圧が変化する。例えば、10年間読出しをすることを条件とするならば、ビット線の電圧VBLは1.5V以下に保つのが望ましい。この役割を果たすのがクランプ用トランジスタ111、111´である。しかし、電源電圧Vccが低下し、定電圧発生回路1´の出力電圧Voが低下すると、読出し時間が長くなり、メモリの性能が低下してしまう。
【0068】
本発明に係る定電圧発生回路1´によれば、電源電圧Vccが低下したとしても出力電圧Voを低下させる必要がないため、セル電流Icellを十分な大きさとすることができ、読出し時間が長時間化することを防止できる。
【0069】
図8では、メモリセルMCとしてMOSトランジスタを採用しているが、他の素子もメモリセルMCとして利用可能であり、例えばMNOSセル、MONOSセル、MRAMセル、相転移セル等が採用できる。
【0070】
これらの例示のセルのいずれが使用される場合でも、データの信頼性のため、読出し時にビット線電圧が高くなり過ぎてはいけないため、ビット線電圧をクランプしなければならない。このため、これらの場合にも、図8に示すクランプ回路110が有効となる。
【0071】
次に、本発明に係る半導体記憶装置の実施の形態を図面に基づいて説明する。[本発明に係る半導体記憶装置の第1の実施の形態]
図9は、本発明に係る半導体記憶装置の第1の実施の形態に係る半導体記憶装置の主要部を示す回路図である。
【0072】
メモリセルアレイMCAは、複数のワード線WLsと複数のビット線BLsの交点に設けられる複数のメモリセルMCを含んでいる。メモリセルMCは、酸化膜と制御ゲートとの間に浮遊ゲートが積層されたスタックトゲート型のMOSトランジスタであるものとする。すなわち、メモリセルMCの制御ゲートはワード線WLに接続され、メモリセルMCのドレインはビット線BLに接続されている。浮遊ゲートに電子が注入され閾値電圧が高くなった状態が“0”データ、逆に低い状態が“1”データとされる。“1”データの場合には、ビット線BLに電流が流れるので、これを図示しない参照セルからの電流値と比較することにより、データの読出しを行うことができる。
【0073】
カラムゲート340は、図示しないカラムデコーダからのカラムアドレス信号に基づき複数のビット線BLsを同時にデータ線DLsに接続するためのものである。また、カラムゲート340は、複数のビット線BLsのうち隣接するビット線同士を、それぞれ複数のデータ線DLsのうち互いに隣接していないデータ線に接続するように構成されている。
【0074】
図9に示す例では、ビット線BL1〜BL4と、データ線DL1〜DL4が設けられ、それぞれ末尾の番号が同じもの同士が接続されている。
しかし、データ線DLsの配列順がビット線BLsの配列順とは変えられている。すなわち、ビット線BLsの配列順は左から右へ昇順とされている一方、データ線DLsの方は、末尾番号が隣接するもの同士は隣り合わないように配置されている。これにより、隣接する信号線(ビット線BLs及びデータ線DLs)の対向長を2分の1に短くすることができ、これにより、信号線間の寄生容量の影響を小さくすることができる。例えば、あるビット線BLiに配列されたメモリセルMCのデータが“1”であり、このビット線BLiに隣接するビット線BLi+1に配列されるメモリセルMCのデータが“0”である場合などにおいても、容量結合によるビット線電位の低下が抑制される。このため、センスアンプの読みマージンを大きくすることが可能となる。
[本発明に係る半導体記憶装置の第2の実施の形態]
図10は、本発明に係る半導体記憶装置の第2の実施の形態を示すものであり、データ線DLsがビット線BLsの延設方向と垂直な方向に延設される例を示している。この例でも、複数のビット線BLsのうち隣接するビット線同士を、それぞれ複数のデータ線DLsのうち互いに隣接していないデータ線に接続することにより、図9のものと同様の効果を得ている。図11に示すように、メモリセルアレイMCAが複数のメモリセルアレイブロック(MCB1、MCB2)で構成され、それぞれにカラムゲート340(340−1、340−2)が接続される場合にも、図10と同様に配線することができる。
【0075】
図12は、複数のメモリセルアレイブロック(MCB1、MCB2)を、ビット線BLsの延びる方向に配置した例を示している。この例では、データ線DLsをこの複数のブロックMCB1、MCB2に亘りビット線BLsと平行に延設させている。また、図12に示すように、このデータ線DLsを、各メモリセルアレイブロックMCBの間においてツイストさせている。これにより、図9の例と同様に、信号線の対向長が短くなる。
【0076】
図13は、マトリクス状(2×2)に配置された複数のメモリセルアレイブロックMCB0〜MCB3ごとに配線されるビット線BL0〜BL3がメインビット線MBLsに接続された例を示している。
各メモリセルアレイブロックMCB0−3にはカラムゲート340−1〜3が各々設けられている。カラムゲート340−1〜3は、それぞれ信号C1―C4の入力により、1つのメモリセルアレイブロックMCB内のビット線BLを同時にメインビット線MBLに接続するようにされている。また、メインビット線MBLsとデータ線DLsとの間には、各メモリセルアレイブロックMCB0−3を選択するためのグローバルカラムゲート345(345−1、345−2)が設けられている。メモリセルアレイブロックMCB1又はMCB2が選択される場合には、グローバルカラムゲート345−1に選択信号D0が入力される。一方、メモリセルアレイブロックMCB2又はMCB3が選択される場合には、グローバルカラムゲート345−2に選択信号D1が入力される。
【0077】
メインビット線MBLsは、ビット線BLsと平行に延設され、その延設方向に設けられたメモリセルアレイブロックMCB同士はこのメインビット線MBLsを共有している。また、メインビット線MBLsは、メモリセルアレイブロックのMCBsの間の領域360においてツイストされ、これにより対抗長が短くされている。また、メインビット線MBLsのうち、データ線DLの手前(グローバルカラムゲート345の手前)の部分で隣接するメインビット線同士は、それぞれ複数のデータ線DLsのうち互いに隣接していないデータ線に接続される。これにより、例えば、データ線DLsから遠い側にあるメモリセルアレイブロックMCB1、MCB3の隣接するビット線BLsに関しては、上述の領域360でのツイスト部分により全体の信号線(ビット線BL、メインビット線MBL、データ線DL)の対向長が短くされている。また、データ線DLから近い側にあるメモリセルアレイブロックMCB2、MCB4の隣接するビット線BLsに関しても、上記のデータ線DLsとメインビット線MBLsとの接続関係により、同様に対向長が短くされる。
図14は、図13の例を更に変形した例であり、データ線DLsが1回ツイストされ、これによりデータ線DLsの対向長が短くされ、データ線DLによる寄生容量の増加が抑止されている。
[本発明に係る半導体記憶装置の第3の実施の形態]
図15は、本発明に係る半導体記憶装置の第3の実施の形態を示すものであり、1つのメインビット線MBLに2本のビット線BkBLi、
BkBLi+1が接続され得るように構成され、いずれのビット線を接続するかをローカルカラムゲート420で選択するようにされている例を示している。データ線DLとメインビット線MBLの接続関係は上記の実施形態のものと同じであり、これにより対向長が短くされている。
[本発明に係る半導体記憶装置の第4の実施の形態]
図16は、本発明に係る半導体記憶装置の第4の実施の形態を示すものであり、図13と同様に、メインビット線MBLに沿って複数のメモリセルアレイブロックMCB1、MCB2が配列され、この複数のメモリセルアレイブロックMCBsがメインビット線MBLを共有している。そして、メインビット線MBLは、その複数のメモリセルアレイブロックMCB1とMCB2との間の領域360においてツイストされており、これにより各ビット線BLの対向長が短くされている。図16の領域360において、実線は第1配線層に配設されるメインビット線MBLを示しており、点線はこの第1配線層よりも深部に存在する第2配線層に配設されるメインビット線MBLを示している。
【0078】
この図16に示す例では、メモリセルアレイブロックMCBs内のビット線BLの配列順は、例えば図16に示すように左から右方向へ昇順に配列されるなど、各メモリセルアレイブロックMCBで共通とされている。このため、この第4の実施の形態では、中間データ線MDLとデータ線DLとの間に切替え回路470を接続し、選択されたメモリセルアレイMCBsに応じて中間データ線MDLとデータ線DLとの接続状態の切替えを行う。例えば上部のメモリセルアレイブロックMCB2が選択された場合には、中間データ線MDL0とデータ線DL0、中間データ線MDL1とデータ線DL1、中間データ線MDL2とデータ線DL2、中間データ線MDL3とデータ線DL3をそれぞれ接続し、一方下部のメモリセルアレイブロックMCB1が選択された場合には、中間データ線MDL2とデータ線DL0、中間データ線MDL0とデータ線DL1、中間データ線MDL3とデータ線DL2、中間データ線MDL1とデータ線DL3をそれぞれ接続する。
[本発明に係る半導体記憶装置の第5の実施の形態]
図17は、本発明に係る半導体記憶装置の第5の実施の形態を示すものである。図17は、図16の切替え回路470を不要にするため、メモリセルアレイブロックMCB毎にビット線BLの配列順を異ならせた例を示したものである。図16では、上部のメモリセルアレイブロックMCB2では左から右に昇順に配列しているのに対し、下部のメモリセルアレイブロックMCB1では領域360でのツイストによる位置変更を考慮して、ビット線BLの配列順を異ならせている。
【0079】
以上、本発明に係る半導体記憶装置の実施の形態にについて説明したが、本発明はこれらに限定されるものではない。例えば、上記実施の形態では、4本1組の信号線(ビット線、メインビット線、データ線等)の配列を、配線のツイストなどにより1回だけ変更させ、これにより信号線の対向長を2分の1にしていた。しかし、対向長を更に短くすることもできる。例えば8本1組の信号線の配列をツイストなどにより3回変更することにより、対向長を4分の1にすることができる。または、16本1組の信号線の配列を7回変更することにより、対向長を8分の1にすることもできる。一般に対向長をN分の1にしたい場合には、2N本を1組にして配列の入替えを(2N−1)回行えばよい。
【0080】
また、上記の実施の形態では、メモリセルMCの閾値電圧の大きさの変化によりデータを保持する形式としていたが、浮遊ゲートへの電荷の蓄積状態に応じて変化するチャネル抵抗の大きさによりデータを保持するようにしてもよい。
【0081】
また、上記メモリセルMCとして、抵抗値が可変とされたTMR素子を備え、該TMR素子の抵抗値の変化によりデータを保持するMRAMセルを採用してもよい。また、上記メモリセルMCとして、非結晶状態と結晶状態との間で切り替わる相変化膜を備えた記憶素子を備え、該記憶素子の抵抗値の変化によりデータを保持する相変化メモリセルを採用してもよい。
また、本実施の形態は、メモリセルMCがラッチ回路として機能するSRAMにも適用可能である。
【図面の簡単な説明】
【0082】
【図1】本発明の基本構成を示す回路図である。
【図2】発明の第1の実施の形態に係る定電圧発生回路の構成及び特性を示す。
【図3】本発明の第2の実施の形態に係る定電圧発生回路の構成を示す。
【図4】本発明の第3の実施の形態に係る定電圧発生回路の特性を示す。
【図5】本発明の第4の実施の形態に係る定電圧発生回路の特性を示す。
【図6】本発明の第5の実施の形態に係る定電圧発生回路の構成を示す。
【図7】本発明に係る低電圧発生回路が適用されるフラッシュメモリの概略構成を示すブロック図である。
【図8】本発明に係る定電圧発生回路をNORセル型フラッシュメモリに利用した例を示す。
【図9】本発明に係る半導体記憶装置の第1の実施の形態を示す。
【図10】本発明に係る半導体記憶装置の第2の実施の形態を示す。
【図11】図10に示す第2の実施の形態の変形例を示す。
【図12】図10に示す第2の実施の形態の変形例を示す。
【図13】図10に示す第2の実施の形態の変形例を示している。
【図14】図10に示す第2の実施の形態の変形例を示している。
【図15】本発明に係る半導体記憶装置の第3の実施の形態を示す。
【図16】本発明に係る半導体記憶装置の第4の実施の形態を示す。
【図17】本発明に係る半導体記憶装置の第5の実施の形態を示す。
【図18】従来の定電圧発生回路の構成及び特性を示す。
【図19】従来の半導体記憶装置における問題点を説明するためのものである。
【符号の説明】
【0083】
10、10´・・・定電流発生回路、 12,13、14・・・電流経路、 20、20´・・・スイッチング回路、 11、41、51、52・・・抵抗、 p1、p2、p5・・・pMOSトランジスタ、 n1,n2、n6・・・nMOSトランジスタ、 21、22、24、27・・・スイッチング用トランジスタ、 30・・・定電圧出力部、 60・・・メモリセルアレイ、 70・・・カラムゲート、 80・・・リファレンスセルアレイ、 90・・・ダミーカラムゲート、 100・・・センスアンプ、 110・・・クランプ回路、 WL…ワード線、 BL…ビット線、 DL…データ線、RBL…参照ビット線、 RDL…参照データ線、 340…カラムゲート、 MCA…メモリセルアレイ、 MCB…メモリセルアレイブロック、 345…グローバルカラムゲート、 420…ローカルカラムゲート、 470…切替回路。




 

 


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