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発明の名称 半導体記憶装置及びその制御方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−4888(P2007−4888A)
公開日 平成19年1月11日(2007.1.11)
出願番号 特願2005−183239(P2005−183239)
出願日 平成17年6月23日(2005.6.23)
代理人 【識別番号】100109900
【弁理士】
【氏名又は名称】堀口 浩
発明者 河野 良洋 / 藤本 幸宏 / 菅原 毅
要約 課題
データ書き込み時のマスクされたセル又は非選択セルのノイズによるデータ破
壊を防ぐことができる。

解決手段
書き込みを行う書き込みワード線及び書き込みビット線と、読み出しを行
特許請求の範囲
【請求項1】
書き込みを行う書き込みワード線及び書き込みビット線と、読み出しを行う読み出しワー
ド線及び読み出しビット線を有し、第1のデータが書き込まれる第1のSRAMセルと、
書き込みを行う書き込みワード線及び書き込みビット線と、読み出しを行う読み出しワー
ド線及び読み出しビット線を有し、第2のデータが記憶された第2のSRAMセルと、
前記第1のSRAMセルに第1のデータの書き込みを行うときに、前記第2のSRAMセ
ルから前記第2のデータを読み出し、前記第2のSRAMセルに前記第2のデータを書き
戻す書き込み回路と、
を備えることを特徴とする半導体記憶装置。
【請求項2】
前記第1のSRAMセルは選択セルで、前記第2のSRAMセルはマスクされたセル若し
くは非選択セルであることを特徴とする請求項1記載の半導体記憶回路。
【請求項3】
前記書き込み回路は、前記書き込みビット線及び前記読み出しビット線ごとに有すること
を特徴とする請求項1又は請求項2に記載の半導体記憶装置。
【請求項4】
書き込み動作時に前記読み出しワード線を選択し、前記第2のデータを前記第2のSRA
Mセルから前記読み出しビット線に読み出し、前記書き込みワード線を選択し、前記書き
込み回路を介して、前記書き込みビット線から前記第2のデータを前記第2のSRAMセ
ルに書き戻すことを特徴とする請求項1乃至請求項3のいずれか1項に記載の半導体記憶
装置。
【請求項5】
前記書き込み回路の書き戻し動作は、前記第2のSRAMセルの内、ノイズに弱い前記第
2のSRAMセルに適用することを特徴とする請求項1乃至請求項4のいずれか1項に記
載の半導体記憶装置。
【請求項6】
第1の書き込みワード線と第1の読み出しワード線と第1のビット線を有し、第1のデー
タが書き込まれる第1のSRAMセルと、第2の書き込みワード線と第2の読み出しワー
ド線と第2のビット線を有し、第2のデータが記憶された第2のSRAMセルを有する半
導体記憶装置において、
前記第1のSRAMセルに前記第1のデータを書き込むときに、前記第2の読み出しワー
ド線を選択し、前記第2のビット線に前記第2のデータを読み出す工程と、
前記第2の書き込みワード線を選択することにより、前記第2のビット線から前記第2の
データを前記第2のSRAMセルに書き戻す工程と、
を備えることを特徴とする半導体記憶装置の制御方法。
【請求項7】
前記第1のSRAMセルは選択セルで、前記第2のSRAMセルはマスクされたセル若し
くは非選択セルであることを特徴とする請求項6記載の半導体記憶装置の制御方法。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体記憶装置及びその制御方法に関するものである。
【背景技術】
【0002】
近年、SRAMの大容量化、高速化に従い、SRAMセルを構成するトランジスタも微
細化、高速化がますます進んできている。この微細化によりSRAMセルを構成するトラ
ンジスタの特性のバラつきが大きくなり、記憶する素子に発生するわずかなノイズでSR
AMセルのデータが破壊されてしまうという問題が出てきた。この問題は、微細化に伴う
SRAMを構成するトランジスタのリーク電流などに伴うノイズの影響が大きい。
【0003】
この問題を解決するために、SRAMセルのビット線を書き込み用と読み出し用の二つ
に分けることにより、読み出し時に発生するデータ破壊を解消することができる。しかし
ながら、データ書き込みを行うときに、トランジスタのノイズに起因したデータ破壊が解
消されないという問題点がある。データを書き込むマスクされていないセルには、新たな
データを書き込むので、セルのデータが壊れても問題はない。しかし、マスクされるセル
は、ビット線がHiプリチャージ状態を維持し、読み出しと同等の動作を行うので、その
とき、SRAMセルのトランジスタのしきい値が、微細化に伴い製造上ばらつき、ノイズ
に対して弱くなり、データが壊れてしまうことがある。
【0004】
従来技術として、リードモディファイライト動作を行うときに、ワード線ごとにラッチ
ビットセルを設け、ワード線毎にSRAMセルに対して選択再書き込み機能を有するもの
が存在する(例えば、特許文献1参照。)。しかしながら、この従来技術は、ワード線毎
に再書き込み機能を有するため、新たにラッチ用の配線を設けなくてはならず、従来より
も配線が多くなってしまうという問題点がある。
【特許文献1】米国特許第5,381,363号明細書(Fig.5)
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明は、データ書き込み時のマスクされたセル又は非選択セルのノイズによるデータ
破壊を防ぐことができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の一態様の半導体記憶装置は、書き込みを行う書き込みワード線及び書き込みビ
ット線と、読み出しを行う読み出しワード線及び読み出しビット線を有し、第1のデータ
が書き込まれる第1のSRAMセルと、書き込みを行う書き込みワード線及び書き込みビ
ット線と、読み出しを行う読み出しワード線及び読み出しビット線を有し、第2のデータ
が記憶された第2のSRAMセルと、前記第1のSRAMセルに第1のデータの書き込み
を行うときに、前記第2のSRAMセルから前記第2のデータを読み出し、前記第2のS
RAMセルに前記第2のデータを書き戻す書き込み回路と、を備えることを特徴としてい
る。
【0007】
また、本発明の別の態様の半導体記憶装置の制御方法は、第1の書き込みワード線と第
1の読み出しワード線と第1のビット線を有し、第1のデータが書き込まれる第1のSR
AMセルと、第2の書き込みワード線と第2の読み出しワード線と第2のビット線を有し
、第2のデータが記憶された第2のSRAMセルを有する半導体記憶装置において、前記
第1のSRAMセルに前記第1のデータを書き込むときに、前記第2の読み出しワード線
を選択し、前記第2のビット線に前記第2のデータを読み出す工程と、前記第2の書き込
みワード線を選択することにより、前記第2のビット線から前記第2のデータを前記第2
のSRAMセルに書き戻す工程と、を備えることを特徴としている。
【発明の効果】
【0008】
本発明によれば、データ書き込み時のマスクされたセル又は非選択セルのノイズによる
データ破壊を防ぐことができる。
【発明を実施するための最良の形態】
【0009】
以下、本発明の実施例について、図面を参照して説明する。
【実施例1】
【0010】
図1は、本発明の実施例1に係る半導体記憶装置を示す回路図である。図1に示すよう
に、第1の書き込みビット線WBL0、WBL1、…(WBL)及び第2の書き込みビッ
ト線/WBL0、/WBL1、…(/WBL)、読み出しビット線RBL0、RBL1…
(RBL)を有し、お互いに平行に配列された複数のビット線対が設けられている。第1
、第2の書き込みビット線WBL、/WBL間には、第1、第2のデータ記憶ノードn、
nbを介して接続されたSRAMセルSC00、SC01、…が複数配列されセルアレイ
を形成している。これらセルアレイはロウ方向に配列してSRAMセルSC00、SC1
0、…のセルアレイブロックを構成している。
【0011】
本実施例のSRAMセルSC00は、PMOSトランジスタとNMOSトランジスタか
らなる第1のインバータ101と第2のインバータ102、さらに、第1のインバータ1
01の出力ノードと第1の書き込みビット線WBLとの間に接続された第1のトランスフ
ァゲートトランジスタ103と、第2のインバータ102の出力ノードと第2の書き込み
ビット線/WBLとの間に接続された第2のトランスファゲートトランジスタ104と、
第2のインバータ102の出力ノードと読み出しビット線RBLとの間にアースに接続さ
れたトランジスタ105と、そのトランジスタ105を介して接続された第3のトランス
ファゲートトランジスタ106の計8つのトランジスタで構成される。ここで、第1、第
2、第3のトランスファゲートトランジスタ103、104、106及びトランジスタ1
05はNMOSトランジスタである。他のすべてのSRAMセルも同様に構成されている

【0012】
SRAMセルSC00、SC01、…のカラム方向には、書き込み専用の書き込みワー
ド線WWL0、WWL1…(WWL)が配列され、例えば、SRAMセルSC00のロウ方
向に第1、第2のトランスファゲートトランジスタ103,104と接続されている。ま
た、読み出し専用の読み出しワード線RWL0、RWL1…(RWL)もカラム方向に配
列され、ロウ方向に第3のトランスファゲートトランジスタ106と接続されている。
【0013】
そして、第1、第2の書き込みビット線WBL、/WBL及び読み出しビット線RBL
の一端は、書き込み回路107に接続されており、それぞれのセルアレイのビット線対ご
とに書き込み回路107が設けられている。
【0014】
読み出しビット線RBLの一端は、SRAMセルSC00から読み出したデータを増幅
するためのアンプ108の入力端に接続されている。また、このアンプ108の入力端に
は、後述の制御システムからのアンプ制御信号amp_en0、amp_en1、…(amp_en)が入力さ
れ、ノイズに対して弱いSRAMセルにだけ、アクティブな信号を送り、アンプ108が
動作するようになっている。逆に、ノイズに強いセルに対しては、非アクティブな信号を
送り、アンプ108が動作しないようになっている。
【0015】
次に、アンプ108の出力端からは、一方が第3のインバータ114を介したアンプ制
御信号amp_enの反転信号とともにNOR回路109に接続され、NOR回路109の出力
端がトランジスタ110のゲートに接続され、トランジスタ110のソース・ドレインの
一端と第1の書き込みビット線WBLの一端とが接続されている。つまり、アンプ108
がアクティブな状態で、読み出しビット線RBLにL状態がチャージされる場合に、トラ
ンジスタ110がON状態になる。他方がアンプ108からそのまま別のトランジスタ11
1のゲートに接続され、トランジスタ111のソース・ドレインの一端と第2の書き込み
ビット線/WBLの一端とが接続されている。トランジスタ110,111のソース・ド
レインの他端は、共通にトランジスタ112を介してアースに接続されている。このトラ
ンジスタ112のゲートは、セルアレイがマスクされているとき、または、カラムアドレ
スが非選択のときにON状態になるように、マスク信号mask0、mask1、…(mask)とカラ
ムアドレス選択信号の反転信号/col0、/col1…、(/col)を入力するOR回路113と接
続されている。ここで、トランジスタ110、111、112は、NMOSトランジスタ
である。
【0016】
図2は、本実施例に係る半導体記憶回路のアンプ制御信号amp_enを制御するためのブロ
ック図を示す。図2に示すように、アンプ制御信号amp_enは、ノイズの影響を受けやすい
セルアレイにだけアンプ108に活性化した信号を送る判定回路115により制御されて
いる。セルアレイは予め試験などでノイズに弱いセルか否かの判定が行われ、ヒューズセ
ル116に予めノイズに弱いセルアレイのアドレスなどの情報が記憶されている。書き込
みモード時に、判定回路115は、上記したヒューズセル116からノイズに弱いセルア
レイのアドレスなどの情報や書き込むSRAMセルのロウ及びカラムアドレスの情報(Ad
ress)、セルアレイのマスク信号(Mask)を基に、マスクされるセルまたは、非選択アド
レスのセルで、ノイズに弱いセルアレイにだけ、アンプ108に活性化したアンプ制御信
号amp_enを送る。そして、書き込み回路107を動作させ、読み出したデータを元のSR
AMセルに書き戻すことができる。
【0017】
以上の構成により、書き込みモード時において、SRAMセルSC00から読み出した
データを読み出しビット線RBLからアンプ108を介して、第1、第2の書き込みビッ
ト線WBL、/WBLに読み出したデータを反映させ、元のSRAMセルSC00に読み
出しデータを書き戻すことができる。また、アンプ108が受けるアンプ制御信号amp_en
により、この書き戻し動作をノイズに弱いセルアレイにのみ適用することができる。
【0018】
図3は、本発明の実施例1に係る半導体記憶装置の動作を示すタイミングチャートであ
る。以下、図3のタイミングチャートを参照して、図1に示した半導体記憶装置の動作を
説明する。図3では、図1の書き込みワード線WWL0が選択される書き込み動作時の書
き込み動作を行うSRAMセルSC00とデータを書き込まないマスクされたSRAMセ
ルSC01のそれぞれのタイミングチャートを示す。ここでは、両者のセルアレイともノ
イズに弱いセルとし、アンプ制御信号amp_enにより、書き込み回路にアクセス可能になっ
ているものとする。
【0019】
まず、以下に図3のタイミングチャートのそれぞれの信号の説明を示す。
【0020】
(a)は、読み出しワード線信号RWL0を示し、読み出しワード線信号RWL0がH
のとき、第3のトランスファゲートトランジスタ106がON状態となって、第2の記憶ノ
ードnb00、nb01の反転信号、つまり、第1の記憶ノードn00、n01に相当す
るデータを読み出しビット線RBL0、RBL1に読み出すことができる。
【0021】
(b)は、書き込みワード線信号WWL0を示し、書き込みワード線信号WWL0がH
のとき、第1、第2のトランスファゲートトランジスタ103、104が、ON状態とな
って、書き込みビット線WBL0、/WBL0、WBL1、/WBL1に予めチャージさ
れたデータを第1、第2の記憶ノードn00、nb00、n01、nb01にデータを書
き込むことができる。
【0022】
(c)は、読み出しビット線信号RBL0、RBL1を示し、読み出し信号RWL0が
Hで読み出しモードとなっているときに、第2の記憶ノードnb00、nb01からデー
タの反転信号が読み出しビット線RBL0、RBL1に読み出される。ここで、第2の記
憶ノードnb00、nb01には、後述で同じデータを記憶しているので、読み出しビッ
ト線RBL0、RBL1には、読み出しモード時、同じデータが読み出されることになる
ので、共通のタイミングチャートで示す。
【0023】
(d−1)、(e−1)、(d−2)、(e−2)は、第1、第2の書き込みビット線
信号WBL0、/WBL0、WBL1、/WBL1を示し、書き込みビット線信号WBL
0、/WBL0、WBL1、/WBL1に書き込みデータをチャージし、書き込みワード
線WWL0をHとしたときに、SRAMセルの記憶ノードn00、nb00、n01、n
b01に書き込みビット線信号WBL0、/WBL0、WBL1、/WBL1のデータを
書き込むことができる。
【0024】
(f−1)、(g−1)、(f−2)、(g−2)は、SRAMセルの第1、第2の記
憶ノードn00、nb00、n01、nb01の記憶データを示す。本実施例では、一例
として、新たなデータを書き込むSRAMセルSC00、マスクされたSRAMセルSC
01ともに、データ書き込み前には、第1の記憶ノードn00、n01はLに、第2の記
憶ノードnb00、nb01はHが記憶されている。
【0025】
本実施例の書き込み動作では、書き込みワード線WWL0を選択するのに先立って、読
み出しワード線RWL0をH状態にし、活性化させ、読み出しワード線信号RWL0に半
周期ほど遅れて、書き込みワード線WWL0をH状態にし、活性化させる。ここで、本実
施例では、読み出しワード線信号RWL0の半周期後に書き込みワード線信号WWL0を
アクティブにしているが、後述の読み出しビット線RBL0、RBL1に読み出しデータ
が完全に読み出されてから書き込みワード線WWL0をアクティブにするのでかまわない

【0026】
まず、読み出しワード線RWL0を活性化することにより、第3のトランスファゲート
トランジスタ106がON状態となり、SRAMセルSC00、SC01の第2の記憶ノー
ドnb00、nb01に記憶されるデータが反転されて、読み出しビット線RBL0、R
BL1に読み出される。ここで、SRAMセルSC00、SC01の第1の記憶ノードn00
、n01に記憶されているデータは、共にL状態であり、SRAMセルSC00、SC01の
第1の記憶ノードnb00、nb01は、共にH状態であるので、読み出しビット線RBL0、RB
L1には、読み出しワード線RWL0が活性化されている間、共にL状態にチャージされ
、データが読み出されることになる。
【0027】
次に、この読み出しビット線RBL0、RBL1に読み出された状態は、書き込み回路
107へ入る。このSRAMセルSC00は、カラムアドレス非選択で、マスクされてい
ないセルであることから、トランジスタ112はOFF状態となり、書き込みビット線WB
L0、/WBL0には、新しく書き込みたいデータがチャージされることになる。本実施
例では、新たに書き込むデータとして、書き込みビット線WBL0にはH状態を、書き込
みビット線/WBL0にはL状態がチャージされている。
【0028】
また、SRAMセルSC01は、マスクされたセルであることから、トランジスタ11
2はON状態となり、アースと接続されることなる。読み出しビット線RBL1はL状態
であるので、アンプ108により増幅されたデータは、書き込みビット線WBL0には、
トランジスタ110がON状態となり、アースと接続されることからL状態に、書き込み
ビット線/WBLには、トランジスタ111がOFF状態であることからプリチャージ電
位のままのH状態になる。ここで、マスクされたセルを例に取り上げているが、その他に
もカラムアドレスが非選択な状態にでも同様の動作が適用できる。
【0029】
次に、読み出しビット線RBL0、RBL1にSRAMセルの情報が完全に読み出され
た後、RWL0を不活性状態に読み出しを終え、WWL0を活性化させて、第1、第2のト
ランスファゲートトランジスタ103、104をON状態にすることにより、SRAMセ
ルSC00、SC01の第1、第2の記憶ノードn00、nb00、n01、nb01に書
き込みビット線WBL0、/WBL0、WBL1、/WBL1にチャージされた情報を書
き込むことができる。つまり、マスクされたSRAMセルSC01には、SRAMセルの
情報をそのままもとのSRAMセルSC01に、新しいデータを書き込むSRAMセルS
C00には、書き込みビット線WBL0、/WBL0に新しいデータがチャージされてい
るので、新たなデータがSRAMセルSC00に書き込まれることになる。このとき、第
1、第2の書き込みビット線WBL1、/WBL1は、書き込みワード線WWL0を活性
化させたときに、例えば、図のようにノイズが発生したとしても、第1、第2の記憶ノー
ドn01、nb01には、再度、読み出したデータを書き込むので、ノイズによるデータ
破壊は起こらない。
【0030】
以上、本実施例に示すように、SRAMセルビット線方向に書き込み回路を設け、マス
クされたSRAMセルに対して、書き込み動作時にSRAMセルの第2の記憶ノードから
データを読み出し、書き込み回路を介して読み出しビット線に元のデータを書き込んで、
元のSRAMセルに再度、書き込むことができるので、マスクされたSRAMセルに発生
するノイズによるSRAMセルのデータ破壊を同じデータを書き込むことによって防ぐこ
とができる。また、このマスクされたセルの中で、ノイズに弱いセルアレイにのみこの書
き込み動作を行える制御装置を設けることにより、書き戻し動作による電力の無駄を抑え
ることができる。
【実施例2】
【0031】
図4は、本発明の実施例2に係る半導体記憶装置を示す回路図である。図4に示すよう
に、第1のビット線BL0、BL1、…(BL)、第2のビット線/BL0、/BL1、
…(/BL)を有し、お互いに平行に配列された複数のビット線対が設けられている。第
1、第2のビット線BL、/BL間には、第1、第2のデータ記憶ノードn、nbを介し
て接続されたSRAMセルSC00、SC01、…が複数配列されセルアレイを形成して
いる。これらセルアレイはロウ方向に配列してSRAMセルSC00、SC10、…のセ
ルアレイブロックを構成している。
【0032】
本実施例のSRAMセルSC00は、PMOSトランジスタとNMOSトランジスタか
らなる第1のインバータ201と第2のインバータ202、さらに、第1のインバータ2
01の出力ノードと第1のビット線BLとの間に接続された第1のトランスファゲートト
ランジスタ203と、第2のインバータ202の出力ノードと第2のビット線/BLとの
間に接続された第2のトランスファゲートトランジスタ204と、第2のインバータ20
2の出力ノードとビット線BLとの間にアースに接続されたトランジスタ205を介して
接続された第3のトランスファゲートトランジスタ206と、第1のインバータ201の
出力ノードとビット線/BLとの間にアースに接続されたトランジスタ207を介して接
続された第4のトランスファゲートトランジスタ208の計10個のトランジスタで構成
される。ここで、第1、第2、第3、第4のトランスファゲートトランジスタ203、2
04、206、208及びトランジスタ205、207はNMOSトランジスタである。
他のすべてのSRAMセルも同様に構成されている。
【0033】
SRAMセルSC00、SC01、…のカラム方向には、書き込み専用の書き込みワー
ド線WWL0、WWL1…(WWL)及び読み出し専用の読み出しワード線RWL0、R
WL1…(RWL)が配列され、例えば、SRAMセルSC00のロウ方向に、第1、第
2のトランスファゲートトランジスタ203、204には、書き込みワード線WWL0が
共通に接続され、第3、第4のトランスファゲートトランジスタ206、208には、読
み出しワード線RWL0が接続されている。
【0034】
以上の構成により、書き込みモード時において、SRAMセルSC00から読み出した
データを第1,第2のビット線BL、/BLに読み出し、元のSRAMセルSC00の第
1,第2の記憶ノードn00、nb00に読み出しデータを書き戻すことができる。
【0035】
図5は、本発明の実施例2に係る半導体記憶装置の動作を示すタイミングチャートであ
る。以下、図5のタイミングチャートを参照して、図4に示した半導体記憶装置の動作を
説明する。図5では、図4の書き込みワード線WWL0が選択される書き込み動作時の書
き込み動作を行うSRAMセルSC00とデータを書き込まないマスクされたSRAMセ
ルSC01のそれぞれのタイミングチャートを示す。
【0036】
まず、以下に図5のタイミングチャートのそれぞれの信号の説明を示す。
【0037】
(a)は、読み出しワード線信号RWL0を示し、読み出しワード線信号RWL0がH
のとき、第3,第4のトランスファゲートトランジスタ206、208がON状態となっ
て、第1、第2のビット線BL0、/BL0、BL1、/BL1に第1、第2の記憶ノー
ドn00、nb00、n01、nb01を読み出すことができる。
【0038】
(b)は、書き込みワード線信号WWL0を示し、書き込みワード線信号WWL0がH
のとき、第1、第2のトランスファゲートトランジスタ203、204が、ON状態とな
って、第1、第2のビット線BL0、/BL0、BL1、/BL1に予めチャージされた
データを第1、第2の記憶ノードn00、nb00、n01、nb01にデータを書き込
むことができる。
【0039】
(c−1)、(d−1)、(c−2)、(d−2)は、第1、第2のビット線信号BL
0、/BL0、BL1、/BL1を示し、読み出しワード線信号RWL0がHで読み出し
モードとなっているときには、第1、第2の記憶ノードn00、nb00、n01、nb
01からデータが読み出しビット線BL0、/BL0、BL1、/BL1に読み出される
。また、第1、第2のビット線信号BL0、/BL0、BL1、/BL1に書き込みデー
タをチャージすることによって、書き込みワード線WWL0がHのときに、SRAMセル
の記憶ノードn00、nb00、n01、nb01に第1、第2のビット線信号BL0、
/BL0、BL1、/BL1のデータが書き込まれる。
【0040】
(e−1)、(f−1)、(e−2)、(f−2)は、SRAMセルSC00、SC0
1の第1、第2の記憶ノードn00、nb00、n01、nb01に記憶されたデータを
示す。本実施例では、一例として、新たなデータを書き込むSRAMセルSC00、マス
クされたSRAMセルSC01ともに、データ書き込み前には、第1の記憶ノードn00
、n01はLに、第2の記憶ノードnb00、nb01はHが記憶されている。
【0041】
本実施例の書き込み動作では、書き込みワード線WWL0を選択するのに先立って、読
み出しワード線RWL0をH状態にし、活性化させ、読み出しビット線信号RWL0に半
周期ほど遅らせて、書き込みワード線WWL0をH状態にし、活性化させる。ここで、本
実施例では、読み出しワード線信号RWL0の半周期後に書き込みワード線信号WWL0
をアクティブにしているが、後述の読み出しビット線BL0、/BL0、BL1、/BL
1に読み出しデータが読み出されてから書き込みワード線WWL0をアクティブにするの
でかまわない。
【0042】
まず、読み出しワード線RWL0を活性化することにより、第3、第4のトランスファ
ゲートトランジスタ206、208がON状態となり、SRAMセルSC00、SC01の
第1の記憶ノードn00、n01、第2の記憶ノードnb00、nb01に記憶されるデータが
、ビット線bl0、/bl0、bl1、/bl1に読み出される。ここで、SRAMセル
SC00、SC01の第1の記憶ノードn00、n01に記憶されているデータは、共にL状態で
あり、SRAMセルSC00、SC01の第1の記憶ノードnb00、nb01は、共にH状態であ
るので、第1のビット線BL0、BL1には、読み出しワード線RWL0が活性化されて
いる間、共にL状態にチャージされ、第2のビット線/BL0、/BL1には、読み出し
ワード線RWL0が活性化されている間、共にH状態にチャージされ、データが読み出さ
れることになる。
【0043】
次に、SRAMセルSC00、SC01の情報を第1、第2のビット線BL0、/BL
0、BL1、/BL1に読み出した後、RWLを不活性状態にして読み出しを終え、WW
LをH状態にし活性化させる。このとき、マスクしない新しいデータを書きこむSRAM
セルSC00に対しては、新たなデータを書き込むために、ビット線BL0にH状態を、
ビット線/BL0にL状態をチャージするので、読み出しによりL状態であったビット線
BL0はH状態にチャージされ、H状態にあったビット線/BL0はL状態にチャージさ
れる。よって、書き込みワード線WWLは活性化して、第1、第2のトランスファゲートト
ランジスタ203、204はON状態であるので、SRAMセルSC00の第1、第2の記
憶ノードn00、nb00に第1、第2のビット線BL0、/BL0にチャージされた情
報を書き込むことができる。また、マスクしたSRAMセルSC01は、第1、第2のビッ
ト線BL1、/BL1にチャージを行わないので、SRAMセルSC01から読み出され
たデータがそのまま第1、第2のトランスファゲートトランジスタ203、204を介し
て、元のSRAMセルSC01に書き込まれることになる。このとき、第1、第2のビッ
ト線BL1、/BL1は、書き込みワード線WWL0を活性化させたときに、例えば、図
のようにノイズが発生したとしても、第1、第2の記憶ノードn01、nb01には、再
度、読み出したデータを書き込むので、ノイズによるデータ破壊は起こらない。
【0044】
以上、本実施例に示すように、SRAMセルに読み出しワード線及び書き込みワード線
を設け、新しくデータを書き込まないマスクされたSRAMセルに対して、書き込み動作
時にSRAMセルの第1、第2の記憶ノードから第1、第2のビット線にデータを読み出
し、書き込みワード線を活性化させることにより元のSRAMセルに再度、書き込むこと
ができるので、マスクされたセルに発生するノイズによるSRAMセルのデータ破壊を同
じデータを書き込むことによって防ぐことができる。
【0045】
ここで、上記各実施例では、一般的なSRAMセルを用いて、各実施例を説明してきた
が、必ずしもそれに限定する必要はなく、別のSRAMセルにも適用することができる。
【0046】
なお、本発明は、上述したような各実施例に何ら限定されるものではなく、本発明の主
旨を逸脱しない範囲内で種々変形して実施することができる。
【図面の簡単な説明】
【0047】
【図1】本発明の実施例1に係る半導体記憶装置を示す回路図。
【図2】本発明の実施例1に係る半導体記憶装置を示すブロック図。
【図3】本発明の実施例1に係る半導体記憶装置の動作を示すタイミングチャート。
【図4】本発明の実施例2に係る半導体記憶装置を示す回路図。
【図5】本発明の実施例2に係る半導体記憶装置の動作を示すタイミングチャート。
【符号の説明】
【0048】
101、201 第1のインバータ
102、202 第2のインバータ
103、203 第1のトランスファゲートトランジスタ
104、204 第2のトランスファゲートトランジスタ
105、110、111、112、205、207 トランジスタ
106、206 第3のトランスファゲートトランジスタ
107 書き込み回路
108 アンプ
109 NOR回路
113 OR回路
114 第3のインバータ
208 第4のトランスファゲートトランジスタ
SC00、SC01、… SRAMセル
WBL0、WBL1、…(WBL) 第1の書き込みビット線
/WBL0、/WBL1、…(/WBL) 第2の書き込みビット線
RBL0、RBL1、…(RBL) 読み出しビット線
WWL0、WWL1、…(WWL) 書き込みワード線
RWL0、RWL1、…(RWL) 読み出しワード線
n 第1の記憶ノード
nb 第2の記憶ノード
amp_en0、amp_en1、…(amp_en) アンプ制御信号
mask0、mask1、…(mask) マスク信号
/col0、/col1、…(/col) カラムアドレス選択信号の反転信号




 

 


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