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発明の名称 半導体記憶装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−4887(P2007−4887A)
公開日 平成19年1月11日(2007.1.11)
出願番号 特願2005−183237(P2005−183237)
出願日 平成17年6月23日(2005.6.23)
代理人 【識別番号】100109900
【弁理士】
【氏名又は名称】堀口 浩
発明者 神田 和重
要約 課題
外部2電源で駆動しメモリセルにヒューズデータを記憶する半導体メモリにおいて、電源投入時のヒューズ読み出し時の電源電圧を保証し、信頼性を向上させるとともに、ヒューズ読み出し回路の設計を容易化することができる半導体記憶装置を提供することを目的とする。

解決手段
3V系の電源電圧を発生する電源VCC3と、1.5V系の電源電圧VCC15を発生する電源と、3V系の電源電圧から1.5V系の電源電圧を生成する降圧回路91と、1.5V系の電源電圧若しく降圧回路91から生成された電源電圧のどちらか一方を選択する切替回路92と、切替回路92に接続され、ヒューズ素子71を有し、ヒューズ読み出し動作を行うヒューズ回路70とを備え、ヒューズ読み出し動作時に降圧回路91から生成された電源電圧を切替回路92からヒューズ回路70に供給することを特徴とする。
特許請求の範囲
【請求項1】
第1の電源電圧を発生する第1の電源と、
第2の電源電圧を発生する第2の電源と、
前記第1の電源電圧から第3の電源電圧を生成する生成回路と、
前記第2の電源電圧若しくは前記第3の電源電圧のどちらか一方を選択する切替回路と、
前記切替回路に接続され、ヒューズ素子を有し、ヒューズ読み出し動作を行うヒューズ回路と、
を備え、ヒューズ読み出し動作時に前記第3の電源電圧を前記切替回路から前記ヒューズ回路に供給することを特徴とする半導体記憶装置。
【請求項2】
前記第1の電源電圧は、前記第2の電源電圧よりも大きく、前記生成回路は、前記第1の電源電圧を降圧させる降圧回路であることを特徴とする請求項1記載の半導体記憶装置。
【請求項3】
前記第1の電源電圧は、前記第2の電源電圧よりも小さく、前記生成回路は、前記第1の電源電圧を昇圧させる昇圧回路であることを特徴とする請求項1記載の半導体記憶装置。
【請求項4】
ヒューズ素子は、リダンダンシー用のアドレスデータ又は電圧オプションの切替を制御するための制御データを記憶することを特徴とする請求項1乃至請求項3のいずれか1項に記載の半導体記憶装置。
【請求項5】
前記ヒューズ素子は、不揮発性メモリであることを特徴とする請求項1乃至請求項4のいずれか1項に記載の半導体記憶装置。
【請求項6】
前記第1の電源電圧を検知する第1の電圧検知回路と、
前記第2の電源電圧を検知する第2の電圧検知回路と、
を備え、前記第1の電圧検知回路及び前記第2の電圧検知回路によって、前記第1の電源電圧及び前記第2の電源電圧が検知されたときに、ヒューズ読み出し動作を開始することを特徴とする請求項1乃至請求項5記載のいずれか1項に記載の半導体記憶装置。
【請求項7】
前記第2の電源電圧と前記第3の電源電圧を電圧比較する電圧比較回路を備え、
前記電圧比較回路が前記第2の電源電圧が前記第3の電源電圧を上回った検知したときに、前記切替回路は前記ヒューズ回路への電圧供給を前記第3の電源電圧から前記第2の電源電圧に切り替えることを特徴とする請求項1乃至請求項6のいずれか1項に記載の半導体記憶装置。
【請求項8】
前記第3の電源電圧を検知するする第3の電圧検知回路を備え、
前記第3の電圧検知回路が前記第3の電源電圧を検知したときに、前記切替回路は前記ヒューズ回路への電圧供給を前記第3の電源電圧から前記第2の電源電圧に切り替えることを特徴とする請求項1乃至請求項6のいずれか1項に記載の半導体記憶装置。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体記憶装置に関する。
【背景技術】
【0002】
半導体メモリでは、ヒューズ素子を設け、不良メモリセルを冗長メモリセルに置き換えて使用する際のリダンダンシー用のアドレスデータや、内部回路で使用される各種電圧の値を調整する電圧オプション切り替えなどを制御するための制御用データを、ヒューズ素子で記憶させるようにしている。
【0003】
最近では、このヒューズ素子として、本来のデータを記憶するメモリセルと同じ構造の記憶素子を用いる半導体メモリが多くなっている。特にフラッシュメモリなどの不揮発性メモリでは、通常の不揮発性メモリセルをそのままヒューズセルとして用いるようにしている。
【0004】
このようなヒューズ素子が設けられた従来の半導体メモリでは、例えば混載メモリの場合、CMOSロジックと互換の1.5V系電源と、半導体メモリを動作させる上で必要なアナログ回路を保証するための3V系電源の2電源によって駆動している。2電源で構成されているため、電圧を検知するパワーオン検知回路も1.5V系と3V系の2つの検知回路がある。そのため、ヒューズ読み出し動作(チップ初期化動作)時には、この両方の検知回路で電源電圧の出力を判定し、その後、ヒューズ読み出し動作を開始し、ヒューズセルに格納されたチップのリダンダンシー情報や電圧トリミングデータなどの情報を読み出す。
【0005】
ここで、3V系パワーオン検知回路の検知レベル及び1.5V系パワーオン検知回路の検知レベルについては、仕様から決まる電源電圧の下限VCCminをすべての動作で保障するように設計しなければならない。例えば、ヒューズセルからデータの読み出しを行うとき、1.5V系の最低電源スペックは、仕様では1.35V、テスト時には1.25Vで、パワーオン検知回路が0.8V〜1.2Vとばらつくことを考えると0.8Vでヒューズ読み出し動作を保障しなければならない。また、3V系の電源スペックが2.7V〜3.6Vの範囲にある場合、3V系の電源電圧が十分高い3.6Vに上がっている場合を考慮すると、1.5V系では、0.8V、3V系では、3.6Vの条件でのヒューズセルの読み出し動作を保障する必要がある。
【0006】
しかしながら、実際には0.8Vから4倍以上の3.6Vへのレベル変換は単純な回路で実現が難しく、できたとしてもMOSトランジスタの電流バランスは非常に偏ったものになるので、レベル変換回路の動作スピードは悪くなる。ここで想定している0.8V〜1.2Vのばらつきのパワーオン回路は1.0V±0.2Vということなので検知回路のばらつきとしては決して大きくない。したがって、1.0V±0.2Vというばらつきの小さいパワーオン回路が実現できてもレベル変換回路のVCCminは保証できず、レベル変換回路のトランジスタのばらつきに対して同じ方向にばらつく従来のばらつきの大きいパワーオン回路などによってレベル変換回路のVCCminを保障するための回路が必要になってしまう。結果的にヒューズ読み出しを保証するばらつきの小さいパワーオン検知回路と従来のばらつきの大きいパワーオン検知回路を併用して保証することになり冗長な回路構成となる。また、従来のパワーオン検知回路でレベル変換回路は保証可能ではあるが、ばらつきの大きい回路なので充分高いレベルに設定することは難しい。また、冗長な回路の割にはレベル変換回路のVCCmin保証のマージンが少なく信頼性が高くない。さらに、レベル変換回路はMOSトランジスタの電流バランスの回路であり、電源電圧の下限がヒューズ読み出し回路やパワーオン検知回路と異なるため、回路設計が難しく、特にヒューズ読み出し回路の検討には電源電圧が2種類あるため、より回路設計を難しくしている。
【0007】
従来技術として、降圧回路及び昇圧回路を設け、それらによって安定した電圧を供給し、ヒューズ読み出し動作を行うことによって、電源電圧の立ち上がり速度にかかわらず、確実にヒューズデータを読み出すことができるものがある。しかしながら、この従来技術では、2電源におけるヒューズ読み出し回路の回路設計を容易化することはできず、上記問題点を解決することはできない(例えば、特許文献1参照。)。
【特許文献1】特開2003-196993号公報(第6頁、図1)
【発明の開示】
【発明が解決しようとする課題】
【0008】
本発明は、外部2電源で駆動しメモリセルにヒューズデータを記憶する半導体メモリにおいて、電源投入時のヒューズ読み出し時の電源電圧を保証し、信頼性を向上させるとともに、ヒューズ読み出し回路の設計を容易化することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【0009】
上記目的を達成するために、本発明の一態様の半導体記憶装置は、第1の電源電圧を発生する第1の電源と、第2の電源電圧を発生する第2の電源と、前記第1の電源電圧から第3の電源電圧を生成する生成回路と、前記第2の電源電圧若しくは前記第3の電源電圧のどちらか一方を選択する切替回路と、前記切替回路に接続され、ヒューズ素子を有し、ヒューズ読み出し動作を行うヒューズ回路とを備え、ヒューズ読み出し動作時に前記第3の電源電圧を前記切替回路から前記ヒューズ回路に供給することを特徴としている。
【発明の効果】
【0010】
本発明によれば、外部2電源で駆動しメモリセルにヒューズデータを記憶する半導体メモリにおいて、電源投入時のヒューズ読み出し時の電源電圧を保証し、信頼性を向上させるとともに、ヒューズ読み出し回路の設計を容易化することができる。
【発明を実施するための最良の形態】
【0011】
以下、本発明の実施例について、図面を参照して説明する。
【実施例1】
【0012】
図1に本実施例に係る半導体メモリの概観図を示す。
【0013】
図1において、半導体メモリは情報を記憶するメモリセルアレイ11とメモリセルを選択するためのローデコーダ12、カラムデコーダ13、メモリセルから読み出されたアナログ量をディジタルデータに変換するためのセンスアンプ14、これらを外部からの入力によって制御する信号を生成する制御回路20、書き込み、消去、読み出し動作に必要となる電圧を生成する電圧生成回路30、外部信号を取り込んだり読み出しデータを外部に出力したりする入出力バッファ40、アクセスするアドレスを格納するアドレスバッファ50、パワーオン時に初期化リセットするために必要なパワーオン検知回路60、半導体メモリのリダンダンシー情報、チップごとに電圧トリミングするための情報等のヒューズデータを記憶するヒューズセル71、ヒューズデータの読み出し・書き込み等の動作をするためのヒューズ用ローデコーダ72、ヒューズ用センスアンプ73、ヒューズデータを格納するためのヒューズラッチ74からなるヒューズ回路70から構成されている。
【0014】
ここで、メモリセルアレイ11及びヒューズセル71は、1つのフローティングゲートを有するフラッシュメモリセルと1つの選択ゲートトランジスタからなる2トランジスタ型フラッシュメモリから構成されていてもよいし、NAND型フラッシュメモリ、NOR型フラッシュメモリ等の不揮発性メモリによって構成されていてもよい。
【0015】
図2に本発明の実施例1にかかる回路図を示す。図2は図1の半導体メモリの回路構成の内のヒューズ回路70と制御回路20と電圧生成回路30とパワーオン検知回路60部分を詳細に示したものである。それ以外の回路ブロックについては、その他の周辺回路80、その他の制御回路21、その他のコア回路15に含まれるものとする。
【0016】
図2において、図1の半導体メモリは、メモリセル及びヒューズセルなどのアナログ回路を駆動する3V系の電源VCC3と、CMOSロジック回路を駆動するための1.5V系の電源VCC15を有する。また、これら二つの電源を検知するために、パワーオン検知回路60が3V系のVCC3用パワーオン検知回路61及び1.5V系のVCC15用パワーオン検知回路62の二つを有する。また、図1の制御回路20は、VCC3用パワーオン検知回路61及びVCC15用パワーオン検知回路62からの検知信号を入力し、ヒューズ読み出し命令や電圧生成回路30への制御を行うパワーオン制御回路22と、パワーオン制御回路22からの命令を受け、ヒューズ用ローデコーダ72やヒューズ用センスアンプ73に読み出しの命令及び制御を行うヒューズ読み出し制御回路23、さらに、メモリセルなどを制御するその他の制御回路21で構成されている。また、ヒューズ回路70は、図1と同様に、ヒューズデータを記憶するヒューズセル71、ヒューズデータの読み出し・書き込み等の動作をするためのヒューズ用ローデコーダ72、ヒューズ用センスアンプ73、ヒューズデータを格納するためのヒューズラッチ74から構成されている。
【0017】
さらに、3V系の電源VCC3と1.5V系の電源VCC15の間には、3V系の電源電圧を降下させる降圧回路91及び降圧回路91により降下した電圧と1.5V系電源VCC15を切り替える切替回路92が接続されている。まず、電源VCC3には、VCC3用パワーオン検知回路61、パワーオン制御回路22、電圧生成回路30、さらには、ヒューズ用ローデコーダ72、ヒューズ用センスアンプ73、メモリセルなどのその他のコア回路15に接続され、3V系の電源VCC3が供給される。そして、電源VCC15には、VCC15用パワーオン検知回路62のみ接続され、その他のVCC15系の回路ブロックはすべて切替回路92から出力されるVINTノードよって電源が供給されている。これら降圧回路91及び切替回路92は、パワーオン制御回路22からの制御信号で、チップ初期化動作時に電源VCC3から降圧させた電圧VDDを1.5V系の回路ブロックに供給することができる。
【0018】
図3、図4に上記本実施例の図2で示した降圧回路91の回路図の一例を示す。
【0019】
図3の降圧回路91は、ドレイン側が電源VCC3に接続されたD-typeトランジスタ100と直列に接続され、電源VCC3を抵抗分割する抵抗回路R1、R2と、抵抗回路R1、R2によって抵抗分割されたノードをVREFと比較するオペアンプ101と、チップ初期化完了信号の反転信号/FUSEOKを受け、オペアンプ101の電流源をスイッチ制御するNMOSトランジスタ102と、反転信号/FUSEOKがゲートに入力され、ソース側に電源VCC3、ドレイン側にオペアンプ101から出力されたノードが接続されたPMOSトランジスタ103と、ソース側が電源VCC3に接続され、オペアンプ101の出力ノードがゲートに入力されるPMOSトランジスタ104と、PMOSトランジスタ104のドレイン側のノードがゲートに接続され、ドレイン側が電源VCC3に接続され、降圧電圧VDDを出力するD-typeトランジスタ107と、制御信号FUSEOKがゲートに入力され、ドレイン側がPMOSトランジスタ104のドレイン側のノード、ソース側がアースに接続されたNMOSトランジスタ106から構成されている。
【0020】
この降圧回路91は、D-typeトランジスタ100と直列に接続された抵抗回路R1、R2によって、抵抗分割されたノードをオペアンプ101でVREFと比較することにより、抵抗R1、R2とD-typeトランジスタの間のノードに降圧電圧VDDと同じ電位が生成されるように抵抗R1、R2を調整して、正確な降圧電圧VDDを生成する。
【0021】
図4の降圧回路は、電源VCC3からアースにかけて、NMOSトランジスタ108、抵抗R、NMOSトランジスタ109の順に直列接続され、NMOSトランジスタ108と抵抗Rの間から切替回路へ降圧電圧VDDを出力する構成をしている。この降圧回路91は、電源VCC3をNMOSトランジスタ108のしきい値Vth落ちの電圧を出力することで降圧電圧VDDを生成する。正確な電圧は生成できないが、降圧電圧VDDが1.5V系トランジスタの信頼性や耐圧を満たすレベルでかつヒューズ読み出しのVCCminよりも高いレベルの範囲にあればよい。
【0022】
図5に上記本実施例の図2で示した切替回路の回路図の一例を示す。
【0023】
図5(a)に示すように、切替回路92は、チップ初期化完了信号の反転信号/FUSEOKによって降圧回路91によって降圧された降圧電圧VDDをVINTに接続するスイッチ回路110と、チップ初期化完了信号FUSEOKによって1.5V系電源VCC15をVINTに接続するスイッチ回路111で構成されている。
【0024】
この切替回路92の動作は、チップ初期化動作が行われているとき、つまり、チップ初期化完了信号の反転信号/FUSEOKが活性化しているときは、スイッチ回路110がONとなり、スイッチ回路111がOFFとなっているので、降圧回路91によって降圧された降圧電圧VDDがVINTに接続されることになる。逆に、チップ初期化動作が終了すると、チップ初期化完了信号FUSEOKが活性化するので、スイッチ回路111がONとなり、電源VCC15は、VINTに接続されることになる。
【0025】
図5(b)、(c)、(d)に、図5(a)で示した切替回路のスイッチ回路の一例を示す。以下に示すスイッチ回路の一例は、スイッチ回路110、111どちらにも用いることができる。
【0026】
図5(b)に示すように、D-typeNMOSトランジスタ112で構成され、D-typeトランジスタ112のゲートに制御信号SWが入力される。また、二つ目のスイッチ回路の一例は、図5(c)に示すように、PMOSトランジスタ113とD-typeNMOSトランジスタ114で構成され、PMOSトランジスタ113のゲートに制御信号SWの反転信号が、D-typeNMOSトランジスタ114のゲートには制御信号SWが入力される。また、その他の例として、図5(d)に示すように、PMOSトランジスタ115で構成され、PMOSトランジスタ115のゲートに制御信号SWの反転信号が入力される。
【0027】
ここで、制御信号SWは、図5(a)で示した初期化完了信号FUSEOKやその反転信号/FUSEOKに相当する。また、本実施例では、D-typeNMOSトランジスタだけでなく、E-typeNMOSトランジスタを図5(b)、(c)に用いることもできる。また、図5(a)では、スイッチ回路110、111が2つあるが、図3、図4の降圧回路91のように非活性化時には降圧電圧VDDがFloatになるような降圧回路構成になっている場合には図5の(a)のスイッチ回路110は必要なくなる。
【0028】
以下に本実施例に係る半導体メモリのチップ初期化動作を図6のチップ初期化動作時の電源電圧と時間との関係を用いて説明する。図6(a)は、電源投入を電源VCC3→電源VCC15の順で行った場合、図6(b)は、電源投入を電源VCC15→電源VCC3の順に行った場合のものである。
【0029】
図6(a)において、電源VCC3が立ち上がると降圧回路91が動作し始め、降圧回路91からVDDノードに電源VCC15に近い電圧が生成される。このとき、電源VCC3の電圧がVCC3用パワーオン検知回路61に検知されると、VCC3用パワーオン検知回路61は、パワーオン制御回路22に電圧立ち上がりの信号を出す。ここで、理想的には、降圧電圧VDDは、電源VCC15と同じ電圧が望ましいが、この電圧は基本的には1.5V系トランジスタの許容される電圧範囲にあれば構わない。
【0030】
そして、電源VCC15が立ち上がり、VCC15用パワーオン検知回路62が電源VCC15の電圧を検知すると、パワーオン制御回路22に電圧立ち上がりの信号を出し、パワーオン制御回路22が電源VCC3、VCC15両方の立ち上がりを確認する。その後、パワーオン制御回路22は、ヒューズ回路70にヒューズ読み出しの命令を出し、ヒューズ読み出しが開始される。このヒューズ読み出し中は、電源VCC15とVINTノードは切替回路92によって切り離され、降圧回路91の出力ノードVDDと接続される。
【0031】
そして、降圧回路動作はヒューズ読み出しが終了するまで活性化される。ヒューズ読み出しが終了すると、チップ初期化完了を示す制御信号FUSEOKがパワーオン制御回路22から出力され、一連のパワーオン動作が終了、降圧回路22が停止し、切替回路92が降圧電圧VDDを切り離し、電源VCC15とVINTを接続する。
【0032】
図6(b)の場合は、先に電源VCC15が立ち上がり、その後、電源VCC3が立ち上がる。このとき、降圧回路91が動作を開始し、降圧回路91からVDDノードに電源VCC15に近い電圧が生成される。その後の動作は、図6(a)と同様の動作を行う。
【0033】
ここで、図6では、電源VCC3、VCC15のどちらか一方を先に立ち上げることにより、降圧電圧の生成、ヒューズ読み出しを行っていたが、電源VCC3、VCC15を同時に立ち上げてもかまわない。その場合も、上記チップ初期動作と同様、両者の電源が検知されたときからヒューズ読み出しを行う。
【0034】
以上より、チップの初期化動作中の電源VCC15を電源VCC3電源から生成した降圧電圧に切り替えることで、VINT電圧を上げることができ、レベル変換回路のVCCminの問題を回避し動作速度を向上させることができる。また、VCCminとのマージン向上によりヒューズ読み出しの信頼性は向上させることができ、ヒューズ読み出し時の時の電源電圧が1つになるので回路設計の容易化が図ることができる。
【実施例2】
【0035】
図7に本発明の実施例2にかかる半導体メモリの回路図を示す。本実施例の実施例1との違いは、その他の周辺回路80とその他の制御回路21の電源がVINTだったのに対し、本実施例では、それぞれ回路を電源VCC15に接続している点である。つまり、実施例1では、1.5V系の回路ブロックの電源VCC15をVCC15用パワーオン検知回路62以外すべてVINTノードとしたが、本実施例では、チップ初期化動作に必要な回路ブロックの電源のみ、つまり、ヒューズ読み出し制御回路23、ヒューズ用ローデコーダ72、ヒューズ用センスアンプ73、ヒューズラッチ74にVINTが供給されている。
【0036】
以上の構成により、チップ初期化動作時に必要な回路ブロックの電源のみに降圧電圧VDDを供給する回路構成にすることで、降圧回路の供給能力の設計を容易にすることができる。さらに、実施例1と同様に、初期化動作中のVINT電源レベルを上げることができ、レベル変換回路のVCCminの問題を回避し動作速度を向上させ、VCCminとのマージン向上によりヒューズ読み出しの信頼性は向上させることができる。また、ヒューズ読み出し時の電源電圧が1つになるので回路設計の容易化が図れることができる。
【実施例3】
【0037】
図8に本発明の実施例3にかかる半導体メモリの回路図を示す。本実施例の実施例1との違いは、上記各実施例では、チップ初期化動作時に電源VCC3から降圧回路91により降圧させた降圧電圧を1.5V系の回路ブロックに用いていたが、本実施例では、電源VCC15側に電源電圧VCC15を昇圧させる昇圧回路93を設け、VCC3側に切替回路92を設けることにより、チップ初期化動作時に電源電圧VCC15から昇圧させた電圧VEEを3V系の回路ブロックに用いている。そのため、本実施例では、1.5V系の回路ブロックが電源VCC15に接続され、3V系の回路ブロック、つまり、VCC3用パワーオン検知回路61以外のパワーオン制御回路22、電圧生成回路30、ヒューズ回路70、さらにメモリセルなどのその他のコア回路15が切替回路92を介して、電源VCC3若しくは昇圧回路93から昇圧電圧VEEが供給される。
【0038】
図9に本実施例に係る半導体メモリの昇圧回路の一例を示す。
【0039】
図9に示すように、昇圧回路93は、電源電圧VCC15で動作し、電源電圧を1.5Vから昇圧するポンプ回路201と、ポンプ回路201にパルス信号φ1、φ2を送るパルス生成回路202、ポンプ回路201によって昇圧した電圧がある一定以上になったときに、パルス生成回路202にパルス生成を停止する信号FLGを送るリミッタ203から構成される。これらポンプ回路201、パルス発生回路202、リミッタ203は、すべて電源電圧VCC15に接続されている。
【0040】
図10にそのポンプ回路の回路図の一例を示す。
【0041】
図10に示すように、ポンプ回路201は、電源VCC15からVEEにかけて、NMOSトランジスタ204〜208が5つ直列に配列され、それぞれドレイン側のノードがNMOSトランジスタのゲートに接続されている。また、NMOSトランジスタ204〜208間には、キャパシタ209〜212が接続され、電源VCC15に近い方からそれぞれのキャパシタ209〜212にパルス信号φ1、φ2、φ1、φ2がそれぞれ入力される。
【0042】
この昇圧回路93は、チップ初期化動作完了信号の反転信号/FUSEOKが活性化した信号が入力され、チップ初期化動作を開始すると、パルス生成回路202及びリミッタ203は動作を開始し、パルス生成回路202はパルス信号φ1とそれに半周期遅れたパルス信号φ2を生成し、ポンプ回路201にそのパルス信号φ1、φ2を入力する。パルス信号φ1、φ2が入力されたポンプ回路201は、パルス信号φ1、φ2に同期して電源VCC15からの電圧の昇圧を開始する。ポンプ回路201によって昇圧された電圧VEEは、リミッタ203によって制御され、ある一定以上の電圧、例えば、本実施例では、2.5Vくらいになれば、リミッタ203がパルス生成回路202に制御信号FLGを出し、パルス生成を止めることによって、昇圧電圧VEEの調整を行い、昇圧電圧VEEを生成する。
【0043】
以下に本実施例に係る半導体メモリのチップ初期化動作を図11のチップ初期化動作時の電源電圧と時間との関係を用いて説明する。図11(a)は、電源投入を電源VCC3→電源VCC15の順で行った場合、図11(b)は、電源投入を電源VCC15→電源VCC3の順に行った場合のものである。
【0044】
図11(a)に示すように、まず電源VCC3が立ち上がりVCC3パワーオン検知レベルに達すると、VCC3用パワーオン検知回路61からパワーオン制御回路22に活性化信号が入力される。
【0045】
そして、電源VCC15が立ち上がり、電源VCC15がVCC15パワーオン検知レベルに達したら、昇圧回路93に対してパワーオン制御回路22から活性化信号が入力される。そうすると、ポンプ回路用パルス生成回路203が動作してパルス信号φ1、φ2を生成し、パルス信号によるポンピングによりポンプ回路201にて昇圧電圧VEEが生成される。その後、パワーオン制御回路22によりヒューズ読み出しを開始する制御信号が切替回路92とヒューズ制御回路23に送られることによって、昇圧電圧VEEはVINTに接続され、ヒューズ回路70はヒューズ読み出し動作を開始する。
【0046】
ここで、昇圧電圧VEEは、3V系の回路ブロックであるアナログ回路の動作を満足する範囲に無くてはならない。
【0047】
その後、昇圧回路93の動作はチップ初期化動作完了まで続けられ、その後は切替回路92によって電源VCC3に接続されて外部電源VCC3からの電源になる。
【0048】
ここで、図11では、電源VCC3、VCC15のどちらか一方を先に立ち上げることにより、昇圧電圧の生成、ヒューズ読み出しを行っていたが、電源VCC3及びVCC15を同時に立ち上げてもかまわない。その場合も、上記チップ初期動作と同様、両者の電源が検知されたときからヒューズ読み出しを行う。
【0049】
このような構成にすることで、実施例1、2と同様に、レベル変換回路のVCCminの問題を回避し動作速度を向上させ、VCCminとのマージン向上によりヒューズ読み出しの信頼性は向上させることができる。また、ヒューズ読み出し時の電源電圧が1つになるので回路設計の容易化が図れることができる。
【実施例4】
【0050】
図12に本発明の実施例4にかかる半導体メモリの回路図を示す。
【0051】
本実施例の各実施例との違いは、実施例3の昇圧電圧VEEを使用する電源を初期化動作に関連する回路に限定した点である。つまり、実施例3では、電源VCC3と電源VCC15からの電圧を昇圧させる昇圧回路93との切り替えを行う切替回路92から3V系の回路ブロックに接続していたが、本実施例では、切替回路92は、3V系の回路ブロックをチップ初期化動作に関連するパワーオン制御回路22、電圧生成回路30、ヒューズ回路70に接続しており、それ以外のその他のコア回路15は、直接、電源VCC3に接続されている。
【0052】
以上の構成により、本実施例に係る半導体メモリは、実施例3と同様、レベル変換回路のVCCminの問題を回避し動作速度を向上させ、VCCminとのマージン向上によりヒューズ読み出しの信頼性を向上させることができる。また、ヒューズ読み出し時の電源電圧が1つになるので回路設計の容易化が図れることができる。
【実施例5】
【0053】
図13に本発明の実施例4にかかる半導体メモリの回路図を示す。
【0054】
本実施例の各実施例との違いは、実施例1の回路構成にVDD-VCC15電圧比較回路94を追加し、外部電源VCC15の電圧レベルが降圧電圧VDDよりも高くなると検知フラグ信号をパワーオン制御回路に発信し、降圧回路94動作を停止して外部電源VCC15をVINTに接続する点である。
【0055】
以下に本実施例に係る半導体メモリのチップ初期化動作を図14のチップ初期化動作時の電源電圧と時間との関係を用いて説明する。図14(a)は、電源投入をVCC3→VCC15の順で行った場合、図14(b)は、電源投入をVCC15→VCC3の順に行った場合のものである。
【0056】
図14(a)において、電源VCC3が立ち上がると降圧回路91が動作し始め、降圧回路91からVDDノードに電源VCC15に近い電圧が生成される。このとき、電源VCC3が立ち上がり、電源VCC3の電圧が検知レベルに達し、VCC3用パワーオン検知回路61に検知されると、VCC3用パワーオン検知回路61は、パワーオン制御回路22に電圧立ち上がりの信号を出す。ここで、理想的には、降圧電圧VDDは、電源VCC15と同じ電圧が望ましいが、1.5V系トランジスタの許容される電圧範囲にあれば構わない。
【0057】
そして、電源VCC15が立ち上がり、VCC15用パワーオン検知回路62が電源VCC15の電圧を検知すると、パワーオン制御回路22に電圧立ち上がりの信号を出し、パワーオン制御回路22が電源VCC3、VCC15両方の立ち上がりを確認する。その後、パワーオン制御回路22は、ヒューズ回路70にヒューズ読み出しの命令を出し、ヒューズ読み出しが開始される。その後、電源VCC15の電圧が降圧回路により生成された電圧VDDよりも高くなったと、VDD-VCC15電圧比較回路94が両者の電圧比較により判断すると、VDD-VCC15電圧比較回路94からパワーオン制御回路へその旨を知らせる制御信号が送られる。その後、パワーオン制御回路は、切替回路に電源VCC15に接続する制御信号を出すことにより、VINTは電源VCC15に接続される。そのため、このヒューズ読み出し中、VINTノードは降圧回路91の出力ノードVDDに接続されているときと、電源VCC15に接続されているときがあることになる。
【0058】
VDD-VCC15電圧比較回路94による制御信号によりVINTノードがVCC15に接続されると、降圧回路は動作を終了する。そして、電源VCC15によって、引き続きヒューズ読み出しが行われ、ヒューズ読み出しが終了する。
【0059】
図14(b)の場合は、先に電源VCC15が立ち上がり、その後、電源VCC3が立ち上がる。このVCC3立ち上がり時に、降圧回路91が動作を開始し、降圧回路91からVDDノードに電源VCC15に近い電圧が生成される。その後の動作は、図14(a)と同様の動作を行う。
【0060】
ここで、図6では、電源VCC3、VCC15のどちらか一方を先に立ち上げることにより、降圧電圧の生成、ヒューズ読み出しを行っていたが、電源VCC3、VCC15を同時に立ち上げてもかまわない。その場合も、上記チップ初期動作と同様、両者の電源が検知されたときからヒューズ読み出しを行う。
【0061】
このような構成にすることで、実施例1、2と同様に、ヒューズ読み出し動作時のVINTノードを上がることができ、レベル変換回路のVCCminの問題から回避することができ、ヒューズ読み出しの信頼性を向上させることができる。また、外部印加電圧を1つにしたことで回路設計を容易化することができる。また、VDD-VCC15電圧比較回路94を設けることにより、上記実施例に比べて、降圧回路を動作させる時間を減らすことができるので、消費電流を減らすことができる。
【実施例6】
【0062】
図15に本発明の実施例6にかかる半導体メモリの回路図を示す。本実施例の実施例5との違いは、その他の周辺回路80とその他の制御回路21の電源がVINTだったのに対し、本実施例では、それぞれ回路を電源VCC15に接続している点である。つまり、実施例5では、1.5V系の回路ブロックの電源VCC15をVCC15用パワーオン検知回路62以外すべてVINTノードとしたが、本実施例では、チップ初期化動作に必要な回路ブロックの電源のみ、つまり、ヒューズ読み出し制御回路23、ヒューズ用ローデコーダ72、ヒューズ用センスアンプ73、ヒューズラッチ74にVINTが供給されている。
【0063】
以上の構成により、チップ初期化動作時に必要な回路ブロックの電源のみに降圧電圧VDDを供給する回路構成にすることで、降圧回路の供給能力の設計を容易にすることができる。さらに、実施例1と同様に、初期化動作中のVINT電源レベルを上げることができ、レベル変換回路のVCCminの問題を回避し動作速度を向上させ、VCCminとのマージン向上によりヒューズ読み出しの信頼性は向上する。また、パワーオン時の電源電圧が1つになるので回路設計の容易化が図れることができる。また、VDD-VCC15電圧比較回路94を設けることにより、上記実施例に比べて、降圧回路を動作させる時間を減らすことができるので、消費電流を減らすことができる。
【0064】
ここで、上記実施例5及び実施例6において、VDD-VCC15電圧比較回路94を用いて、VCC15の電圧がVDDの電圧値を超えたときに、VINTはVDDとの接続からVCC15の接続に切り替えることができたが、それ以外にも、VDD-VCC15電圧比較回路94の代わりにVCC15パワーオン検知回路62の検知レベルよりも高いVCC15の電圧を検知するための第2のVCC15パワーオン検知回路で切り替えることで実現できる。つまり、VCC15の電圧がVCC15パワーオン検知回路62の検知レベルよりも高い検知レベル、例えば、1.5±0.2Vの範囲に達したと第2のVCC15パワーオン検知回路が判断したときに、切替回路によって、VINTを電源VCC15に接続しても上記各実施例と同様の効果が期待できる。この場合、第2のVCC15パワーオン検知回路は、VCC15にのみ接続されている。
【0065】
なお、本発明は、上述したような各実施例に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変形して実施することができる。
【図面の簡単な説明】
【0066】
【図1】本発明の実施例1に係る半導体記憶装置の概観図。
【図2】本発明の実施例1に係る半導体記憶装置の回路図。
【図3】本発明の実施例1に係る半導体記憶装置の降圧回路の回路図。
【図4】本発明の実施例1に係る半導体記憶装置の降圧回路の回路図。
【図5】本発明の実施例1に係る半導体記憶装置の切替回路の回路図。
【図6】本発明の実施例1に係る半導体記憶装置のヒューズ読み出し動作時の電源電圧と時間との関係。
【図7】本発明の実施例2にかかる半導体記憶装置の回路図。
【図8】本発明の実施例3にかかる半導体記憶装置の回路図。
【図9】本発明の実施例3に係る半導体記憶装置の昇圧回路の回路図。
【図10】本発明の実施例3に係る半導体記憶装置の昇圧回路のポンプ回路の回路図。
【図11】本発明の実施例3に係る半導体記憶装置のヒューズ読み出し動作時の電源電圧と時間との関係。
【図12】本発明の実施例4にかかる半導体メモリの回路図。
【図13】本発明の実施例5にかかる半導体メモリの回路図。
【図14】本発明の実施例5に係る半導体記憶装置のヒューズ読み出し動作時の電源電圧と時間との関係。
【図15】本発明の実施例6にかかる半導体メモリの回路図。
【符号の説明】
【0067】
11 メモリアレイ
12 ローデコーダ
13 カラムデコーダ
14 センスアンプ
15 その他のコア回路
20 制御回路
21 その他の制御回路
22 パワーオン制御回路
23 ヒューズ読み出し制御回路
30 電圧生成回路
40 入出力バッファ
50 アドレスバッファ
60 パワーオン検知回路
61 VCC3用パワーオン検知回路
62 VCC15用パワーオン検知回路
70 ヒューズ回路
71 ヒューズセル
72 ヒューズ用ローデコーダ
73 ヒューズ用センスアンプ
74 ヒューズラッチ
80 その他の周辺回路
91 降圧回路
92 切替回路
93 昇圧回路
94 電圧比較回路
100、107、112、114 D−typeNMOSトランジスタ
101 オペアンプ
102、106、108、109 NMOSトランジスタ
103、104、113、115 PMOSトランジスタ
105 インバータ
110、111 スイッチ回路
201 ポンプ回路
202 パルス生成回路
203 リミッタ
204、205、206、207、208 NMOSトランジスタ
209、210、211、212 キャパシタ




 

 


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