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発明の名称 不揮発性半導体記憶装置とそのデータ書き込み方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−4861(P2007−4861A)
公開日 平成19年1月11日(2007.1.11)
出願番号 特願2005−181879(P2005−181879)
出願日 平成17年6月22日(2005.6.22)
代理人 【識別番号】100092820
【弁理士】
【氏名又は名称】伊丹 勝
発明者 細野 浩司 / 中村 寛
要約 課題
メモリセルの書き込み速度判定に基づいてデータ書き込みの高速化を可能とした不揮発性半導体記憶装置を提供する。

解決手段
電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのデータ読み出しを行うとともに書き込みデータを保持する働きをするセンスアンプ回路とを備えて、前記メモリセルアレイの複数のメモリセルに対して書き込みパルス印加と書き込みベリファイとを繰り返してデータ書き込みを行う書き込みシーケンス制御が行われる不揮発性半導体記憶装置において、前記センスアンプ回路は、書き込みシーケンス初期のある書き込みパルス印加後に、所定のデータ状態に書かれるべきメモリセルについて書き込み速度を判定するための書き込み速度ベリファイを行って、それらのメモリセルを第1のセル群とそれより書き込み速度の遅い第2のセル群とに分類する識別データを取得し、書き込み速度ベリファイ後、前記識別データを参照して前記第1のセル群と第2のセル群とに異なる書き込み条件で交互に書き込みが行われる。
特許請求の範囲
【請求項1】
電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのデータ読み出しを行うとともに書き込みデータを保持する働きをするセンスアンプ回路とを備えて、前記メモリセルアレイの複数のメモリセルに対して書き込みパルス印加と書き込みベリファイとを繰り返してデータ書き込みを行う書き込みシーケンス制御が行われる不揮発性半導体記憶装置において、
前記センスアンプ回路は、書き込みシーケンス初期のある書き込みパルス印加後に、所定のデータ状態に書かれるべきメモリセルについて書き込み速度を判定するための書き込み速度ベリファイを行って、それらのメモリセルを第1のセル群とそれより書き込み速度の遅い第2のセル群とに分類する識別データを取得し、
書き込み速度ベリファイ後、前記識別データを参照して前記第1のセル群と第2のセル群とに異なる書き込み条件で交互に書き込みが行われる
ことを特徴とする不揮発性半導体記憶装置。
【請求項2】
第1のセル群の書き込みのための第1の書き込みパルス印加と、第2のセル群の書き込みのための第1の書き込みパルスとは異なる電圧の第2の書き込みパルス印加とが続いて行われた後に、両セル群について書き込みベリファイが同一条件で同時に行われる
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。
【請求項3】
書き込み速度ベリファイ後、第1のセル群と第2のセル群に転送される書き込みデータは、前記センスアンプ回路が保持する識別データに基づいて交互に反転される
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。
【請求項4】
書き込みベリファイの後、全選択メモリセルの書き込みが終了したか否かを判定する書き込み終了検知が行われる
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。
【請求項5】
書き込みベリファイの後、第1のセル群と第2のセル群に対してそれぞれ書き込みが終了したか否かを判定する書き込み終了検知が行われ、書き込み終了が検出された側のセル群に対して、その後書き込みパルス印加が行われない
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。
【請求項6】
前記書き込み終了検知は、書き込みパルス印加中に行われる
ことを特徴とする請求項4又は5記載の不揮発性半導体記憶装置。
【請求項7】
電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのデータ読み出しを行うとともに書き込みデータを保持する働きをするセンスアンプ回路とを備えて、前記メモリセルアレイの複数のメモリセルに対して書き込みパルス印加と書き込みベリファイとを繰り返して、第1及び第2の少なくとも二つのデータ状態を同時に書き込む書き込みシーケンス制御が行われる不揮発性半導体記憶装置において、
前記センスアンプ回路は、書き込みシーケンス初期のある書き込みパルス印加後に、第1及び第2のデータ状態の少なくとも第1のデータ状態に書かれるべきメモリセルについて書き込み速度を判定するための書き込み速度ベリファイを行って、それらのメモリセルを第1のセル群とそれより書き込み速度の遅い第2のセル群とに分類する識別データを取得し、
前記書き込み速度ベリファイ後、前記識別データを参照して第1のセル群と第2のセル群に対して異なる条件で交互に書き込みが行われる
ことを特徴とする不揮発性半導体記憶装置。
【請求項8】
前記第1及び第2のデータ状態はそれぞれ、第1のしきい値電圧分布とこれより高い第2のしきい値分布として定義されるものであり、
第1のデータ状態への書き込みサイクルでは、順次ステップアップされる第1の書き込みパルスによる第1のセル群に対する書き込みと、第1の書き込みパルスより高くかつ順次ステップアップされる第2の書き込みパルスによる第2のセル群に対する書き込みとが交互に行われ、各第1及び第2の書き込みパルス印加後に両セル群に対して第1の書き込みベリファイが同一条件で同時に行われ、
第2のデータ状態への書き込みサイクルの前半部は、第1のデータ状態への書き込みサイクル内の第2の書き込みパルスを用いて書き込みが行われ、その書き込み状態の確認は前記第1の書き込みベリファイに続く第2の書き込みベリファイにより行われ、後半部は、第2の書き込みパルスに引き続いてステップアップされる第3の書き込みパルスとその後の第3の書き込みベリファイの繰り返しにより行われる
ことを特徴とする請求項7記載の不揮発性半導体記憶装置。
【請求項9】
第1のデータ状態の書き込み終了検知は、前記第1のデータ状態の書き込みサイクル内で前記各第1及び第2の書き込みパルス印加中にそれぞれ、第1のデータ状態に書かれるメモリセルの第1のセル群及び第2のセル群に対して行われ、
第2のデータ状態の書き込み終了検知は、前記前半部では前記各第2の書き込みパルス印加中に行われ、後半部では前記各第3の書き込みパルス印加中に行われる
ことを特徴とする請求項8記載の不揮発性半導体記憶装置。
【請求項10】
電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのデータ読み出しを行うとともに書き込みデータを保持する働きをするセンスアンプ回路とを備えて、前記メモリセルアレイの複数のメモリセルに対して書き込みパルス印加と書き込みベリファイとを繰り返して、しきい値電圧分布の順に並ぶ第1乃至第3の少なくとも3つのデータ状態を同時に書き込む書き込みシーケンス制御が行われる不揮発性半導体記憶装置において、
前記センスアンプ回路は、書き込みシーケンス初期のある書き込みパルス印加後に、第1のデータ状態に書かれるべきメモリセルについて書き込み速度を判定するための第1の書き込み速度ベリファイを行って、それらのメモリセルを第1のセル群とそれより書き込み速度が遅い第2のセル群とに分類する第1の識別データを取得すると共に、書き込みシーケンスの中頃に第3のデータ状態に書かれるべきメモリセルについて書き込み速度を判定するための第2の書き込み速度ベリファイを行って、それらのメモリセルを第3のセル群とそれより書き込み速度が遅い第4のセル群とに分類する第2の識別データを取得し、
書き込みシーケンスの前半部で前記第1のデータ状態に書かれるべきメモリセルに対して、前記第1の識別データを参照して第1のセル群と第2のセル群に対してそれぞれ第1の書き込みパルスとこれより高い第2の書き込みパルスによる書き込みが交互に行われ、
書き込みシーケンスの後半部で前記第3のデータ状態に書かれるべきメモリセルに対して、前記第2の識別データを参照して第3のセル群と第4のセル群に対してそれぞれ第3の書き込みパルスとこれより高い第4の書き込みパルスによる書き込みが交互に行われ、
第2のデータ状態に書かれるべきメモリセルに対する書き込みには、前記第1のデータ状態が書かれるべきメモリセルの第2のセル群の書き込み時に与えられる第2の書き込みパルスと、前記第3のデータ状態が書かれるべきメモリセルの第3のセル群の書き込み時に与えられる第3の書き込みパルスとが用いられる
ことを特徴とする不揮発性半導体記憶装置。
【請求項11】
前記メモリセルアレイは、直列接続された複数のメモリセルとその両端部に配置された選択ゲートトランジスタとを有するNANDセルユニットを配列して構成されている
ことを特徴とする請求項1,7,10のいずれかに記載の不揮発性半導体記憶装置。
【請求項12】
前記書き込みシーケンス制御を行う内部制御回路を有する
ことを特徴とする請求項1,7,10のいずれかに記載の不揮発性半導体記憶装置。
【請求項13】
前記センスアンプ回路は、複数のメモリセルの同時読み出し又は書き込みを行うための複数のセンスユニットを有し、各センスユニットは、
書き込みデータがロードされる第1のデータラッチと、
第1のデータラッチに付属して、書き込みベリファイの読み出しデータに基づいて前記第1のデータラッチに次の書き込みサイクルの書き込みデータを書き戻すための書き戻し回路と、
前記第1のデータラッチと併設されて、書き込みシーケンスの初期に前記第1のデータラッチにロードされた書き込みデータが転送されると共に、前記書き込み速度ベリファイにより取得される識別データを保持する第2のデータラッチと、
第2のデータラッチに付属して、第2のデータラッチが保持する識別データに基づいて書き込み速度の異なるセル群に対する書き込みを交互に行うためにビット線制御電圧を切り換える働きをする速度切り換え回路と、
前記第1及び第2のデータラッチの保持データにより制御されて、書き込み時に前記速度切り換え回路と協動して必要なビット線制御電圧を出力するためのビット線駆動回路とを有する
ことを特徴とする請求項1,7,10のいずれかに記載の不揮発性半導体記憶装置。
【請求項14】
前記各センスユニットの第2のデータラッチが保持する識別データを参照しながら第1のデータラッチの書き込みデータをチェックして、書き込み速度に従って分類されたセル群毎に書き込み終了検知を行うようにした書き込み終了検知回路を有する
ことを特徴とする請求項13記載の不揮発性半導体記憶装置。
【請求項15】
前記書き込み終了検知回路は、それぞれ複数のセンスユニットの終了検出を行う複数の終了検知ユニットを備えて、全センスユニットの書き込み終了検知を行うように構成されている
ことを特徴とする請求項14記載の不揮発性半導体記憶装置。
【請求項16】
メモリセルアレイの複数のメモリセルに対して書き込みパルス印加と書き込みベリファイとを繰り返してデータ書き込みを行う不揮発性半導体記憶装置のデータ書き込み方法であって、
書き込みシーケンス初期のある書き込みパルス印加後に、所定のデータ状態に書かれるべきメモリセルについて書き込み速度を判定するための書き込み速度ベリファイを行って、それらのメモリセルを第1のセル群とそれより書き込み速度の遅い第2のセル群とに分類する識別データを取得し、
書き込み速度ベリファイ後、前記識別データを参照して前記第1のセル群と第2のセル群とに対して異なる書き込み条件で交互に書き込みを行う
ことを特徴とする不揮発性半導体記憶装置のデータ書き込み方法。
【請求項17】
メモリセルアレイの複数のメモリセルに対して書き込みパルス印加と書き込みベリファイとを繰り返して、第1及び第2の少なくとも二つのデータ状態を同時に書き込む不揮発性半導体記憶装置のデータ書き込み方法であって、
書き込みシーケンス初期のある書き込みパルス印加後に、第1及び第2のデータ状態の少なくとも第1のデータ状態に書かれるべきメモリセルについて書き込み速度を判定するための書き込み速度ベリファイを行って、それらのメモリセルを第1のセル群とそれより書き込み速度の遅い第2のセル群とに分類する識別データを取得し、
第1のデータ状態に書かれるべきメモリセルに対して、前記書き込み速度ベリファイ後、前記識別データを参照して第1及び第2のセル群にそれぞれステップアップされる異なる電圧の第1及び第2の書き込みパルスにより交互に書き込みを行い、
第2のデータ状態に書かれるべきメモリセルに対して、前記第2の書き込みパルスにより前記第2のセル群と同時に書き込みを行うと共に、引き続きステップアップされる第3の書き込みパルスにより書き込みを行う
ことを特徴とする不揮発性半導体記憶装置のデータ書き込み方法。
【請求項18】
メモリセルアレイの複数のメモリセルに対して書き込みパルス印加と書き込みベリファイとを繰り返して、しきい値電圧分布の順に並ぶ第1乃至第3の少なくとも3つのデータ状態を同時に書き込む不揮発性半導体記憶装置のデータ書き込み方法であって、
書き込みシーケンス初期のある書き込みパルス印加後に、第1のデータ状態に書かれるべきメモリセルについて書き込み速度を判定するための第1の書き込み速度ベリファイを行って、それらのメモリセルを第1のセル群とこれより書き込み速度が遅い第2のセル群とに分類する第1の識別データを取得し、
書き込みシーケンスの前半部で前記第1のデータ状態に書かれるべきメモリセルに対して、前記第1の識別データを参照して第1のセル群と第2のセル群に対してそれぞれ第1の書き込みパルスとこれより高い第2の書き込みパルスによる書き込みを交互に行い、
書き込みシーケンスの中頃に第3のデータ状態に書かれるべきメモリセルについて書き込み速度を判定するための第2の書き込み速度ベリファイを行って、それらのメモリセルを第3のセル群とそれより書き込み速度が遅い第4のセル群とに分類する第2の識別データを取得し、
書き込みシーケンスの後半部で前記第3のデータ状態に書かれるべきメモリセルに対して、前記第2の識別データを参照して第3のセル群と第4のセル群に対してそれぞれ第3の書き込みパルスとこれより高い第4の書き込みパルスによる書き込みを交互に行い、
第2のデータ状態に書かれるべきメモリセルに対して、前記第1のデータ状態が書かれるべきメモリセルの第2のセル群の書き込み時に与えられる第2の書き込みパルスと、前記第3のデータ状態が書かれるべきメモリセルの第3のセル群の書き込み時に与えられる第3の書き込みパルスとにより書き込みを行う
ことを特徴とする不揮発性半導体記憶装置のデータ書き込み方法。
発明の詳細な説明
【技術分野】
【0001】
この発明は、電気的書き換え可能な不揮発性半導体記憶装置(EEPROM)に係り、特にデータの高速書き込み技術に関する。
【背景技術】
【0002】
EEPROMの一つに、NAND型フラッシュメモリがある。NAND型フラッシュメモリは、約4F(F:最小加工寸法)いう小さい単位セル面積のメモリセル構造により、微細化および大容量化の点で他の不揮発性半導体メモリをリードしている。一つのメモリセルに2ビット以上のデータを記憶する多値記憶技術を用いれば、チップ面積を増大させることなく、記憶容量を2倍以上に増加させることもできる。
【0003】
NAND型フラッシュメモリは、今日、さまざまな携帯機器の不揮発な記録メディアに応用されており、それらのアプリケーションにおいては、大容量化のみならずアクセススピードの向上も求められている。今日ではNAND型フラッシュメモリのアクセススピードが記録メディアのアクセススピードに大きく影響するようになっており、特に、書き込みのスループット向上が課題となっている。
【0004】
NAND型フラッシュメモリでの書き込みにはFNトンネル電流が用いられる。また、書き込み制御には、書き込みパルス印加動作とその後のベリファイ動作を、書き込み電圧をステップアップさせながら繰り返すという手法が用いられる。このとき書き込み時間は、書き込み速度の速いセルと遅いセルのしきい値電圧シフトの速度差と、書き込み電圧のステップアップの大きさでほぼ決まる。
【0005】
具体的に所望のしきい値分布の書き込みに必要な書き込みサイクル数は、セルの書き込み速度差を表す1回の書き込みパルスで作られるしきい値分布幅を、書き込みパルスの刻み(ステップアップ電圧)で割ることにより求められ、書き込み時間はその書き込みサイクル数にほぼ比例する。2値記憶動作においては、消去状態から一つの書き込みデータ状態にしきい値電圧をシフトさせればよいため、書き込みデータ状態として許容されるしきい値レベルの範囲が広く、比較的大きなステップアップ電圧で書き込むことができる。
【0006】
しかし多値記憶動作の場合、例えば4値記憶においては、書き込みデータに応じて、消去状態から3つの書き込みデータ状態を作る必要があるため、一つの書き込みデータ状態に割り当てられるしきい値レベルの範囲が狭い。したがって、小さいステップアップ電圧で少しずつしきい値をシフトさせながら書き込むことが必要になり、2値記憶に比べて書き込みサイクル数は増加し、書き込み時間が長くなる。
【0007】
更に、セルアレイの微細化による隣接セル間の容量結合ノイズ(特に浮遊ゲート間容量結合ノイズ)の増大が、フラッシュメモリの書き込みの高速化を妨げる大きな原因となる。特に多値記憶方式では、2値記憶方式に比べてデータしきい値電圧分布の間隔を狭くしなければならず、上述した容量結合ノイズが書き込み速度に大きく影響する。容量結合ノイズの影響を低減するためには、ステップアップ電圧を小さくしなければならない。
【0008】
従来より、フラッシュメモリの特に多値記憶方式での高速書き込み技術が種々提案されている。例えば、目標とする書き込みしきい値レベルの少し手前に設定したベリファイレベルまでは、大きなステップアップ電圧で書き込みを行い、それ以降は書き込みしきい値シフト量を減少させることで、実質的に高速化を図る技術が提案されている(特許文献1参照)。書き込み後半でしきい値シフト量を抑制するためには、例えば書き込み時のビット線制御電圧を変化させて、ワード線とメモリセルのチャネル間の電位差をそれ以前の書き込みパルス印加動作時よりも小さくするという手法が用いられる。
【0009】
隣接セル間の容量結合に起因するデータしきい値変動の影響を低減する書き込み方式を採用して、データ書き込みの高速化を図る技術(例えば特許文献2参照)や、データしきい値分布を狭くし或いは書き込み時間を短縮する目的で、最初の書き込み信号の前後にメモリセルのしきい値電圧測定を行って、その後のメモリセルの書き込み条件を決定するという手法(例えば特許文献3参照)も提案されている。
【特許文献1】特開2003−196988号公報
【特許文献2】特開2004−192789号公報
【特許文献3】特開2000−113686号公報
【発明の開示】
【発明が解決しようとする課題】
【0010】
この発明は、メモリセルの書き込み速度判定に基づいてデータ書き込みの高速化を可能とした不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【0011】
この発明の第1の態様による不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのデータ読み出しを行うとともに書き込みデータを保持する働きをするセンスアンプ回路とを備えて、前記メモリセルアレイの複数のメモリセルに対して書き込みパルス印加と書き込みベリファイとを繰り返してデータ書き込みを行う書き込みシーケンス制御が行われる不揮発性半導体記憶装置であって、
前記センスアンプ回路は、書き込みシーケンス初期のある書き込みパルス印加後に、所定のデータ状態に書かれるべきメモリセルについて書き込み速度を判定するための書き込み速度ベリファイを行って、それらのメモリセルを第1のセル群とそれより書き込み速度の遅い第2のセル群とに分類する識別データを取得し、
書き込み速度ベリファイ後、前記識別データを参照して前記第1のセル群と第2のセル群とに異なる書き込み条件で交互に書き込みが行われる。
【0012】
この発明の第2の態様による不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのデータ読み出しを行うとともに書き込みデータを保持する働きをするセンスアンプ回路とを備えて、前記メモリセルアレイの複数のメモリセルに対して書き込みパルス印加と書き込みベリファイとを繰り返して、第1及び第2の少なくとも二つのデータ状態を同時に書き込む書き込みシーケンス制御が行われる不揮発性半導体記憶装置であって、
前記センスアンプ回路は、書き込みシーケンス初期のある書き込みパルス印加後に、第1及び第2のデータ状態の少なくとも第1のデータ状態に書かれるべきメモリセルについて書き込み速度を判定するための書き込み速度ベリファイを行って、それらのメモリセルを第1のセル群とそれより書き込み速度の遅い第2のセル群とに分類する識別データを取得し、
前記書き込み速度ベリファイ後、前記識別データを参照して第1のセル群と第2のセル群に対して異なる条件で交互に書き込みが行われる。
【0013】
この発明の第3の態様による不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのデータ読み出しを行うとともに書き込みデータを保持する働きをするセンスアンプ回路とを備えて、前記メモリセルアレイの複数のメモリセルに対して書き込みパルス印加と書き込みベリファイとを繰り返して、しきい値電圧分布の順に並ぶ第1乃至第3の少なくとも3つのデータ状態を同時に書き込む書き込みシーケンス制御が行われる不揮発性半導体記憶装置であって、
前記センスアンプ回路は、書き込みシーケンス初期のある書き込みパルス印加後に、第1のデータ状態に書かれるべきメモリセルについて書き込み速度を判定するための第1の書き込み速度ベリファイを行って、それらのメモリセルを第1のセル群とそれより書き込み速度が遅い第2のセル群とに分類する第1の識別データを取得すると共に、書き込みシーケンスの中頃に第3のデータ状態に書かれるべきメモリセルについて書き込み速度を判定するための第2の書き込み速度ベリファイを行って、それらのメモリセルを第3のセル群とそれより書き込み速度が遅い第4のセル群とに分類する第2の識別データを取得し、
書き込みシーケンスの前半部で前記第1のデータ状態に書かれるべきメモリセルに対して、前記第1の識別データを参照して第1のセル群と第2のセル群に対してそれぞれ第1の書き込みパルスとこれより高い第2の書き込みパルスによる書き込みが交互に行われ、
書き込みシーケンスの後半部で前記第3のデータ状態に書かれるべきメモリセルに対して、前記第2の識別データを参照して第3のセル群と第4のセル群に対してそれぞれ第3の書き込みパルスとこれより高い第4の書き込みパルスによる書き込みが交互に行われ、
第2のデータ状態に書かれるべきメモリセルに対する書き込みには、前記第1のデータ状態が書かれるべきメモリセルの第2のセル群の書き込み時に与えられる第2の書き込みパルスと、前記第3のデータ状態が書かれるべきメモリセルの第3のセル群の書き込み時に与えられる第3の書き込みパルスとが用いられる。
【発明の効果】
【0014】
この発明によると、メモリセルの書き込み速度判定に基づいてデータ書き込みの高速化を可能とした不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【0015】
以下、図面を参照して、この発明の実施の形態を説明する。
【0016】
前述したような、従来提案されている高速化技術を適用しても、同時に書き込む複数のメモリセル間の書き込み速度の差が大きいと書き込みサイクル数は増加し、高速化改善効果は減殺される。特にフローティングゲート型メモリセルにおいては、制御ゲートとフローティングゲートの容量カップリング比のばらつきが書き込み速度の差をもたらす。
【0017】
以下の実施の形態では、あるデータ状態に書かれるべきメモリセルに対して、所定の書き込みパルス印加後に書き込み速度判定を行って、書き込み速度の識別データを取得し、その後この識別データを参照して書き込み速度の異なるセル群に対して交互に適切な書き込みパルス印加を行う。
[実施の形態1]
図1は、一実施の形態によるNAND型フラッシュメモリのメモリコア回路の等価回路構成を示す。メモリセルアレイ1は、NANDセルユニットNUを配列して構成されている。NANDセルユニットNUは、複数個(例えば32個)のメモリセルM0−M31が直列接続されたNANDストリングと、その両端をそれぞれソース線CELSRC及びビット線BLe(BLo)に接続するための選択ゲートトランジスタS1及びS2とにより構成される。
【0018】
メモリセルのM0−M31の制御ゲートはそれぞれワード線WL0−WL31に接続され、選択ゲートトランジスタS1,S2のゲートはそれぞれ選択ゲート線SG1,SG2に接続される。
【0019】
ワード線WL0−WL31を共有するNANDセルユニットの集合は、“ブロック”と定義され、これがデータ消去の単位となる。ビット線の方向に、複数のブロックBLK0,BLK1,…,BLKjが配列される。
【0020】
メモリセルアレイ1のブロック選択及びワード線選択を行うために、ロウデコーダ2が配置されている。ロウデコーダ2は、ブロック選択を行うブロックデコーダと、選択されたブロック内の複数本のワード線と2本の選択ゲート線に駆動電圧を供給するためのドライバを含む。
【0021】
メモリセルアレイ1のビット線に接続されてデータ読み出し及び書き込みを行うためのセンスアンプ回路3が設けられている。センスアンプ回路3は、それぞれセンスアンプ兼ページバッファである1ページ分のセンスユニットSA/PBを配列して構成される。
【0022】
この実施の形態では、各センスユニットSA/PBは、偶数番ビット線BLeとこれに隣接する奇数番ビット線BLoとで共有される。これは、セルアレイ1の微細化により、ビット線ピッチ毎にセンスユニットを配置することが困難であること及び、隣接ビット線間の容量結合ノイズが大きくなることを考慮した結果である。偶数番ビット線BLeと奇数番ビット線BLoは、その一方が選択される時に他方をシールド線として用いることにより、ビット線間容量結合ノイズの影響を低減することができる。
【0023】
この実施の形態のフラッシュメモリでは、一つのワード線と全偶数番ビット線により選択されるメモリセルの集合が第1ページ(偶数ページ)を構成し、同ワード線と全奇数ビット線により選択されるメモリセルの集合が第2ページ(奇数ページ)を構成する。各ページが同時にデータ読み出し及び書き込みが行われる単位である。
【0024】
図2は、センスユニットSA/PBの構成例を示している。センスノードNsenは、クランプ用NMOSトランジスタQ1を介し、偶奇ビット線選択を行うNMOSトランジスタQe,Qoを介してビット線BLe,BLoに接続される。クランプ用トランジスタQ1は、ビット線電圧クランプの機能とビット線データのプリセンスアンプの機能を有する。センスノードNsenにはまた、ビット線をプリチャージするためのプリチャージ用NMOSトランジスタQ2と、電荷保持用キャパシタCが接続されている。
【0025】
センスノードNsenには、それぞれ転送用NMOSトランジスタQ3,Q7,Q11を介してデータラッチ11,12,13が並列接続されている。データラッチ11,12,13は、クロックトインバータを用いて構成されている。
【0026】
データラッチ11は、データ書き込み及び読み出しに用いられるメインのデータ記憶回路である。このデータラッチ11のデータノードN1とセンスノードNsenの間には、書き込みデータを一時保持する記憶ノードDDCを備えたデータ書き戻し回路14が構成されている。
【0027】
データ記憶ノードDDCとなるNMOSトランジスタQ5のゲートと、データノードN1との間にはデータ転送用NMOSトランジスタQ4が設けられている。トランジスタQ5とセンスノードNsenの間には、記憶ノードDDCの保持データに応じて次サイクルの書き込みデータを決定するための、書き戻し用のNMOSトランジスタQ6が設けられている。
【0028】
データラッチ13は、外部とのデータの授受を行うために設けられている。このため、そのデータノードN3,N4は、カラム選択ゲートトランジスタQ12,Q13を介してデータ線DL,DLBに接続されている。
【0029】
もう一つのデータラッチ12は、書き込みシーケンスの初期に書き込みデータが転送されると共に、その後1ページのメモリセルのうち所望のデータ状態に書き込むべきメモリセルを、書き込み速度に応じて分類する識別データを保持するために用意されている。このデータラッチ11のデータノードN1SとセンスノードNsenの間には、書き込みデータを一時保持する記憶ノードDDCSを備えた速度切り換え回路15が構成されている。
【0030】
速度切り換え回路15は、具体的には後に詳述するように、メモリセルの書き込み速度判定の結果である識別データに基づいて、相対的に書き込み速度の速いメモリセルと遅いメモリセルとに対する書き込み動作を切り換える働き(即ちビット線制御電圧を切り換える働き)をする。その構成は、データラッチ11側の書き戻し回路14と同様である。即ちデータ記憶ノードDDCSとなるNMOSトランジスタQ9のゲートと、データノードN1Sとの間にはデータ転送用NMOSトランジスタQ8が設けられている。トランジスタQ9とセンスノードNsenの間には、記憶ノードDDCSの保持データに応じて書き込みデータを決定するための、書き戻し用のNMOSトランジスタQ10が設けられている。
【0031】
またデータ書き込み時、ターデータラッチ11,12のデータ状態に応じてビット線電圧を制御する電圧を出力するためのビット線駆動回路16が設けられている。ビット線駆動回路16は、相補的なタイミング信号PROGB及びPROGにより同時にオンオフされる活性化用のPMOSトランジスタQP1及びNMOSトランジスタQ16を有する。これらの活性化トランジスタQP1とQ16との間に、データラッチ11のデータノードN2により共通ゲートが駆動されるPMOSトランジスタQP2及びNMOSトランジスタQ14と、データラッチ12のデータノードN2Sによりゲートが駆動されるNMOSトランジスタQ15とが直列接続されている。
【0032】
図3は、この実施の形態のNAND型フラッシュメモリの機能ブロック構成を示している。センスアンプ回路3と外部入出力端子I/Oとの間のデータ授受は、カラムデコーダ7により制御されて、データバス10及びデータバッファ8を介して行われる。
【0033】
内部制御回路であるコントローラ5には、各種の外部制御信号(チップイネーブル信号/CE、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE、書き込みイネーブル信号/WE、読み出しイネーブル信号/RE等)が入力される。コントローラ5はこれらの制御信号に基づいて、入出力端子I/Oから供給されるアドレス“Add”とコマンド“Com”を識別し、アドレスはアドレスレジスタ6を介してロウデコーダ2及びカラムデコーダ7に転送し、コマンドはコントローラ5においてデコードされる。
【0034】
コントローラ5は外部制御信号とコマンドに従って、データ読み出し制御、データ書き込み及び消去のシーケンス制御を行う。各動作モードに必要な内部電圧(電源電圧より昇圧された内部電圧)を発生するために、内部電圧発生回路9が設けられている。この内部電圧発生回路9もコントローラ5により制御されて、必要な電圧を発生する昇圧動作を行う。
【0035】
図4は、データしきい値分布とその書き込み法を示している。ここでは、多値データ記憶動作の例として、1メモリセルが2ビット記憶を行う4値データ記憶方式の場合を説明する。4値データは、上位ページデータ“x”と下位ページデータ“y”を用いて“xy”で表される。即ち、4値データ記憶方式では、2値データ記憶方式に比べて、2倍のページ数のデータを記憶することになる。
【0036】
図4の下段は、消去状態“E”と、これから書かれる3つのデータ書き込み状態“A”,“B”及び“C”のしきい値分布を示している。例えば消去状態“E”は、負のしきい値電圧状態であり、書き込み状態“A”,“B”,“C”はこの順に高くなる正のしきい値電圧状態である。そして、消去状態“E”には、データ“11”が、書き込み状態“A”,“B”及び“C”にはそれぞれ、データ“01”,“10”及び“00”が割り付けられる。
【0037】
図4の上段は、下位ページ書き込み(1)を示している。この下位ページ書き込み(1)は、所望のデータ状態“B”よりしきい値電圧が低い中間データ状態“M”を得るための粗い書き込み動作である。図4の下段には、上位ページ書き込みシーケンス内で同時書き込みとなる、消去状態“E”からデータ状態“A”を書き込む上位ページ書き込み(1)と、データ状態“M”からデータ状態“C”を書き込む上位ページ書き込み(2)及び、データ状態“M”からデータ状態“B”を書き込む下位ページの追加書き込み(2)が示されている。
【0038】
下位ページ書き込み(1)は、選択ワード線への書き込みパルス印加動作とその書き込み状態を確認するための書き込みベリファイ動作とを繰り返す。書き込みベリファイでは、書き込むべきしきい値分布の下限値に相当するベリファイ電圧Vmvfyを選択ワード線に与える読み出し動作となる。
【0039】
上位ページ書き込み(1),(2)及び下位ページの追加書き込み(2)には、同時に書き込みパルス印加動作が行われ、それぞれのデータしきい分布の下限値に相当するベリファイ電圧Vavfy,Vbvfy,Vcvfyを用いた書き込みベリファイが別々に行われる。
【0040】
ここで、下位ページ書き込み(1)に着目して、一般的な書き込み動作例を示すと、図6に示すように、書き込み電圧は、書き込みサイクル毎に所定のステップアップ電圧(ΔVpgm)だけ上昇させられる。最初の書き込みパルスP1は、同時書き込みされるメモリセルの中で最も書き込み速度の速いメモリセルのしきい値が所望の書き込み分布の範囲を飛び越えてシフトしないような書き込み電圧が選択される。この書き込み電圧の初期値がメモリセルにとって高すぎると、オーバープログラムされて、それ自身が誤ったデータになったり、直列に接続されたNANDセルユニット内の他のセルデータも壊してしまう。
【0041】
図6において、例えば、書き込みパルスP10を印加して書き込みが終了するものとする。書き込み終了の判定は、ベリファイ読み出しの後に、センスアンプ内の“0”書き込みデータが全て“1”書き込みデータに更新されていることを検出して行われる。
【0042】
図7は、この実施の形態での書き込みパルス印加状態を、図6に対応させて示している。この実施の形態では、最初に書き込みパルスP1を印加した後に、データ“M”を書き込むべきメモリセル(即ち同時に“0”書き込みがなされるメモリセル)のしきい値電圧のシフト状態を検出することにより、それらの書き込み速度を判定する“書き込み速度ベリファイ”(或いは単に“速度ベリファイ”という)を行う。
【0043】
図4の上段に破線で示したしきい値分布は、消去状態“E”の分布からデータ“M”から書かれる途中のメモリセルのしきい値分布である。書き込み速度の速いセルは、元の消去状態“E”のしきい値分布からいくらかしきい値電圧がシフトしてデータ“M”のそれに近づく。書き込み速度の遅いメモリセルはほとんどしきい値電圧がシフトせずに、消去状態“E”のしきい値分布内に残ったままとなっている。
【0044】
図4に破線で示す、想定されるしきい値分布の中央値に相当するVsvfy1を判定レベルとする読み出し(即ち書き込み速度ベリファイ)を行うと、ベリファイ電圧Vsvfy1より高いしきい値にシフトした第1のセル群(“0”データとして読み出される)は、ハッチングを施した範囲即ちVsvfy1より低いしきい値の第2のセル群(“1”データとして読み出される)に比べて、相対的に書き込み速度が速いということができる。
【0045】
以下の説明では、上述の第1及び第2のセル群に属するメモリセルをそれぞれ、高速セル(Fast Cell)及び低速セル(Slow Cell)と称するものとする。前述のように、ベリファイ電圧Vsvfy1を用いた読み出しでは、高速セルは“0”,低速セルは“1”として読まれるが、これが書き込み速度の識別データとなる。
【0046】
以上の書き込み速度ベリファイはセンスユニットSA/PB内で行われる。センスユニットSA/PBはこの速度ベリファイにより、1ページ分のセルのうち所望のデータ状態に書き込むべきメモリセルについて、書き込み速度の識別データを取得する。この書き込み速度ベリファイの後は、センスユニットSA/PBが取得した識別データに従って、高速セルと低速セルに対する書き込みパルス印加の条件を異ならせて、高速セルと低速セルでほぼ同時的に書き込みが進行するようにする。
【0047】
即ち、図7に示すように、書き込み速度ベリファイの結果に基づいて、最初の書き込みパルスP1から大きくステップアップさせた書き込みパルスP6により、低速セルの“0”書き込みを行う。このとき、高速セルは書き込み禁止(“1”書き込み)とする。書き込みパルスP1からP6へのステップアップ電圧ΔVpgm(s)は、書き込み速度ベリファイ読み出しが、どの程度の書き込み速度レベルの判定をしているかに依存する。たとえば、1回の書き込みパルス印加でシフトするしきい値分布幅が3Vとして、速度ベリファイ読み出しをする判定レベルが、書き込みの速いものから1.5Vくらいの位置、すなわち平均的な書き込み速度の位置である場合には、ΔVpgm(s)は1.5Vとなる。
【0048】
書き込みパルスP6の印加後、書き込みベリファイ動作を行う。ここでは、書き込みパルスP1とP6の印加により、メモリセルのしきい値電圧がターゲットの書き込みレベルに到達しているかどうかを判定する。即ち、高速セルと低速セルついて同一条件で同時にベリファイ読み出しを行う。
【0049】
次に、書き込み未完了の高速セルに対して、書き込みパルスP2を印加し、続いて、書き込み未完了の低速セルに対して書き込みパルスP7を印加する。書き込みパルスP1とP2との間のステップアップ電圧、書き込みパルスP6とP7との間のステップアップ電圧共に、通常のステップアップ電圧ΔVpgmである。以下、同様の動作を繰り返す。
【0050】
速度ベリファイ読み出しの動作を、具体的に図9A〜図9Cに示すセンスユニット内の主要ノードのデータ遷移を参照して説明する。図7で説明した最初の書き込みパルス印加直後では、未だ“0”書き込みが完了したセルはない可能性が高いが、ここでは各ノードに、上から順に次の4ケースCase(1)〜Case(4)の書き込み時のデータを示している。Case(1):高速セルに対する“0”書き込み、Case(2):低速セルに対する“0”書き込み、Case(3):消去状態セルへの“1”書き込み、及びCase(4):“0”書き込み済みのセルへの“1”書き込み。
【0051】
書き込みデータロード時にはCase(1),(2)の区別はない。当初の書き込みデータは、図9Aに示すように、データラッチ11(ノードN1,N2)に保持され、ノードN1のデータは記憶ノードDDCにも転送され保持されている。更に書き込みデータは、データラッチ12(ノードN1S,N2S)に転送され、記憶ノードDDCSにも同じ書き込みデータが転送保持される。
【0052】
書き込みパルスP1を印加した後の書き込み速度ベリファイ動作は、図4に示したように、負のしきい値電圧である判定レベルVsvfy1によるデータ読み出しとなる。具体的にはメモリセルの負のしきい値電圧を読み出すために、ソースフォロワ動作を利用し、ビット線BLにメモリセルのしきい値電圧の絶対値相当の電圧を出力させて、データ判定を行う。
【0053】
この速度ベリファイ動作のバイアス条件を図13に示す。選択ワード線(図の例ではWL1)に0V、同じNANDセルユニット内の他の非選択ワード線には、選択セルの読み出しに影響しないように読み出しパス電圧Vread(約5.5V)、ソース線CELSRCにはVdd(2.7V)を印加する。ビット線BLを0Vに放電させた状態で、選択ゲート線SG1,SG2にそれぞれ4Vを与えて選択ゲートトランジスタをオンにすると、ソース線CELSRCからビット線BLに流れる電流により、ビット線BLにはメモリセルのしきい値電圧の絶対値相当の電圧│Vt│が現れる。
【0054】
書き込みパルスP1印加後の前述の4ケースの書き込みしきい値電圧がそれぞれ、Vt=0.5V,−1V,−1V,1Vであり、ビット線BLに、L(0V)、H(〜1V)、H(〜1V)、L(0V)が出力されるものとする。このビット線データをクランプ用トランジスタQ1のゲートにVsvfy1+Vt(VtはQ1のしきい値電圧)を与えてセンスすると、図9Aに示すように、センスノードNsenにはそれぞれ、“0”,“1”,“1”,“0”のデータが読み出される。即ちビット線電圧がVsvfy1より高ければ、“1”データが読み出され、それより低ければ“0”データが読み出される。前半二つのデータ“0”と“1”が、それぞれ“0”書き込みセルの中でしきい値変化の大きい高速セルとしきい値変化の小さい低速セルとに対応する識別データとなる。
【0055】
次に、図9Bに示すように、トランジスタQ9のドレインVPREに低レベル電圧(Vss)を与え、転送トランジスタQ10をオンにして、記憶ノードDDCSのデータに応じて選択的にセンスノードNsenを放電させる(転送動作A1)。これにより、センスノードNsenのデータは、“0”,“1”,“0”,“0”に書き換えられる。
【0056】
更に、書き換えられたセンスノードNsenのデータを、転送トランジスタQ7をオンにしてデータラッチ12に転送し保持する(転送動作A2)。更にそのデータを、図9Cに示すように、記憶ノードDDCSにも転送し保持する(転送動作A3)。
【0057】
ここで、ノードN1SとDDCSに格納されたデータは、1ページ内のしきい値電圧をシフトさせる“0”書き込みの対象となっているメモリセルの中で、低速セルについて“1”となっている。ここまでに印加された書き込みパルスP1は、高速セルに配慮した値に設定されているが、このときは全選択セルで書き込み動作が行われる。そして次に、識別データに基づいて、図7に示すように、低速セル用の書き込みパルスP6を与え、低速セルについてのみ書き込み動作を行う。
【0058】
図9Cの状態は、低速セル対応のノードN1Sに“1”格納されているので、データラッチ12のデータを用いて低速セルに対して“0”書き込みを行うためには、データラッチ12のデータを反転させる(即ちノードN1SとN2Sのデータを入れ替える)必要がある。これは、識別データの反転と見ることもできるし、或いは識別データに基づく書き込みデータの反転と見なしてもよい。
【0059】
その速度識別データの反転動作を、次に図12A〜図12Cを参照して説明する。
【0060】
図12Aは、図9Cのデータ状態の続きとなっている。まず、図12Aに示すように、プリチャージ用トランジスタQ2のドレインに高レベル電圧を与えた状態でこれをオンにして、センスノードNsenを“H”レベルに強制充電する(充電動作B1)。これにより、センスノードNsenは、4つのケースについてデータ“1”になる。続いて、図12Aに示すように、ノードN1Sのデータを改めてノードDDCSに転送する(転送動作B2)。
【0061】
次に、図12Bに示すように、トランジスタQ9のドレイン電圧VPREをVss(=0V)にし、トランジスタQ10をオンさせて、記憶ノードDDCSのデータに応じてセンスノードNsenを放電させる(放電動作B3)。その結果、センスノードNsenのデータは、 “1”,“0”,“1”,“1”(即ち、低速セルに対する“0”書き込みのケースのみ“0”)となる。そしてこのセンスノードNsenのデータを、ノードN1Sに取り込む(転送動作B4)。
【0062】
続いて、図12Cに示すように、ノードN1SのデータをノードDDCSに転送する(転送動作B5)。こうして、ノードN1S及びDDCSは、“0”書き込みの低速セルのみ“0”となり、図12Aのデータ状態とは反転される。
【0063】
この様にノードN1S及びDDCSのデータ状態を設定した後、図7で説明したように、低速セルに対して“0”書き込みを行うための書き込みパルスP6を印加する。
【0064】
この書き込みパルス印加による低速セル書き込み時のセンスユニットSA/PBのデータ状態を図11Aに示す。書き込み時、書き込みパルス印加に先立って、書き込みデータ“0”,“1”に応じて、ビット線を介してNANDセルチャネルには、Vss,Vdd−Vtを与える。書き込み動作中、選択ゲート線SG2には例えばVddが印加されるので、“1”書き込みセルのチャネルは、Vdd−Vt(Vtは選択ゲートトランジスタのしきい値電圧)まで充電されると、フローティング状態になる。一方、“0”書き込みセルのチャネルは、選択ゲートトランジスタがオンしたまま、0Vが転送される。
【0065】
これにより、選択ワード線に書き込みパルスを印加したときに、“0”書き込みデータが与えられたセルではFNトンネリングにより浮遊ゲートに電子が注入され(“0”書き込み)、“1”書き込みデータが与えられたセルでは電子注入が起こらない(“1”書き込み即ち“0”書き込み禁止)、という選択書き込みが行われる。
【0066】
いまの場合、前述の速度識別データ反転によって、ノードN1Sには、Case(1),(2),(3),(4)でそれぞれ、書き込みデータとして“1”,“0”,“1”,“1”が格納されている。トランジスタQ9のドレイン電圧VPREを“H”(=Vdd)として、トランジスタQ10をオン、更にクランプ用トランジスタQ1もオンにすると、ノードN1Sが“1”の場合、トランジスタQ9,Q10を介して(即ち速度切り換え回路15を介して)、ビット線に“H”レベル電圧が与えられる。即ち、本来“1”書き込みのケースCase(3),(4)と、“0”書き込みではあるが、書き込み速度が速いと判定されて“1”書き込み(書き込み禁止)とするケースCase(1)について、NANDセルチャネルにVddが与えられる。
【0067】
低速セルの“0”書き込みのための“L”レベルは、ビット線駆動回路16を介して与えられる。即ち、データラッチ11のノードN2のデータは、“1”,“1”,“0”,“0”であり、“0”書き込みケースCase(1),(2)では、ビット線駆動回路16のトランジスタQP2がオフ、トランジスタQ14がオンとなる。
【0068】
ビット線駆動回路16には、データラッチ12のノードN2Sによりゲートが制御されるトランジスタQ15が挿入されている。図11Aのデータ状態は、“0”書き込みを行う低速セルについて、ノードN2S=“1”であり、これによりトランジスタQ15がオンになる。従って、“0”書き込みの低速セルについてのみ、ビット線駆動回路16からビット線に低レベル電圧が与えられる。
【0069】
このようにして、低速セルについてのみそのビット線に“0”書き込みデータが出力される。この後前述のように、低速セル書き込み用の書き込みパルスP6が与えられ、続いて書き込みベリファイが行われる。この書き込みベリファイは、書き込みパルスP1とP6の印加によって、メモリセルのしきい値電圧がターゲットの書き込みレベルに到達しているかどうかを判定するもので、ここでは、高速セルも低速セルも同時にベリファイ読み出しを行う。
【0070】
その書き込みベリファイ動作を、センスユニットSA/PB内のデータ遷移を示した図10A〜図10Eを参照して説明する。図4に示すように、データ状態“M”を確認するには、そのしきい値下限値に設定されたベリファイ電圧Vmvfyを用いる。このベリファイ電圧Vmvfy(例えば、1V)を選択ワード線に与え、非選択ワード線にはセルデータによらずメモリセルをオンさせる読み出しパス電圧Vreadを与え、ビット線側選択ゲート線SG2に4Vを、ソース線側選択ゲート線SG1に0Vを与えた状態で、図10Aに示すようにビット線を所定のプリチャージレベルまで充電する。このビット線プリチャージは、プリチャージ用トランジスタQ2とクランプ用トランジスタQ1をオンにして行う。
【0071】
次に、ソース線側の選択ゲート線SG1に4Vを印加して、選択メモリセルによってビット線を放電させる。たとえば、図に示す4ケースCase(1)〜(4)のメモリセルしきい値電圧がそれぞれ、0.5V(“0”書き込み不十分),0.5V(“0”書き込み不十分),−1V(“1”書き込み),2V(“0”書き込み済み)であるとすると、ビット線は、放電,放電,放電,非放電となる。このビット線電圧をビット線BLとセンスノードNsenとの間の電荷分配によりセンスすると、図10Bに示すように、センスノードNsenのデータは、“L”(=“0”),“L”,“L”,“H”(=“1”)となる。
【0072】
次に、再度書き込みを行うために、図10Cに示すように、書き戻し回路14によるデータ操作を行う。まず、3番目と4番目のケースCase(3),(4)は、“1”書き込みであるため、ベリファイ読み出しの結果にかかわらず、“1”書き込みが継続されるようにする必要がある。ノードDDCには書き込みデータが保持されているため、トランジスタQ5のドレインに“H”を与え、トランジスタQ6をオンにして、ノードDDCのデータに応じてセンスノードNsenを充電する(転送動作C1)。
【0073】
これにより、3,4番目のケースCase(3),(4)で、センスノードNsenが強制的に“1”に設定される。続いて、このセンスノードNsenのデータをデータラッチ11に転送する(転送動作C2)。
【0074】
即ち図10Cでは、二つの“0”書き込みセルのしきい値が両方ともにベリファイレベルVmvfyに達していなかったため、ベリファイ前と同じデータがラッチ11に復元されている。
【0075】
図10Dには、図10Cに対して、ベリファイ電圧Vmvfyに到達したセルがあった場合のデータ状態を示している。図10Dでは、高速セルに対する“0”書き込みのCase(1)について、そのしきい値が1.1V(書き込み十分)だった場合を想定している。このときビット線センス結果は、センスノードNsenが“H”(データ“1”)となる。
【0076】
このとき、図10Cの場合と同様の転送動作C1により、センスノードNsenにCase(3),(4)について“1”書き込みデータが復元され、更に転送動作C2によりセンスノードNsenのデータがデータラッチ11に復元される。
【0077】
次に、このベリファイ結果によって更新されたデータを使って、次の書き込み(図7に示す書き込みパルスP2,P7の印加)を行う。その前に、次に書き込む対象は、高速セルであるので、速度切り換え回路15によりデータラッチ12の識別データを、高速セルに対する書き込みとなるようにセットする。具体的に、図12A〜12Cを用いて説明した速度識別データ反転動作を行う。結果として、センスユニットは、“0”書き込みの高速セルと、最初から“1”書き込みとされているセルについて、ノードDDCSが“0”となる、図12Aのデータ状態に設定される。
【0078】
高速セルに対して“0”書き込みが行われる場合のビット線への書き込みデータ転送動作は、図11Aに対して、図11Bのようになる。即ちトランジスタQ9のドレインに“H”レベルを与え、トランジスタQ10をオンにすることで、 “0”書き込みセルではあるが今回は“1”書き込み(書き込み禁止)とされる低速セルのケース(2)について、速度切り換え回路15によってビット線に“H”レベルが与えられる。
【0079】
高速セルに対する“0”書き込み(Case(1))のための“L”レベル及び他の“1”書き込み(Cace(3),(4))のための“H”レベルは、ビット線駆動回路16を介して与えられる。即ち、“1”書き込みのケース(3),(4)については、ノードN2の“0”データ(=“L”)により、ビット線駆動回路16のPMOSトランジスタQP2がオン、NMOSトランジスタQ14がオフであり、“H”レベルが出力される。“0”書き込みのケース(1),(2)では、ノードN2のデータによりPMOSトランジスタQP2がオフ、NMOSトランジスタQ14がオンであり、そのうち高速セルのケース(1)は、ノードN2SのデータによりNMOSトランジスタQ15がオンであって、“L”レベルが出力される。
【0080】
書き込みパルスP2の印加の後、書き込みパルスP7を印加する場合にも、その前にデータラッチ12の識別データを反転させて、再度低速セルに対する書き込みとなるようにする。そのデータ反転動作は、図12A〜図12Cで説明したと同様である。
【0081】
この実施の形態では、セルの書き込み速度の判定結果に基づいて最初に低速セルに対する書き込みを行う際に、大きなステップアップ電圧ΔVpgm(s)を用いるが、高速セルに印加される書き込みパルス列P1,P2,P3,…は、最初のパルスP1に対して順次ΔVpgmずつステップアップしたもの、同様に低速セルに対する書き込みパルス列P6,P7,P8…は、最初のパルスP6に対して順次ΔVpgmずつステップアップしたものとなる。
【0082】
図6に示す通常の書き込み方式では、書き込みパルス電圧レベルが低い書き込みサイクルの前半部分が高速セルに対して有効な書き込みとなり、電圧レベルが高くなる後半部分(例えばパルスP6以降)が低速セルに対して有効な書き込みとなる。これに対して図7に示すこの実施の形態の方式は、図6の書き込みサイクルの後半部分即ちパルスP6以降の低速セルに対して有効な書き込みパルス印加を前倒しして、高速セルに対する書き込みパルス印加と並行させたものということができる。この様に、高速セルと低速セルの書き込みが同様に進行するように書き込みパルスの電圧値とタイミングを最適化することにより、書き込みの高速化を図ることができる。
【0083】
更にこの実施の形態では、高速セルと低速セルに対する書き込みパルス印加を連続させ、その後の書き込みベリファイを共有させている。これにより、書き込みベリファイの回数を減らすことができ、高速書き込みが可能になる。
【0084】
具体的に説明する。例えば、図6の書き込み方式で、最低速セルが書き込みパルスP10で“0”書き込みできるものとすると、書き込みを完了させるのに、書き込みパルス印加10回と書き込みベリファイ読み出し10回が必要である。これに対してこの実施の形態においては、書き込みパルスは10回、書き込みベリファイ読み出しが5回、書き込み速度ベリファイの読み出しが1回となり、結果としてベリファイを4回程度減らすことができる。一回のベリファイ読み出し時間を約25μsecとすると、書き込み時間を約100μsec短縮することができる。
【0085】
図8は、図7の書き込み動作をわずかに変形した例である。図7では、書き込みパルスP1,P6を印加した後の最初の書き込みベリファイ後、連続する書き込みパルス印加順序として、低速セルに対する書き込みを先にした。これに対して、図8では、最初の書き込みベリファイ後、高速セルと低速セルに対する書き込み順序を交互に入れ替えるようにしている。それ以外は図7と同じである。これによっても同様に、高速書き込みが可能になる。
【0086】
[実施の形態2]
実施の形態1で説明したように、この発明の技術は、書き込みの速いセルと遅いセルに対して同時並行的に書き込みパルス印加を行うことによって、書き込みベリファイの回数を減らすものであるが、書き込み速度ベリファイのタイミングや読み出し法を、実施の形態1とは異ならせることができる。
【0087】
図5は、理想的な書き込み速度判定条件を示している。図5に示すように、書き込み速度の速いセルと遅いセルの判定レベル(速度ベリファイ電圧)Vsvfyは、書き込み速度の平均値、即ち書き込みにより得られるしきい値分布上限値Vfastと下限値Vslowの中央レベル付近で行うことが望ましい。しかし、この様な理想的な速度判定を行うためには、書き込み前のデータしきい値分布と、書き込み先のデータしきい値分布とが十分に離れていること、具体的には、(Vfast−Vslow)/2以上のしきい値差が必要である。また、最初の書き込みパルス電圧が少し低めに設定されていると、最初の書き込みパルスで書き込みの速いメモリセルもあまりしきい値シフトしない場合もある。
【0088】
図14は、その様な場合を考慮して、書き込み速度判定タイミングを、実施の形態1より遅らせた実施の形態である。最初の書き込みパルスP1を印加し、書き込みベリファイを行った後、次の書き込みパルスP2を印加するまでは、図6の通常方式と同じように書き込みを行っている。
【0089】
2番目の書き込みパルスP2の印加後に、書き込み速度ベリファイを入れる。以下、書き込み速度ベリファイで求められた識別データに従って、実施の形態1と同様に、低速セルに対する書き込みパルスP7,P8,P9,P10,P11と、パルスP2に続く高速セルに対する書き込みパルスP3,P4,P5,P6とを、交互に印加している。
【0090】
この様に、書き込み速度ベリファイのタイミングを後ろにずらすことによって、書き込みしきい値分布を速度判定に好ましいレベルまでシフトさせることができる。或いは更に遅い書き込みパルスP3,P4等の後に書き込み速度ベリファイを入れるようにすることもできる。
【0091】
書き込み先のデータしきい値状態が未書き込みのしきい値状態から十分に離れていない場合においては、書き込み速度の判定タイミングを遅らせると、書き込みの速いメモリセルはターゲットの書き込レベルに到達している可能性が生じる。しかしそのような書き込み速度の速いセルは、従来どおり、書き込みベリファイでパスすると、“0”書き込みから“1”書き込み状態に変えられるので、オーバープログラムは生じない。即ち書き込みサイクルの初期の適当なタイミングで書き込み速度ベリファイを挿入しても、その時点で残されている“0”書き込みセルのみが書き込み速度判定の対象となるので、問題はない。
【0092】
また、書き込み速度ベリファイのタイミング調整と併せて、書き込み速度ベリファイの読み出しの方法も調整できることが望ましい。例えば実施の形態1では、書き込み速度ベリファイ時、“0”書き込みセルが未だ負のしきい値状態にあることを想定して、選択ワード線を0Vとしたソースフォロワ読み出しとした(図13)が、選択ワード線のレベルを0V以外の値に設定してもよい。
【0093】
また書き込み速度ベリファイ時、“0”書き込みセルの多くが正のしきい値状態にあるとすれば、選択ワード線の電圧を0Vとして、ビット線からソース線に電流を流してビット線電圧変化を検出する通常の読み出し法を用いてもよい。結果として、図2の速度切り換え回路15のデータラッチ12に、高速セルと低速セルを識別する識別データが格納されればよい。
【0094】
以上のことを考慮しても、書き込み速度判定が必ずしも、図5で説明したような平均的書き込み速度の位置で行えるとは限らない。たとえば、図15に示すように、同じ書き込み速度ベリファイ電圧Vsvfyに対して、相対的に低速セルが多く判定されるケースAと、高速セルが多く判定されるケースBとがあり得る。この様な場合、ケースAでの、書き込みパルス切り換え時の図7或いは図14に示すステップアップ電圧ΔVpgm(s)が、ケースBのそれより相対的に小さくなるように、書き込み電圧を調整する。
【0095】
このように適宜、書き込み速度ベリファイと、書き込みパルス電圧とを最適化することによって、従来よりも書き込み時間を短縮することが可能になる。
【0096】
[実施の形態3]
ここまでの実施の形態では説明を省略したが、実際の書き込みシーケンスでは、書き込みベリファイの後に、“0”書き込みすべきメモリセルの全てに“0”書き込みがなされたか否か判定する“書き込み終了判定”が行われる。この書き込み終了判定の好ましい態様を次に説明する。
【0097】
図16は、図14の書き込みシーケンスを基本として、その各書き込みベリファイステップの後に書き込み終了検知動作を入れた例を示している。図16では、書き込み終了検知において、書き込み未完了のときにフェイルフラグ“F”が出され、書き込み完了を確認してパスフラグ“P”が出されることを示している。以下の実施の形態でも同様の表示を行うものとする。
【0098】
この書き込み終了検知は、図10Eに示すように、同時に書き込みが行われている1ページ分のセンスユニットSA/PBのデータラッチ11のノードN1がオール“H”状態(即ちオール“1”状態)になったか否かを検知することにより行う。
【0099】
しかし、単にデータラッチ11のデータだけで、書き込み終了を判断すると、この発明の高速化技術は、2種類の書き込みパルスとベリファイを繰り返すものであるため、不必要な書き込みパルスを印加してしまう場合がある。たとえば、図16において、書き込み速度の速いセルに対する書き込みは、書き込みパルスP5ですべて完了し、書き込み速度の遅いセルに対する書き込みは、書き込みパルスP12で全て完了するものとする。その場合、書き込みパルスP6,P7は、無用な書き込みパルスということになる。
【0100】
そこで好ましくは、高速セル群と低速セル群とに対してそれぞれ、独立に書き込み終了検知を行う。たとえば、図17は、図16と同様の書き込みサイクルについて、各書き込み終了検知Fとして上述の2回の終了検知を行った例を示している。これにより、図16に示した無用な書き込みパルスP6,P7を印加しないようにすることが可能となる。
【0101】
上述のように、終了検知対象を2分してそれぞれの書き込み終了検知を行うことを可能とする書き込み終了検知回路の構成例を具体的に図18及び図19を参照して説明する。
【0102】
書き込み終了検知回路20は、図18に示すように、複数の終了検知ユニット21を併置して構成される。各終了検知ユニット21は、図19に示すように、同じカラムアドレスに属する1バイト分8個のセンスユニットSA/PB(0)−(7)に共通の下位の判定信号線COMを有し、この信号線COMによりカラム毎の終了検知を行うものである。
【0103】
具体的に終了検知ユニット21は、それぞれのセンスユニットのデータラッチ12のノードN2Sが“H”の場合にデータラッチ11のノードN2のデータが“H”であることを、信号線COMにより検知するように構成されている。前述のように、ノードN1Sまたはその相補のノードN2Sは、高速セルと低速セルとを区別する識別データを保持する機能をもつ。よって、この終了検知ユニット21は、高速セル又は低速セルに対する書き込みの一方の場合について、データラッチ11のデータで第1の終了検知を行い、更に速度切り換え回路15のデータラッチ12の識別データを反転して、他方の場合について、データラッチ11のデータで第2の終了検知を行うようになっている。
【0104】
より具体的に説明すれば、各センスユニットSA/PB(0)−(7)について、そのノードN2S,N2のデータ及びチェック信号CHKがゲートに入るNMOSトランジスタQ21,Q22及びQ23の直列接続によるチェック回路25が、下位の判定信号線COMに接続されている。信号線COMには、PMOSトランジスタQP20によりプリチャージ回路26と電荷保持キャパシタも接続されている。
【0105】
書き込み終了検知時に、信号線COMが“H”レベルを維持するか否かを検出するのが、ローカル検知器22であり、その出力は、上位の判定信号線DETECTを駆動する回路となっている。図18に示す終了検知ユニット21は、1ページ分に相当する512個(或いは1k個、或いは2k個)に相当するセンスユニットSA/PBの規模で並列に配置され、上位の判定信号線DETECTに接続される。
【0106】
この判定信号線DETECTには、下位の判定信号線COMにおけると同様に、PMOSトランジスタQP10によるプリチャージ回路27と電荷保持キャパシタが接続され、また最終的な終了判定信号を出すメイン検知器23が接続されている。
【0107】
この様な書き込み終了検知回路20を用いた終了検知動作について次に説明する。初期状態では、信号PREBが“L”で、信号線COM,DETECTは共に、“H”レベルに充電される。書き込み終了検知モードに入ると、信号PREBが“H”になり、信号線COM,DETECTはフローティングになる。
【0108】
その後、速度切り換え回路15が所定データ状態に設定された状態で、チェック信号CHKが“H”になると、ノードN2Sが“H”でありかつ、ノードN2が“H”となっているセンスユニットのチェック回路25が判定信号線COMを放電する。この状態は、まだ書き込みが完了していないセンスユニットがあることを示している。8個のセンスユニットにそれぞれ接続されたチェック回路25は、信号線COMに並列接続されているので、その中にひとつでも書き込み未完了のセンスユニットがあると、信号線COMは“L”となる。
【0109】
ローカル検知器22は、信号線DETECTを接地する回路であるとする。複数の終了検知ユニット21は、信号線DETECTに並列接続されているため、結局ひとつのメモリセルでも書き込みが完了していないものがあると、判定信号線DETECTは放電されて“L”レベルになる。メイン検知器23は、この信号線DETECTが“L”であれば、書き込みが未完了のセルがあることを検知としたことになる。言い換えれば、信号線DETECTが“H”レベルを保持すると、対象とする全ての“0”書き込みが完了したことが検知される。
【0110】
ノードN2Sの“L”が例えば、低速セルであることを示す識別データであるとすると、そのセンスユニットSA/PBは、以上の終了検知動作の対象から外されている。従って以上の書き込み終了検知動作では、高速セルに対する“0”書き込みの終了検知のみが行われる。次いで速度切り換え回路15のデータラッチ12の識別データを反転させて同様の書き込み終了検知動作を行えば、低速セルに対する書き込み終了検知ができる。
【0111】
以上のような書き込み終了検知方式を採用することによって、図16に示すように低速セルの書き込みが終了しにくい場合であっても、図17に示すように、無駄な書き込みパルス印加をなくすことができる。
【0112】
[実施の形態4]
上記実施の形態3では、書き込み終了の検知動作を書き込みベリファイの後に行うようにしたが、書き込み終了検知を書き込みパルス印加中に行うこともできる。これは特に、書き込みサイクル数が多い場合に、書き込みの効率向上に有効である。この手法では、書き込みサイクルの最後が書き込みパルス印加動作となり、その最中の書き込み終了検知動作で終了状態がわかる。
【0113】
図20は、その様な実施の形態4の書き込みサイクルを示している。その基本的な書き込みサイクルは、図17に示す実施の形態3と同様であるが、書き込みパルス印加中に書き込み終了検知を挿入している。具体的にいえば、高速セルに対する書き込みパルス列P1,P2,P3,P4,P5の各パルス印加中に、高速セルに対する書き込み終了検知を行い、低速セルに対する書き込みパルス列P7,P8,P9,P10,P11,P13の各パルス印加中に、低速セルに対する書き込み終了検知を行っている。
【0114】
高速セルと低速セルに対する終了検知を独立に行うには、先の実施の形態3と同様に、図18及び図19で説明した書き込み終了検知回路20を用いればよい。この終了検知回路20を用い、速度切り換え回路15による識別データ反転動作を利用して、高速セルと低速セルについて別々に終了検出を行うことができる。
【0115】
従ってこの実施の形態4によっても、実施の形態3と同様に、無用な書き込みパルス印加を防止することができる。また、書き込みパルス印加中に終了検知を行うことにより、更に書き込み時間短縮が可能になる。
【0116】
[実施の形態5]
次にこの発明を、しきい値電圧の異なる二つのデータ状態に同時に書き込みを行う場合に適用した実施の形態を説明する。
【0117】
4値記憶方式の中では、しきい値の異なる二つのデータ状態の上位ページ書き込みを同時に行う方法がある。例えば図21は、そのような書き込みパルス印加動作例を示している(例えば、特許文献1参照)。
【0118】
書き込みパルスは、最初のパルスP1から順次ΔVpgmずつステップアップされるものとする。しきい値電圧の低い方のデータ状態“X”の書き込みには、書き込みパルスP1−P8が用いられ、従ってこれらのパルス印加後にデータ“X”に対する書き込みベリファイVerify1が挿入されている。しきい値電圧の高い方のデータ状態“Y”の書き込みには、書き込みパルスP5−P13が用いられ、これらの書き込みパルス印加後にデータ“Y”に対する書き込みベリファイVerify2が挿入されている。
【0119】
この図21の書き込み方式を基本として、これに高速セルと低速セルに対する並列書き込みというこの発明の方式を適用した実施の形態が図22である。実際にはここでは、低しきい値側のデータ“X”の書き込みについて先の各実施の形態と同様に、高速セルと低速セルの書き込みに異なる書き込みパルスを用いる。一方高しきい値側のデータ“Y”の書き込みについては、その書き込みサイクルの前半部は、データ“X”の書き込みサイクル内のデータ“X”の低速セルに対応する書き込みパルスP5,P6,P7,P8が用いられ、後半部では、それらの書き込みパルスに引き続きステップアップされる書き込みパルスP9−P12(P13)が用いられる。
【0120】
具体的に説明する。実施の形態1と同様に、最初の書き込みパルスP1の印加後に、書き込み速度ベリファイを行って、データ“X”を書き込むべきセルの書き込み速度分布を識別する識別データを取得する。そして次に、低速セルに対する書き込みパルスP5を印加する。データ“X”書き込みセルの中の高速セルと低速セルに対する書き込みベリファイVerify1,データ“Y”書き込みのための書き込みベリファイVerify2を順次行い、次に識別データに従って高速セルに対する書き込みパルスP2を印加する。
【0121】
以下、実施の形態1と同様にして、データ“X”書き込みに関しては、高速セルに対する書き込みパルスP1−P4と、低速セルに対する相対的に高い書き込みパルスP5−P8を交互に与える動作と、それぞれに対する書き込みベリファイ動作Verify1が繰り返される。
【0122】
データ“X”の書き込み終了検知は、実施の形態4と同様である。データ“X”書き込みの高速セルに対する書き込みパルスP1,P2,P3,P4,(P5)の印加中に高速セルに対する終了検知を行い、低速セルに対する書き込みパルスP5,P6,P7,P8の印加中に低速セルに対する終了検知を行う。
【0123】
高しきい値側のデータ“Y”書き込みについては、データ“X”書き込みの低速セルに対する書き込みパルスP5−P8,更にこれに続くパルスP9−P12(P13)により書き込みが行われるようにする。この場合実際には、低速セルに対する最初の書き込みパルスP5は、データ状態“Y”を書き込む際にオーバープログラムしないような電圧として選ばなければならない。この場合、書き込み速度判定読み出しのレベルは、パルスP1とP5の電圧差ΔVpgm(s)が、どの程度の書き込み速度差に相当するかによって、適切なレベルに調整されている必要がある。
【0124】
図22では、書き込みパルスP8でデータ“X”書き込みが終了するものとしており、従って、データ“X”についての書き込みベリファイVerify1は、パルスP5の後から始まり、パルスP8の後で終わっている。
【0125】
データ“Y”についての書き込みベリファイVerify2は、パルスP5の後から始まり、パルスP12(或いはP13)の後まで行われている。またデータ“Y”の書き込み終了検知は、書き込みパルスP5−P12(P13)の印加中に行っている。
【0126】
この実施の形態の場合も、図21の書き込み方式と比べて、低しきい値側のデータ状態“X”に対する書き込みにおいて書き込みベリファイ回数が低減され、全体として書き込み時間は短縮される。
【0127】
この実施の形態では、低しきい値側のデータ“X”の書き込みセルを高速セルと低速セルに分けて、それぞれ異なる書き込み条件となるようにしたが、高しきい値側のデータ“Y”の書き込みセルについて同様の書き込み制御を行うようにすることもできる。
【0128】
[実施の形態6]
次にこの発明を、しきい値電圧の異なる3つのデータ状態に同時に書き込みを行う場合に適用した実施の形態を説明する。その様な例は、図4で説明した4値データ記憶方式に見られる。この場合、データ状態“A”,“C”を書き込む上位ページ書き込み(1),(2)及びデータ状態“B”を書き込む下位ページ書き込み(2)の3データ状態の書き込みが同時に行われる。
【0129】
図23は、その様な3つのデータ状態“A”,“B”,“C”を同時書き込みする場合の書き込み動作例を示している。もっともしきい値電圧が低いデータ状態“A”への書き込みには、書き込みパルスP1−P8が、次のしきい値電圧のデータ状態“B”への書き込みには書き込みパルスP5−P12が用いられ、もつともしきい値電圧の高いデータ状態“C”への書き込みには書き込みパルスP10−P18が用いられている。
【0130】
これらの書き込みパルス印加に対応して、各データ状態“A”,“B”,“C”を確認するための書き込みベリファイVerify1,Verify2,Verify3が、それぞれ図4に示すベリファイ電圧Vavfy,Vbvfy,Vcvfyを用いて行われる。
【0131】
この様なデータ書き込みに対してこの発明を適用した実施の形態が図24である。この実施の形態では、書き込みサイクルの前半でデータ“A”と“B”の書き込みを並行させるために、シーケンスの初期に1回目の書き込み速度判定読み出し(Speed Verify1)が行われ、また後半でデータ“B”と“C”の書き込みを並行させるために、シーケンスの中程で2回目の書き込み速度判定読み出し(Speed Verify2)が行われる。
【0132】
図4の下段には、これらの2回の速度判定読み出し時の仮想的データ状態(破線)と、それに対するベリファイ電圧Vsvfy1,Vsvfy2とが示されている。
【0133】
また、データ“A”書き込み及び“C”書き込みのサイクルとそれぞれ一部重なるように行われるデータ“B”書き込みについては、データ“A”書き込みと並行する前半は、データ“A”書き込みセル中の低速セル書き込みと同時に、電圧の高い方の書き込みパルスを用いて書き込みが行われ、データ“C”書き込みと並行する後半は、データ“C”書き込みセル中の高速セル書き込みと同時に、電圧の低い方の書き込みパルスを用いて書き込みが行われる。
【0134】
具体的に説明する。実施の形態1と同様に、最初の書き込みパルスP1の印加後、もっともしきい値の低いデータ状態“A”への書き込みに関して速度判定読み出し(速度ベリファイ)を行う。その速度判定結果に基づいて、次に低速セルに対する書き込みパルスP5を前倒しして与える。その後、書き込みパルスP1,P5によるそれぞれデータ“A”書き込みの高速セル,低速セルに対する書き込みベリファイVerify1及び、データ状態“B”への書き込みベリファイVerify2を行う。以下、データ“A”書き込みは、実施の形態1と同様である。
【0135】
この間、データ状態“B”と“C”への書き込みは、データ“A”の低速セルに対する、相対的に電圧の高い書き込みパルスP5,P6,P7,P8により書き込まれるように、対応するセンスユニットの速度切り換え回路15の識別データが設定される。
【0136】
データ“A”と“B”への書き込みはそれぞれ、書き込みパルスP5とP12で終わるものとする。書き込みパルスP5からP9までの間、即ち、データ“A”への書き込みとデータ“B”及び“C”への書き込みが同時に行われている間は、データ“A”と“B”についてそれぞれ、書き込みベリファイVerify1とVerify2が行われる。
【0137】
データ“B”の書き込みは、書き込みパルスP9を印加した時には、まだ完了していない。従って、書き込みパルスP9の後、データ“C”の書き込みベリファイが必要になるまでの間は、データ“B”に対するベリファイVerify2のみが行われる。
【0138】
データ“A”書き込みの高速セルに対する書き込みパルスP1−P4とその後の書き込みパルスP5の印加中に、それらに対する書き込み終了検知が挿入され、また低速セルに対する書き込みパルスP5−P8とその後の書き込みパルスP9の印加中に、それらに対する書き込み終了検知が挿入される。また、データ“A”,“B”の書き込みが並行する前半でのデータ“C”書き込みは、低速セルに対する書き込みパルスP5−P10により行われるものとし、それらの書き込みパルス印加中にデータ“C”の終了検知が挿入される。
【0139】
書き込みパルスP10からは、データ“C”への書き込みベリファイVerify3が必要になる。この時点で、データ“C”書き込みをするメモリセルのしきい値は、そのしきい値分布に近づきつつあり、データ“C”に書き込むべきセルの間で書き込み速度差が見え始めている。
【0140】
そこで、書き込みシーケンスの中盤である書き込みパルスP10の印加後、データ“C”書き込みに関しての書き込み速度判定即ち、第2の速度ベリファイ(Speed Verify2)が行われる。この第2の速度ベリファイ時のセンスユニット内のデータ遷移については、後に説明する。
【0141】
第2の速度ベリファイでは、データ“A”への書き込みが終了しており、データ“B”と“C”への書き込みが残る状態において、データ“C”を書き込むべきセルの中の書き込み速度の遅いものが抽出される。データ“B”への書き込みは、書き込みパルスP10までは、データ“A”の低速セルへの書き込みとして扱われてきたが、2度目の書き込み速度ベリファイを行って、データ“C”への書き込みを加速するために、その書き込み電圧を引き上げるに際しては、データ“B”に対する書き込みは、同じステップアップを継続する必要がある。
【0142】
そこで、この第2の速度ベリファイの後、データ“B”への書き込みには、データ“C”書き込みの高速セルに対する書き込みとして扱う。即ち、書き込みパルスP10の後、これに対してΔVpgmずつステップアップされる書き込みパルスP11,P12,P13,P14(即ちデータ“C”の高速セル用書き込みパルス)が、データ“B”書き込みに用いられる。図の例では、書き込みパルスP12印加後の書き込みベリファイVerify2でデータ“B”書き込みが終了し、書き込みパルスP13のタイミングでパスフラグ“P”が得られる。
【0143】
第2の速度ベリファイの後には、得られた識別データに従って、データ“C”書き込みの低速セルへの書き込みを前倒しすることになる。このため、書き込みパルスP10の後に、ΔVpgm(s)だけ高い電圧の低速セル用の書き込みパルスP14が挿入され、以下これに対してΔVpgmずつステップアップする書き込みパルスP15,P16,P17,P18がデータ“C”の低速セル書き込みに用いられる。
【0144】
書き込みパルスP13でデータ“B”書き込みの終了が検知され、パルスP17の後にベリファイは、データ“C”書き込みに対するベリファイVerify3のみとなって、その後はデータ“C”書き込みのみが継続される。図の例では、書き込みパルスP14,P18のタイミングでそれぞれ、データ“C”書き込みの高速セルと低速セル書き込みが終了している。
【0145】
このように、3つのデータ状態に書き込みを行う場合に、2回の速度ベリファイを行って、高速セルと低速セルに対する同時書き込みというモードを2回設定することが好ましい。更に一般に3以上のデータ状態に同時に書き込みを行う場合に、複数回の速度ベリファイを行って、高速セルと低速セルに対する同時書き込みというモードを複数回設定することができる。
【0146】
また、この実施の形態に示したように、同時書き込みされる二つのデータ状態のうち、しきい値の低い方のデータ状態への書き込みに対して2種類の書き込みパルスを使い分ける動作において、しきい値の高い方のデータ状態への書き込みに、高電圧側の書き込みパルスを用いることにより、書き込み効率が高いものとなる。
【0147】
更に、4つ以上のデータ状態に並列的に書き込みを行う場合にも、この実施の形態の手法を拡張適用することが可能である。
【0148】
次に図25A〜図25Dを参照して、この実施の形態の2回目の書き込み速度ベリファイ(Speed Verify2)時のセンスユニットSA/PB内のデータ遷移を説明する。これらの図では、センスユニット内各ノードについて、上から順に次の6ケースCase(1)−(6)のデータ状態が同時に示されている。
【0149】
Case(1):高速セルに対するデータ“B”書き込みの場合、Case(2):低速セルに対するデータ“B”書き込みの場合、Case(3):高速セルに対するデータ“C”書き込みの場合、Case(4):低速セルに対するデータ“C”書き込みの場合、Case(5):消去状態“E”のセルに“1”書き込みする場合、Case(6):既に書き込みが終わったセルに“1”書き込みをする場合。
【0150】
上述の6ケースについて、図25Aに示すように、データラッチ11のノードN1には、書き込み速度ベリファイ(Speed Verify2)を行う前のデータ“1”,“0”,“0”,“0”,“1”,“1”が保持されている。この時点で、Case(1)のデータ“1”は、データ“B”書き込みが完了した状態、Case(2)のデータ“0”は、データ“B”書き込みが未完了の状態、Case(3),(4)のデータ“0”は、データ“C”書き込みが未完了の状態、Case(5)のデータ“1”は非書き込み(書き込み禁止)の状態、Case(6)のデータ“1”は、この書き込み速度ベリファイの時点までにデータ“A”書き込みが完了しているための非書き込み状態を示している。
【0151】
ノードDDCでは、Case(1)と(2)のデータ“1”と、Case(3)と(4)のデータ“1”は、“B”書き込みと“C”書き込みを区別するデータとなっており、Case(5)と(6)に関しては、最初から非書き込みとなっている場合と書き込み済みとなったものに関してデータ“1”とすることができる。
【0152】
書き込み速度ベリファイ(Speed Verify2)の前までのデータ“A”,“B”,“C”同時書き込み期間中のセンスアンプデータ状態については、詳細を示さなかったが、“A”書き込みであるか否かは、データラッチ13のノードN3の保持データが“0”であるか否かにより識別可能である。書き込み速度ベリファイSpeed Verify2を行う時点では、“A”書き込みは完了しているため、図24に示すように、データ“A”書き込みを確認する書き込みベリファイVerify1は実行されることがなく、書き込み速度ベリファイSpeed Verify2においても、データラッチ13のデータを考える必要はない。よって、Case(6)のように、書き込みが完了した場合として扱えばよい。
【0153】
前述のように、書き込み速度ベリファイ(Speed Verify2)以降の書き込み動作においては、“B”書き込みと“C”書き込みが残っており、“C”書き込みの高速セル書き込みと“B”書き込みとを同じ書き込みパルス印加動作で行う。そこで、ノードDDCに保持された“B”書き込みと“C”書き込みを区別するデータを用いて、書き込み速度ベリファイ(Speed Verify2)を行う。そのために、ノードDDCに保持されたデータをノードNsen及びデータラッチ12を介してノードDDCSに転送する。
【0154】
図25Aは、ノードDDCからDDCSにデータを転送した後、ビット線プリチャージを行っている時のデータ状態である。この段階で、6ケースのセルのしきい値電圧はそれぞれ、Vt=2.0V,1.5V,2.5V,1.5V,−1V,1Vであると仮定している。
【0155】
まず選択ワード線に速度ベリファイのためのベリファイ電圧Vsvfy2(例えば1.8V)を、同じNANDセルユニット内の非選択ワード線に読み出しパス電圧Vreadを、ドレイン側選択ゲート線SG2に4Vを与える。このバイアス条件の下で、センスユニットのプリチャージトランジスタQ2及びクランプトランジスタQ1を用いて、図25Aに示すように、ビット線BLを所定の“H”レベルにプリチャージする。
【0156】
次に、ビット線プリチャージ動作を停止し、ソース側選択ゲート線SG1に4Vを与えてビット線を放電させると、図25Bに示すようにメモリセルのしきい値2V,1.5V,2.5V,1.5V,−1V,1Vに応じてそれぞれ、非放電(H),放電(L),非放電(H),放電(L),放電(L),放電(L)となる。このビット線放電状態を、クランプ用トランジスタQ1のゲートに所定のセンス用電圧を与えてセンスすると、図25Bに示すようにセンスノードNsenは、“1”,“0”,“1”,“0”,“0”,“0”となる。
【0157】
ここでの書き込み速度ベリファイの目的は、データ“C”書き込みのセルについて書き込み速度の識別データを取得することにある。図では、データ“C”書き込みセルのしきい値電圧が、2.5Vと1.5Vの場合が挙げられており、これらに対して図25Bに示すセンス結果の“1”,“0”が、目的とする識別データということになる。従って、図25C及び図25Dのデータ操作で、それ以外のデータ“B”書き込み及び“1”書き込みセル対応のデータはもとのデータ状態に復帰させる。
【0158】
まず図25Cに示すように、トランジスタQ9のドレインに“H”レベルを与えて、ノードDDCSの保持データによって選択的にオンとなるトランジスタQ9によりセンスノードNsenを充電させる(充電動作D1)。これにより、データ“B”書き込みセルとデータ“1”書き込みセル対応の全センスノードNsenが“1”になり、データ“C”書き込みを行う低速セルについてのみ“0”となる。次いで、転送トランジスタQ7をオンにして、センスノードNsenのデータをデータラッチ12のノードN1Sに転送する(転送動作D2)。更に、図25Dに示すように、ノードN1SのデータをノードDDCSに転送する(転送動作D3)。
【0159】
以上のデータ操作によって、ノードN1S及びDDCSは、データ“C”書き込みセルの速度識別データ(高速セルが“1”,低速セルが“0”)を保持し、それ以外のセル対応データが全て“1”のデータ状態になる。
【0160】
この実施の形態の書き込み手法をまとめると、次のようになる。この実施の形態では、第1のデータ状態、これよりしきい値が高い第2のデータ状態、更にそれよりしきい値が高い第3のデータ状態への“並列書き込み”を行う場合を前提としている。ここでいう並列書き込みとは、第1のデータ状態への書き込みサイクルの少なくとも後半部に第2のデータ状態への書き込みサイクルが重なり、更に第2のデータ状態への書き込みサイクルの少なくとも後半部が第3のデータ状態への書き込みサイクルの前半部に重なる、というシーケンス制御が行われることを言う。
【0161】
この実施の形態では、(a)第1のデータ状態への書き込みサイクルでは、第1の速度ベリファイ結果に基づいて、高速セルと低速セルに対して交互に異なる条件で書き込まれるように、書き込みパルス印加を最適化する、(b)第1のデータ状態への書き込みサイクル内での第2のデータ状態への書き込みには、低速セル用の書き込みパルスを用いる、(c)第3のデータ状態への書き込みサイクルでは、第2の速度ベリファイ結果に基づいて、高速セルと低速セルに対して交互に異なる条件で書き込まれるように、書き込みパルス印加を最適化する、(d)第2の速度ベリファイ後の第2のデータ状態への書き込みには、第3のデータ状態への書き込みサイクル内の高速セル用の書き込みパルスを用いる。
【0162】
以上のような書き込みシーケンス制御によって、書き込みベリファイの回数を減らして、書き込み時間を短縮することができる。また、第1及び第3のデータ状態への書き込みサイクルと重なる第2のデータ状態の書き込みサイクルに着目すると、(b)と(d)の書き込みパルス切り換えにより、書き込みパルスステップアップ幅をほぼ均等にすることができる。
【0163】
[実施の形態7]
ここまでの実施の形態1−6では、高速セルに対する書き込みパルス印加動作と低速セルに対する書き込みパルス印加動作とが、それらの間に書き込みベリファイ動作を介在させることなく連続する場合がある。
【0164】
図26は、その様な書き込みパルスが連続する場合の各部電圧波形例を示している。図示のように、選択ワード線に与えられる書き込みパルスVpgmは、非選択ワード線のパス電圧Vpass及び選択ゲート線SG2の駆動電圧と共に与えられる。書き込みパルス印加とともに書き込みデータとしてビット線に与えられる電圧は、“0”書き込み用の電圧Vbl(1)(例えば0V)、“1”書き込み用(即ち“0”書き込み禁止)の電圧Vbl(2)(例えばVdd)のいずれかになる。図26では、高速セルに対する書き込みと低速セルに対する書き込みがこの順に連続する場合を示しており、ビット線電圧は、書き込みパルスの切り換えと同期して切り換えられる。
【0165】
図26には、“0”書き込み時、Vbl(1)より高く、Vbl(2)よりは低いビット線電圧Vbl(3)(例えば1V)が用いられる場合もあることを示している(破線)。これは、あるデータ書き込みサイクルの終盤において、“0”書き込みを抑制する手段として、ビット線電圧を制御する場合を示している。
【0166】
このビット線電圧制御の手法は、書き込みデータのしきい値分布を狭くする上で有効である。従って特に多値データ記憶方式に適用して有効であり、多値データの高速書き込みを可能とする。
【図面の簡単な説明】
【0167】
【図1】実施の形態によるNAND型フラッシュメモリのメモリコア回路の構成を示す図である。
【図2】同フラッシュメモリのセンスユニットSA/PBの構成例を示す図である。
【図3】同フラッシュメモリの機能ブロック構成を示す図である。
【図4】同フラッシュメモリの4値データ書き込み法を説明するための図である。
【図5】書き込み速度判定(速度ベリファイ)動作を説明するための図である。
【図6】図4の4値データ書き込みに通常用いられる書き込みパルス印加動作を示す図である。
【図7】この実施の形態での書き込みパルス印加動作を、図6と比較して示す図である。
【図8】図7の書き込みパルス印加動作を変形した例である。
【図9A】同実施の形態の速度ベリファイ時のセンスユニット内のデータ遷移を示す図である。
【図9B】同速度ベリファイ時のセンスユニット内のデータ遷移を示す図である。
【図9C】同速度ベリファイ時のセンスユニット内のデータ遷移を示す図である。
【図10A】同実施の形態の書き込みベリファイ時のセンスユニット内のデータ遷移(ビット線プリチャージ時)を示す図である。
【図10B】同書き込みベリファイ時のセンスユニット内のデータ遷移(ビット線データセンス時)を示す図である。
【図10C】同書き込みベリファイ時のセンスユニット内のデータ遷移(データ転送時)を示す図である。
【図10D】他のデータ状態での図10C対応のデータ遷移を示す図である。
【図10E】他のデータ状態での図10C対応のデータ遷移を示す図である。
【図11A】同実施の形態の低速セルに対する書き込み時のセンスユニット動作を示す図である。
【図11B】同実施の形態の高速セルに対する書き込み時のセンスユニット動作を示す図である。
【図12A】同実施の形態のセンスユニットでの速度識別データの反転動作(センスノード充電とデータ転送)を説明するための図である。
【図12B】同実施の形態のセンスユニットでの速度識別データの反転動作(センスノード放電とデータ転送)を説明するための図である。
【図12C】同実施の形態のセンスユニットでの速度識別データの反転動作(データ転送)を説明するための図である。
【図13】ソースフォロア動作を用いた速度ベリファイ時のNANDセルユニットバイアス例を示す図である。
【図14】他の実施の形態での書き込みパルス印加動作を、図7と対応させて示す図である。
【図15】速度ベリファイ結果に応じたステップアップ電圧の設定例を示す図である。
【図16】終了検知動作を考慮した実施の形態での書き込みパルス印加動作を、図14と対応させて示す図である。
【図17】図16における無用な書き込みパルスを除いた書き込みパルス印加動作を示す図である。
【図18】終了検知回路の構成を示す図である。
【図19】同終了検知回路の検知ユニット構成を示す図である。
【図20】書き込み速度に応じた終了検知を行う実施の形態の書き込みパルス印加動作を、図17と対応させて示す図である。
【図21】2データ状態に同時書き込みを行う場合の書き込みパルス印加動作例を示す図である。
【図22】2データ状態に同時書き込みを行う実施の形態の書き込みパルス印加動作を図21と対応させて示す図である。
【図23】3データ状態に同時書き込みを行う場合の書き込みパルス印加動作例を示す図である。
【図24】3データ状態に同時書き込みを行う実施の形態の書き込みパルス印加動作を図23と対応させて示す図である。
【図25A】同実施の形態の速度ベリファイ時のセンスユニット内のデータ遷移とビット線プリチャージ動作を示す図である。
【図25B】同速度ベリファイ時のセンスユニット内のデータ遷移(ビット線データセンス)を示す図である。
【図25C】同速度ベリファイ時のセンスユニット内のデータ遷移(データ転送)を示す図である。
【図25D】同速度ベリファイ時のセンスユニット内のデータ遷移(データ転送)を示す図である。
【図26】各実施の形態において書き込みパルスを連続させる場合の動作電圧波形を示す図である。
【符号の説明】
【0168】
1…メモリセルアレイ、2…ロウデコーダ、3…センスアンプ回路、5…コントローラ、6…アドレスレジスタ、7…カラムデコーダ、8…入出力バッファ、9…内部電圧発生回路、10…データバス、11,12,13…データラッチ、14…書き戻し回路、15…速度切り換え回路、16…ビット線駆動回路。




 

 


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