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発明の名称 マスクパタンデータの検証方法、マスクの製造方法、マスクパタンデータの検証プログラム
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−4585(P2007−4585A)
公開日 平成19年1月11日(2007.1.11)
出願番号 特願2005−185194(P2005−185194)
出願日 平成17年6月24日(2005.6.24)
代理人 【識別番号】100058479
【弁理士】
【氏名又は名称】鈴江 武彦
発明者 野嶋 茂樹 / 田中 聡 / 及川 陽子
要約 課題
効率のよいマスクパタンデータの検証方法を提供する。

解決手段
所望の設計回路の情報である設計回路データが用意される。設計回路を半導体基板上で実現する設計回路パタンが用意される。設計回路パタンを作製するために半導体基板の上方に形成された膜を処理する際に用いられるマスクパタンデータが用意される。膜をマスクパタンデータを用いて処理することにより得られるべき回路パタンが取得される。回路パタンの少なくとも一部である第1検証対象パタンが実現する回路の情報である回路データが作製される。回路データと設計回路データの第1検証対象パタンの位置に対応する部分との間での回路不一致部が検出される。
特許請求の範囲
【請求項1】
所望の設計回路の情報である設計回路データを用意する工程と、
前記設計回路を半導体基板上で実現する設計回路パタンを用意する工程と、
前記設計回路パタンを作製するために半導体基板の上方に形成された膜を処理する際に用いられるマスクパタンデータを用意する工程と、
前記膜を前記マスクパタンデータを用いて処理することにより得られるべき回路パタンを取得する工程と、
前記回路パタンの少なくとも一部である第1検証対象パタンが実現する回路の情報である回路データを作製する工程と、
前記回路データと前記設計回路データの前記第1検証対象パタンの位置に対応する部分との間での回路不一致部を検出する工程と、
を具備することを特徴とするマスクパタンデータの検証方法。
【請求項2】
前記回路パタンの形状と前記設計回路パタンの形状との間での形状不一致部を検出する工程をさらに具備し、
前記第1検証対象パタンが、前記形状不一致部の前記回路パタンに含まれる、
ことを特徴とする請求項1に記載のマスクパタンデータの検証方法。
【請求項3】
前記回路パタンの少なくとも一部である第2検証対象パタンの形状と前記設計回路パタンの前記第2検証対象パタンの位置に対応する部分の形状との間での形状不一致部を検出する工程をさらに具備し、
前記回路パタンの一部が前記設計回路データにおいて担う位置または機能に応じて、前記回路パタンの一部が前記第1検証対象パタンまたは前記第2検証対象パタンに設定される、
ことを特徴とする請求項1に記載のマスクパタンデータの検証方法。
【請求項4】
請求項1に記載の前記マスクパタンデータに従って、マスクを作製する工程を具備することを特徴とするマスクの製造方法。
【請求項5】
設計回路データが示す回路を半導体基板上で実現する設計回路パタンを用意するために膜を処理する際に用いられるマスクパタンデータを用意させる手順と、
前記膜を前記マスクパタンデータを用いて処理することにより得られるべき回路パタンを取得させる手順と、
前記回路パタンの少なくとも一部である第1検証対象パタンが実現する回路の情報である回路データを作製させる手順と、
前記回路データと前記設計回路データの前記第1検証対象パタンの位置に対応する部分との間での回路不一致部を検出させる手順と、
をコンピュータに実行させることを特徴とするマスクパタンデータの検証プログラム。
発明の詳細な説明
【技術分野】
【0001】
本発明は、マスクパタンデータの検証方法、マスクの製造方法、マスクパタンデータの検証プログラムに関する。
【背景技術】
【0002】
近年の半導体装置の製造技術の進歩は非常に目覚しく、最小加工寸法70nmサイズの半導体装置が量産されている。このような微細化は、マスクプロセス技術、光リソグラフィ技術、およびエッチング技術等の微細パタン形成技術の飛躍的な進歩により実現されている。半導体基板上での回路パタンサイズが十分大きい時代には、半導体基板上に形成したい回路パタンの平面形状をそのまま設計回路パタンとして描き、その設計回路パタンに忠実なマスクパタンを作製し、そのマスクパタンを投影光学系によって基板上に転写し、下地をエッチングすることによって、ほぼ設計回路パタン通りの回路パタンが基板上に形成できた。しかし、回路パタンの微細化が進むにつれて、各プロセスで回路パタンを忠実に形成することが困難になってきており、回路パタンの最終的な仕上り寸法が設計回路パタン通りにならない問題が生じてきた。
【0003】
特にリソグラフィおよびエッチングプロセスにおいては、形成したい回路パタンの周辺に配置された他の回路パタンが、その回路パタンの寸法精度に大きく影響する。リソグラフィおよびエッチングプロセスは、微細加工を達成するために最も重要であり、これらの工程での回路パタン寸法の精度を上げることが重要である。
【0004】
そこで、これらの影響を回避するために開発されたのが、いわゆる光近接効果補正(OPC : Optical Proximity Correction)やプロセス近接効果補正(PPC : Process Proximity Correction )という技術である。これは加工後の回路パタンの寸法が設計回路パタン(所望値)になるように、あらかじめマスクパタンに補助パタンを付加したり、マスクパタンの幅を太めたり細めたりするというものである。
【0005】
光近接効果補正およびプロセス近接効果補正に関する技術は、特開平09-319067号公報(特許文献1)、特開2003-107664号公報(特許文献2)、SPIE Vol.2322 (1994) 374 Large Area Optical Proximity Correction using Pattern Based Correction, D. M. Newmark et.al (非特許文献1)で報告されている。この技術を用いることにより、設計回路パタン通りの回路パタンを半導体基板上に形成することができる。
【0006】
光近接効果補正やプロセス近接効果補正を経て作製されたマスクパタンは、このマスクパタンによって、設計パタン通りの回路パタンを形成できるか否かの検証の対象となる。近年さらに微細加工に対する要求が加速し、設計回路パタン通りに回路パタンを仕上げることが難しくなってきており、従来の検証方法に問題が生じてきている。
【0007】
この出願の発明に関連する先行技術文献情報としては次のものがある。
【特許文献1】特開平9-319067号公報
【特許文献2】特開2003-107664号公報
【非特許文献1】D. M. Newmark et.al、Large Area Optical Proximity Correction using Pattern Based Correction、「SPIE」、1994、Vol. 2322、p.374
【発明の開示】
【発明が解決しようとする課題】
【0008】
本発明は、効率のよいマスクパタンデータの検証方法、マスクの製造方法、マスクパタンデータの検証プログラムを提供しようとするものである。
【課題を解決するための手段】
【0009】
本発明の第1の視点によるマスクパタンデータの検証方法は、所望の設計回路の情報である設計回路データを用意する工程と、前記設計回路を半導体基板上で実現する設計回路パタンを用意する工程と、前記設計回路パタンを作製するために半導体基板の上方に形成された膜を処理する際に用いられるマスクパタンデータを用意する工程と、前記膜を前記マスクパタンデータを用いて処理することにより得られるべき回路パタンを取得する工程と、前記回路パタンの少なくとも一部である第1検証対象パタンが実現する回路の情報である回路データを作製する工程と、前記回路データと前記設計回路データの前記第1検証対象パタンの位置に対応する部分との間での回路不一致部を検出する工程と、を具備することを特徴とする。
【0010】
本発明の第2の視点によるマスクパタンデータの検証プログラムは、設計回路データが示す回路を半導体基板上で実現する設計回路パタンを用意するために膜を処理する際に用いられるマスクパタンデータを用意させる手順と、前記膜を前記マスクパタンデータを用いて処理することにより得られるべき回路パタンを取得させる手順と、前記回路パタンの少なくとも一部である第1検証対象パタンが実現する回路の情報である回路データを作製させる手順と、前記回路データと前記設計回路データの前記第1検証対象パタンの位置に対応する部分との間での回路不一致部を検出させる手順と、をコンピュータに実行させることを特徴とする。
【発明の効果】
【0011】
本発明によれば、効率のよいマスクパタンデータの検証方法、マスクの製造方法、マスクパタンデータの検証プログラムを提供できる。
【発明を実施するための最良の形態】
【0012】
本発明者等は、本発明の開発の過程において、以下に述べるような知見を得た。
【0013】
上記のように、近年さらに微細加工に対する要求が加速している。このため、OPCおよび(または)PPC(以下、単に近接効果補正と称する)を用いたとしても、設計回路パタン通りに回路パタンを仕上げることが難しくなってきている。
【0014】
現在広く使われている近接効果補正の手法は、あくまで、設計回路パタン通りに回路パタンを仕上げることを目的としている。すなわち、近接効果補正で補正されたマスクパタンを用いて形成された回路パタンが「設計回路パタンと一致する」ことが、マスクパタンの形状の検証の際の判断基準となっている。
【0015】
このため、近接効果補正を用いて形成されたマスクパタンの検証の際に問題が生じている。この問題を、図1を参照して説明する。
【0016】
マスクパタンの検証は、近接効果補正を経て形成されたマスクパタンを用いて基板上に形成される回路パタンと、設計回路パタンと、を比較することにより行われる。回路パタンは、マスクパタンのデータを用いたシミュレーションによって得られたり、または実際に製造されたマスクによって実際に作製されることにより得られたりする。
【0017】
図1は、設計回路パタンとシミュレーションの結果得られた回路パタンとを示している。図1において、101は設計回路パタンを示している。102は、設計回路パタンに対して近接効果補正を実施することにより得られたマスクパタンのデータを用いたシミュレーションの結果を示している。このシミュレーションの結果は、マスクパタンを用いたリソグラフィ工程を再現することにより、基板上で得られるであろう回路パタンの形状に対応する。なお、このシミュレーションでは、露光光波長193nm、NA=0.68、σ=0.75、σin=0.5の条件下で行われた。なお、103は、アクティブ領域である。
【0018】
以上のシミュレーションの結果得られた回路パタンと設計回路パタンとが比較されることにより、マスクパタンの形状が検証される。回路パタンの形状と設計回路パタンの形状とが一致している場合、問題ないと判断される。一方、回路パタンの形状と設計回路パタンの形状とが乖離している場合、問題があると判断される。問題があると判断された場合、近接効果補正の見直しや、設計回路パタンの修正が行われる。
【0019】
図1の例では、点線矢印先の部分(アクティブ領域103の上方の部分)では、回路パタン102の形状と設計回路パタン101の形状とは一致している、すなわち「設計回路パタン通り」に仕上がっているため、問題ないと判断される。これに対して、破線により囲まれた部分(設計回路パタン101がコの字形状に屈曲している部分)では、回路パタンの形状が設計回路パタンから乖離している、すなわち、回路パタン相互間の距離と設計回路パタン相互間の距離とが異なる。このため、この部分は問題があると判断される。
【0020】
しかしながら、実線矢印先の部分の回路パタンは、パタンの幅が太くなったとしても、
回路動作上は問題とならない部分である。よって、このような個所は、回路パタンの形状と設計回路パタンの形状とが異なっていても、本来であれば、「問題あり」と判定される必要がない。このように、回路動作上問題ない部分で「問題あり」と判定されると、このように判定された部分のうちで回路動作に影響を与える部分を選別する等、余分な労力が要求される。現在の自動化された検証方法では、回路パタンの形状と設計回路パタンの形状とが異なっていても回路動作上問題ない部分を「問題なし」と判定することは不可能である。
【0021】
以下に、このような知見に基づいて構成された本発明の実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【0022】
(第1実施形態)
図2を用いて、第1実施形態に係るマスクパタンデータの検証方法(作製方法)およびマスクの製造方法について説明する。図2は、本発明の第1実施形態に係るマスクパタンデータの検証方法およびマスクの製造方法を示すフローチャートである。
【0023】
図2に示されるように、まず、所望の動作を実現すべき設計回路図(設計回路データ)が作製される。(ステップS1)。設計回路データは、データベースに格納される。図3は、設計回路データの一部の一例を示している。図3には、トランジスタが例示されている。
【0024】
次に、図2において、設計回路データを元に、設計回路を処理基板上で実現する設計回路パタンが作製される(ステップS2)。設計回路パタンは、設計回路データに応じた、トランジスタを形成する拡散層の形状、位置、導電膜および絶縁膜の平面形状、幅、位置、コンタクトプラグの配置、を形成するための形状を有する。
【0025】
ここで、処理基板とは、リソグラフィ工程の対象となる基板であり、半導体基板、およびリソグラフィ工程が行われる段階に応じて半導体基板上に絶縁膜、導電膜が形成された状態を含む。以下、このような処理基板を単に基板または半導体基板と称する。
【0026】
次に、設計回路パタンを元に、マスクパタン(マスクパタンデータ)が作製される(ステップS3)。マスクパタンは、設計回路パタンを基板上で実現するためのパタンを有する。設計回路データから、マスクパタンデータを作製するには、例えば、GDSIIと呼ばれるフォーマットが多く用いられ、EDA vendorが用いられてもよい。マスクパタンデータは、データベースに格納される。
【0027】
次に、微細加工が要求されるようなレイヤーでのマスクパタンデータに対して近接効果補正が行われる(ステップS4)。近接効果補正には、露光装置の光近接効果や基板上の影響を考慮した補正処理対象のマスクパタンに対する変形処理(光近接効果補正および(または)近接効果補正)が含まれる。ステップS4の処理の結果、近接効果補正後のマスクパタンデータが作製される。以下、補正後のマスクパタンデータも含めてマスクパタンデータと称する。
【0028】
次に、マスクパタンデータにより実現されるマスクを用いて処理することにより基板上に得られるであろう回路パタンの形状が取得される(ステップS5)。
【0029】
回路パタンの形状は、例えば、マスクパタンデータを用いたリソグラフィ工程をシミュレーションによって再現することにより得られる。または、実際に作製されたマスクを用いた基板の処理により得ることができる。
【0030】
シミュレーションは、露光条件、露光装置の光近接効果、基盤上の各パタン相互間の影響、プロセス近接効果、等を考慮して行われる。実際のマスクを用いる場合、マスクを用いてマスク材に回路パタンが転写され、マスク材を用いて基板がエッチングされることにより得られた回路パタンを電子顕微鏡で観察することにより回路パタンの形状が取得される。
【0031】
図4は、ステップS5において、シミュレーションまたは実際の処理によって得られた回路パタンを例示している。図4は、図3に示される設計回路データに関して得られた結果に対応する。図4には、また、回路パタンに重なるように配置された設計回路パタンも示されている。
【0032】
図4において、1は設計回路パタンのゲート配線層を示している。ゲート配線層1は、アクティブ領域2の上方を亘り、コの字状に屈曲している。屈曲した部分の先端には、コンタクトプラグ(ビアプラグ)3が設けられる。また、アクティブ領域2上にもコンタクトプラグ3が設けられる。4は回路パタンの導電層を示している。
【0033】
図4に示すように、回路パタン4のアクティブ領域の上方を亘る部分においては、設計回路パタン2の形状と回路パタン4の形状とは、ほぼ一致している。一方、コの字状の部分(破線により囲まれた部分)5においては、回路パタン4の相互に対向する2つの部分が接続されて一体となっている。これは、デザインルールが小さくなるに連れて、近接効果補正が行われたとしても、十分な解像度によって導電膜をエッチングできないことに起因する。
【0034】
次に、ステップS6乃至ステップS8によって、マスクパタンデータの検証が行われる。より詳しくは、まず、回路パタンの形状から、この回路パタン形状が実現する、回路および回路接続状態のデータ(回路データ)が取得される(ステップS6)。回路データの取得は、例えば、公知のLSV(Layout Versus Schematics)と呼ばれる手法を用いて行うことができる。
【0035】
図4に示すように、ゲート配線層1のコの字形状の部分5は、設計回路パタンと異なり、一体化している。しかしながら、この一体化は、図4に示す回路パタン4が実現する回路および回路接続状態に影響を与えない。よって、この回路パタン4の回路データが取得された場合、図3に示すのと同じ設計回路図が得られる。
【0036】
この回路データの取得の際、例えば、回路パタンの相互に距離をおいて隣接する2つの部分の距離がある閾値より小さい場合に、この2つの部分が一体化されていると判定することができる。この閾値として、例えば、デザインルールの最小値の半分等に設定することができる。
【0037】
また、回路パタンの線状の部分の線幅が、ある閾値より小さい場合、この線状部分により接続されるべき部分が非接続となっていると判定することができる。
【0038】
次に、取得された回路データと設計回路データとが比較されることにより、回路データと設計回路データとの間での不一致の部分(回路不一致部)が検出される(ステップS7)。
【0039】
回路パタンの一部が図4に示される形状の場合、この回路パタンの回路データは、設計回路パタンのこの部分に対応する部分と同じであると判定される。なお、ステップS6での回路データの取得、およびステップS7での回路データと設計回路データとの比較の一連の処理は、LSVを用いて、一括して行うことができる。
【0040】
回路データの一致の検証の他の例について説明する。図5は、設計回路パタンの他の例を示す図である。図6は、図5の設計回路パタンに従って得られた回路パタンを示している。近時、いわゆるダブルビア(double via)という技術が用いられている。これは、ある下層配線と上層配線とを接続するビアプラグを、複数個設けるという技術である。図5に示されるように、配線層11と、その上層の配線層12とは、隣接する2つのビアプラグ3によって接続される。そして、配線層12は、2つのビアプラグ3の上面を亘る。
【0041】
一方、図6では、一方のビアプラグ3の上面に達していない。このため、この部分の形状の一致を用いて回路パタンを判定した場合、この部分は不可と判定される。しかしながら、図6の回路パタンから回路データを取得し、回路データを設計回路データと比較すると、両者は一致する。
【0042】
回路不一致部の検出は、回路パタンの全ての部分を検出の対象として、検出がされなくなるまで続けられる。すなわち、ステップ7での判定がNOであった場合、処理は、ステップS2またはステップS4に移行する。ステップS2またはS4において、作製中のマスクパタンによって設計回路が実現できるように、設計回路パタンの変更(ステップS2)、条件を見直した上での近接効果補正の再実行(ステップS4)が行われる。
【0043】
また、再度、ステップS5での回路パタンの取得、ステップS6での回路データの作製が行われる。そして、ステップS2乃至ステップS6の処理が、検出がされなくなるまで繰り返される。
【0044】
全ての部分で回路データと設計回路データとが一致すると、処理はステップS8に移行する。ステップS8において、ここまでの処理によって得られたマスクパタンのデータに従って、マスクが作製される。
【0045】
なお、上記の説明では、回路不一致部が一致するようにマスクパタンデータを補正している。しかしながら、回路不一致部を補正せずにマスクを作製し、このマスクを用いたリソグラフィおよびエッチングの際に、回路不一致部の情報に基づいてリソグラフィおよびエッチングの条件を調整するようにしてもよい。
【0046】
この後、図7に示されるように、図2の工程により作製されたマスクを用いて、半導体装置が製造されてもよい。すなわち、半導体装置の製造途中において、半導体基板上に被処理膜(例:配線層へと加工される導電膜)が形成され、被処理膜上に被加工膜(例:フォトレジスト)が形成される。次に、露光装置において、被加工膜と露光光源との間にマスクが配置される。そして、このマスクを介して、被加工膜が露光装置によって露光されることにより、被加工膜にパタンが転写される(ステップS11)。次に、この被加工膜をマスクとしてエッチングを行うことにより、半導体基板上の被処理膜にパタンが形成される(ステップS12)。
【0047】
また、コンピュータ等の情報処理装置と、情報処理装置にステップS1乃至ステップS8まで手順を実行させるプログラムと、によりステップS1乃至ステップS8までの処理を行うことも可能である。
【0048】
図8は、第1実施形態に係るマスクパタンデータの検証方法(製造方法)を情報処理装置に実行させるための構成を例示している。図8に示されるように、情報処理装置11は、少なくとも、CPU(Central Processing Unit)12、記憶部13、入力部14、出力部15を有する。
【0049】
記憶部13は、例えば、ROM(Read Only Memory)、RAM(Random Access Memory)等を含んでいる。記憶部13には、後述の記録媒体16が格納する、上記の、マスクパタンデータの検証(作製)方法を情報処理装置11に実行させるための実行プログラムを、一時的に記録する。
【0050】
ROMは、CPU12により使用される制御プログラムなどを格納する。RAMは、揮発性メモリであり、CPU12の作業エリアとして使用され、制御プログラム等の各種のプログラムを記憶する。
【0051】
CPU12は、情報処理装置11全体の動作を司る。CPU12は、例えば、情報処理装置11が電源供給を受けた際に、ROMの中に格納されているファームウェア(制御プログラム)をRAM上にロードし、所定の処理を実行する。そして、CPU12は、制御プログラムおよび記録媒体から読み出された実行プログラムに従って、上記のマスクパタンデータの検証方法の処理を実行する。
【0052】
入力部14は、例えば所定の処理に必要な条件および数値等を入力するインタフェースの機能を含んでいる。出力部15は、例えば処理の経過および結果等を含む種々の情報を出力し、また、これらの情報を表示するディスプレイ等を含んでいてもよい。
【0053】
実行プログラムは、記録媒体16に収められている。または、記憶部13の一部としての磁気ディスク(ハードディスク)等に格納されていても良い。記録媒体16としては、フロッピー(登録商標)ディスク等の磁気ディスク、CD、DVD等の光ディスク、半導体メモリ等を用いることができる。または、実行プログラムは、通信媒体によって情報処理装置に伝送されてもよい。
【0054】
なお、本実施形態は、露光の際のフォトマスクを例に取り説明しているが、本実施形態および以下の各実施形態を、EB直接描画方式で用いる描画データでの検証にも適用できる。
【0055】
第1実施形態に係るマスクパタンデータの検証方法によれば、マスクパタンデータが、これを用いて得られた回路パタンの回路データと、設計回路データとの比較を通じて検証される。このため、回路パタンの形状と設計回路パタンの形状とが不一致であっても、形状不一致部によって実現される回路が設計回路と同じであれば、形状不一致部が補正の対象から外される。よって、マスクパタンデータの検証(作製)に要する時間を削減することにより、効率のよいマスクパタンデータの検証(作製)方法を提供できる。
【0056】
(第2実施形態)
第2実施形態では、第1実施形態の工程に、設計回路パタンの形状と回路パタンの形状とを比較する工程が追加される。
【0057】
図9を用いて、第2実施形態に係るマスクパタンデータの検証方法(作製方法)およびマスクの製造方法について説明する。図9は、本発明の第2実施形態に係るマスクパタンデータの検証方法およびマスクの製造方法を示すフローチャートである。
【0058】
図9に示すように、ステップS1乃至ステップS5までの処理は、第1実施形態と同じである。ステップS5の後、回路パタンの形状と設計回路パタンの形状とが比較される(ステップS21)ことにより、回路パタンの形状と設計回路パタンの形状とが異なる部分(形状不一致部)が検出される。
【0059】
ステップS21での形状の比較の際、例えば、回路パタンの線幅が設計パタンの線幅よりも所定の閾値以上小さい、および(または)回路パタンのスペースの幅が所定の閾値以下である場合に、形状が不一致であると判定するようにすることができる。また、エッジの位置のずれを用いることもできる。
【0060】
各閾値は、回路パタンの検証対象の部分に応じて個別に設定することができる。例えば、トランジスタのゲート電極となる部分、容量の変化が問題となる部分は、線幅の制御が厳密に行われることが必要である。一方、それほど厳密な大きさが要求されない場合は、閾値を厳しく設定しなくてもよい。
【0061】
図4の例の場合、閾値に応じて結果は異なるが、回路パタンは、コの字形状の部分5が、形状不一致部であると判定される。
【0062】
ステップS21において、形状不一致部が検出されなかった場合、処理はステップS8に移行する。
【0063】
一方、形状不一致部が検出された場合、この部分の回路データが取得される(ステップS22)。ステップS22での処理は、対象が、形状不一致部に限られているのみで、ステップS6の説明として記載した処理と同じである。
【0064】
次に、形状不一致部の回路データと、設計回路データの形状不一致部に対応する部分とが比較されることにより、形状不一致部のうちで回路データと設計回路データとの回路不一致部が検出される(ステップS7)。
【0065】
形状不一致部のうち回路データと設計回路データとが一致していない部分の検出は、回路パタンの全ての部分を検出の対象として、検出がされなくなるまで続けられる。すなわち、ステップ7での判定がNOであった場合、ステップS2またはS4において、作製中のマスクパタンによって設計回路が実現できるように、設計回路パタンの変更(ステップS2)、条件を見直した上での近接効果補正の再実行(ステップS4)が行われる。
【0066】
また、再度、ステップS5での回路パタンの取得、ステップS22での回路データの作製が行われる。そして、ステップS2乃至ステップS5、次いでステップS21、S22、S7の処理が、検出がされなくなるまで繰り返される。
【0067】
なお、図4の例の場合、上記のように、部分5は形状不一致であると判定される。しかしながら、この部分の回路データは、図3と同じ、すなわち、設計回路データと同じである。このため、部分5での回路パタンの形状と設計回路パタンの形状との不一致は、設計回路通りの回路動作の実現を妨げないことが分かる。
【0068】
全ての形状不一致部での回路データと設計回路データとが一致すると、処理はステップS8に移行する。この後、図7と同様に、図9のステップS8において作製されたマスクを用いて、半導体装置が製造される。
【0069】
なお、上記説明では、近接効果補正を経たマスクパタンデータが検証の対象となっている。しかしながら、近接効果補正が施される前のマスクパタンデータが検査の対象とされてもよい。いずれの場合でも、検証後に、形状不一致部はステップS4において近接効果補正の対象となる。このため、この段階で近接効果補正が考慮されれば、必ずしも、最初の検証の時点で、マスクパタンデータに対して近接効果補正が施されることは必須ではない。
【0070】
第2実施形態においても、第1実施形態と同様に、ステップ1乃至ステップS5、ステップS21、S22、S7の工程を、情報処理装置11とこれらの処理を情報処理装置11に行わせるための実行プログラムにより実現することもできる。
【0071】
第2実施形態に係るマスクパタンデータの検証方法によれば、まず回路パタンの形状と設計回路パタンの形状との間での形状不一致部が検出され、次に、形状不一致部において、回路データと設計回路データとの間での回路不一致部が検出される。このため、回路パタンのある部分の形状が、設計回路パタンと不一致部であると判定されても、この部分で実現される回路に問題が無ければ、補正の対象とはならない。よって、マスクパタンデータの検証(作製)に要する時間を削減することにより、効率のよいマスクパタンデータの検証(作製)方法を提供できる。
【0072】
(第3実施形態)
第3実施形態では、回路パタンの部分に応じて検証方法が異なる。
【0073】
図10を参照して、本発明の第3実施形態に係るマスクパタンデータの検証(作製)方法およびマスクの製造方法について説明する。図10は、本発明の第3実施形態に係るマスクパタンデータの検証方法およびマスクの製造方法を示すフローチャートである。
【0074】
図10に示すように、ステップS1乃至ステップS5までの処理は、第1実施形態と同じである。ステップS5の後、回路パタンの各部分ごとに、形状の一致によって検証されるべきか、回路データの一致によって検証されるべきかの判定が行われる(ステップS31)。この判定は、例えば、以下の基準を用いて行われる。
【0075】
上記のように、例えばゲート電極の幅等の特定の部分は、この部分が設計回路通りの動作を行うだけでは足りず、その大きさを厳密に制御される必要がある。これは、ゲート電極の幅がトランジスタの性能の変動に大きく寄与するためである。また、配線の容量が回路の動作に大きな影響を与える部分も、配線幅が適切に制御されなければならない。そこで、検証の対象の部分が、回路パタンの形状を厳密に制御されるべき個所と、回路動作上問題なければ十分である個所とに選り分けられる。
【0076】
少なくともゲート電極の形状および容量の変動が問題となる導電層の形状は厳密に制御されることが望まれるので、これ以外の場所は、回路データの一致による検証の対象とすることができる。
【0077】
回路パタンの検証対象の部分(検証対象部)が、回路データの一致によって検証されるべきである場合、処理は、ステップS32に移行する。ステップS32において、ステップ5と同じ処理により、検証対象部の回路データが取得される。
【0078】
次に、ステップS7と同じ処理により、検証対象部の回路データと、この部分の設計回路データとの間での回路不一致部が検出される(ステップS33)。回路不一致部が検出された場合、処理はステップS2またはステップS4に移行し、回路不一致部のマスクパタンデータの変更(補正)、または近接効果補正の再実行が行われる。
【0079】
仮に、従来のように、ゲート配線1の部分5が形状の一致により検証された場合、この部分5は、設計回路パタンの変更、または条件を見直した上での近接効果補正の再実行の対象となる。例えば、設計回路パタンの変更が行われるとすると、図11のように、設計回路パタンの幅を矢印の方向に沿って狭める処理が行われる。しかし、この補正が、他の部分の回路パタンの形状に影響を与える結果を招く。すると、再度、回路パタンの検証および設計回路パタンの変更が必要となる。
【0080】
しかしながら、この部分5における設計回路パタンの形状の不備は実現される回路に影響を与えず、また部分5の形状は厳密な制御を要求される場所でもない。よって、この部分5の設計回路パタンの形状の補正は、そもそも不要である。このため、回路パタンの形状が厳密に制御される必要のない部分は、回路データの一致を用いた検証の対象のみとされる。この結果、本来不要な補正処理を行う労力および時間を削除できる。
【0081】
ステップS31の判定の結果、検証対象部の回路データが、形状の一致によって検証されるべきである場合、処理は、ステップS34に移行する。ステップS34において、ステップS21と同じ処理により、検証対象部での、回路パタンの形状と設計回路パタンの形状との間での形状不一致部が検出される。形状不一致部が検出された場合、処理はステップS2またはステップS4に移行し、形状不一致部のマスクパタンデータに対して、変更、または近接効果の再実行が行われる。
【0082】
一方、ステップS33において回路不一致部が検出されなかった場合、およびステップS34において形状不一致部が検出されなかった場合、処理はステップS8に移行する。ステップS8において、回路パタンの全ての部分において、回路データと設計回路データとの一致、または回路パタンの形状と設計回路パタンの形状との一致、が確認されるまで、ステップS2(またはステップS4)からステップS31乃至S34までの処理が繰り返される。
【0083】
回路パタンの全ての部分において、場所に応じて回路不一致部または形状不一致部の検出が行われなくなると、処理はステップS8に移行する。この後、図7と同様に、図10の工程により作製されたマスクを用いて、半導体装置が製造される。
【0084】
なお、第2実施形態と同じく、最初の近接効果補正が、最初の検証の後に行われてもよい。
【0085】
第3実施形態においても、第1実施形態と同様に、ステップ1乃至ステップS5、ステップS31乃至S35の工程を、情報処理装置11とこれらの処理を情報処理装置11に行わせるための実行プログラムにより実現することもできる。
【0086】
第3実施形態に係るマスクパタンデータの検証方法およびマスクの製造方法によれば、回路パタンの部分に応じて形状の一致または回路の一致を判断することによって、マスクパタンデータが検証される。このため、回路パタンの形状が厳密に制御される必要がない部分は、回路データに問題がなければ、マスクパタンデータの補正の対象とはならない。よって、マスクパタンデータの検証(作製)に要する時間を削減することにより、効率のよいマスクパタンデータの検証(作製)方法を提供できる。
【0087】
また、この発明は以下の実施態様を取りうる。
(1)所望の設計回路の情報である設計回路データを用意する工程と、前記設計回路を半導体基板上で実現する設計回路パタンを用意する工程と、前記設計回路パタンを作製するために半導体基板の上方に形成された膜を処理する際に用いられるマスクパタンデータを用意する工程と、前記膜を前記マスクパタンデータを用いて処理することにより得られるべき回路パタンを取得する工程と、前記回路パタンの少なくとも一部である第1検証対象パタンが実現する回路の情報である回路データを作製する工程と、前記回路データと前記設計回路データの前記第1検証対象パタンの位置に対応する部分との間での回路不一致部を検出する工程と、を具備することを特徴とするマスクパタンデータの検証方法。
【0088】
(2)前記回路不一致部は、前記回路データと前記設計回路データの前記第1検証対象パタンの位置に対応する部分との間で、素子の種類が異なること、および素子の接続状態が異なること、の少なくとも一方に該当する部分であることを特徴とする(1)に記載のマスクパタンデータの検証方法。
【0089】
(3)前記回路データを作製する工程が、前記第1検証対象パタンに含まれる隣接する2つの部分の相互間の距離が閾値より小さい場合、前記2つの部分が接続されているとして前記回路データを作製する工程を含むことを特徴とする(1)に記載のマスクパタンデータの検証方法。
【0090】
(4)前記回路パタンの全体において前記回路不一致部が検出されなくなるまで、前記回路不一致部が検出されないように前記設計回路パタンを用意する工程および前記マスクパタンデータを用意する工程の少なくとも一方と、前記回路パタンを取得する工程と、前記回路データを用意する工程と、前記回路不一致部を検出する工程と、を繰り返すことを特徴とする(1)に記載のマスクパタンデータの検証方法。
【0091】
(5)前記回路パタンの形状と前記設計回路パタンの形状との間での形状不一致部を検出する工程をさらに具備し、前記第1検証対象パタンが、前記形状不一致部の前記回路パタンに含まれる、ことを特徴とする(1)に記載のマスクパタンデータの検証方法。
【0092】
(6)前記回路パタンの全体において前記回路不一致部が検出されなくなるまで、前記回路不一致部が検出されないように前記設計回路パタンを用意する工程および前記マスクパタンデータを用意する工程の少なくとも一方と、前記回路パタンを取得する工程と、前記形状不一致部を検出する工程と、前記回路データを作製する工程と、前記回路不一致部を検出する工程と、を繰り返すことを特徴とする(5)に記載のマスクパタンデータの検証方法。
【0093】
(7)前記回路パタンの少なくとも一部である第2検証対象パタンの形状と前記設計回路パタンの前記第2検証対象パタンの位置に対応する部分の形状との間での形状不一致部を検出する工程をさらに具備し、前記回路パタンの一部が前記設計回路データにおいて担う位置または機能に応じて、前記回路パタンの一部が前記第1検証対象パタンまたは前記第2検証対象パタンに設定される、ことを特徴とする(1)に記載のマスクパタンデータの検証方法。
【0094】
(8)前記第1検証対象パタンがトランジスタのゲート電極のパタンであることを特徴とする(7)に記載のマスクパタンデータの検証方法。
【0095】
(9)前記回路パタンの全体において前記回路不一致部および前記形状不一致部が検出されなくなるまで、前記回路不一致部および前記形状不一致部が検出されないように前記設計回路パタンを用意する工程および前記マスクパタンデータを用意する工程の少なくとも一方と、前記回路パタンを取得する工程と、前記回路データを作製する工程と、前記回路不一致部を検出する工程と、前記形状不一致部を検出する工程と、を繰り返すことを特徴とする(7)に記載のマスクパタンデータの検証方法。
【0096】
(10)前記回路パタンを取得する工程が、前記膜を前記マスクを用いて処理する条件を再現するシミュレーションによって、前記回路パタンのデータを取得する工程を含むことを特徴とする(1)に記載のマスクパタンデータの検証方法。
【0097】
(11)前記マスクパタンデータを用意する工程が、光近接効果補正およびプロセス近接効果補正の少なくとも一方を施す工程を含むことを特徴とする(1)に記載のマスクパタンデータの検証方法。
【0098】
(12)(1)に記載の前記マスクパタンデータに従って、マスクを作製する工程を具備することを特徴とするマスクの製造方法。
【0099】
(13)前記回路パタンの全体において前記回路不一致部が検出されなくなった時点での(4)に記載の前記マスクパタンデータに従って、マスクを作製する工程を具備することを特徴とするマスクの製造方法。
【0100】
(14)前記回路パタンの全体において前記回路不一致部が検出されなくなった時点での(6)に記載の前記マスクパタンデータに従って、マスクを作製する工程を具備することを特徴とするマスクの製造方法。
【0101】
(15)前記回路パタンの全体において前記回路不一致部および前記形状不一致部が検出されなくなった時点での(9)に記載の前記マスクパタンデータに従って、マスクを作製する工程を具備することを特徴とするマスクの製造方法。
【0102】
(16)設計回路データが示す回路を半導体基板上で実現する設計回路パタンを用意するために膜を処理する際に用いられるマスクパタンデータを用意させる手順と、前記膜を前記マスクパタンデータを用いて処理することにより得られるべき回路パタンを取得させる手順と、前記回路パタンの少なくとも一部である第1検証対象パタンが実現する回路の情報である回路データを作製させる手順と、前記回路データと前記設計回路データの前記第1検証対象パタンの位置に対応する部分との間での回路不一致部を検出させる手順と、をコンピュータに実行させることを特徴とするマスクパタンデータの検証プログラム。
【0103】
(17)前記回路パタンの全体において前記回路不一致部が検出されなくなるまで、前記回路不一致部が検出されないように前記設計回路パタンを用意させる手順および前記マスクパタンデータを用意させる手順の少なくとも一方と、前記回路パタンを取得させる手順と、前記回路データを作製させる手順と、前記回路不一致部を検出させる手順と、をコンピュータに繰り返させることを特徴とする(16)に記載のマスクパタンデータの検証プログラム。
【0104】
(18)前記回路パタンの形状と前記設計回路パタンの形状との間での形状不一致部をコンピュータに検出させる手順をさらに具備し、前記第1検証対象パタンが、前記形状不一致部の前記回路パタンに含まれる、ことを特徴とする(16)に記載のマスクパタンデータの検証プログラム。
【0105】
(19)前記回路パタンの少なくとも一部である第2検証対象パタンの形状と前記設計回路パタンの前記第2検証対象パタンの位置に対応する部分の形状との間での形状不一致部をコンピュータに検出させる手順をさらに具備し、前記回路パタンの一部が前記設計回路データにおいて担う位置または機能に応じて、前記回路パタンの一部が前記第1検証対象パタンまたは前記第2検証対象パタンに設定される、ことを特徴とする(16)に記載のマスクパタンデータの検証プログラム。
【0106】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【0107】
【図1】設計パタンとシミュレーションの結果得られた回路パタンとを示す図。
【図2】第1実施形態に係るマスクパタンデータの検証方法およびマスクの製造方法を示すフローチャート。
【図3】設計回路図データの一部の一例を示す図。
【図4】シミュレーションまたは実際の処理によって得られた回路パタンを示す図。
【図5】設計回路パタンの他の例を示す図。
【図6】図5の設計回路パタンに従って得られた回路パタンを示す図。
【図7】マスクを用いた処理を示すフローチャート。
【図8】第1実施形態に係るマスクパタンデータの検証方法を情報処理装置に実行させるための構成を例示する図。
【図9】第2実施形態に係るマスクパタンデータの検証方法およびマスクの製造方法を示すフローチャート。
【図10】第3実施形態に係るマスクパタンデータの検証方法およびマスクの製造方法を示すフローチャート。
【図11】設計回路パタンの補正の例を示す図。
【符号の説明】
【0108】
1、11、12…設計回路パタン、2…アクティブ領域、3…コンタクトプラグ、4、13…回路パタン。




 

 


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