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発明の名称 半導体記憶装置および半導体記憶装置制御方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−4868(P2007−4868A)
公開日 平成19年1月11日(2007.1.11)
出願番号 特願2005−181971(P2005−181971)
出願日 平成17年6月22日(2005.6.22)
代理人 【識別番号】100086737
【弁理士】
【氏名又は名称】岡田 和秀
発明者 在田 盟
要約 課題
多値NANDフラッシュメモリで、第2ページ→第1ページの“逆方向”の書き込みを実施した場合は、多値メモリとして記憶することができない。

解決手段
第0、第1、第2、第3、第4の何れかの閾値電圧でデータを記憶するメモリセルアレイ1と、第1ページの書き込みと第2ページの書き込みの時間的前後関係を示すフラグデータを記憶するフラグ記憶部E2とを有し、制御部E1は、“順方向”書き込みで、第1ページへのデータに応じて第0の状態から第0、第1の状態の何れかに遷移させ、続く第2ページのデータに応じて第0、第1、第2、第3の状態の何れかの閾値電圧に遷移させ、“逆方向”の書き込みの場合に、第2ページのデータに応じて第0の状態から第0、第3の状態の何れかに遷移させ、続く第1ページのデータに応じて第0、第1、第3、第4の状態の何れかに遷移させ、フラグ記憶部に“逆方向”書き込みを示すフラグデータを記憶する。
特許請求の範囲
【請求項1】
n値(nは2以上の整数)のデータを記憶するために2n +1以上の互いに異なる複数の閾値電圧状態のうち何れか1つの閾値電圧状態でデータを記憶することを特徴とする半導体記憶装置。
【請求項2】
データ書き込みアドレス順に応じて閾値電圧状態とデータの割り当てを変更する請求項1記載の半導体記憶装置。
【請求項3】
互いに異なる複数の閾値電圧からなる第0、第1、第2、第3、第4の何れか1つの閾値電圧状態でデータを記憶するメモリセルが格子状に配列され、ワード線とビット線に接続されたメモリセルアレイと、
第1ページと第2ページのデータの前記メモリセルへの書き込みを制御する制御部と、
第1ページの書き込みと第2ページの書き込みの時間的前後関係を示すフラグデータを記憶するフラグ記憶部とを有し、
前記制御部は、
第1ページ→第2ページの順の“順方向”の書き込みの場合に、第1ページの書き込みデータに応じて前記メモリセルを第0の状態から第0、第1の状態の何れか1つの閾値電圧状態に遷移させる第1の書き込み動作と、
前記第1の書き込み動作よりも時間的に後に第2ページの書き込みが行われる場合に、第2ページの書き込みデータに応じて前記メモリセルを第0、第1、第2、第3の状態の何れか1つの閾値電圧状態に遷移させる第2の書き込み動作と、
第2ページ→第1ページの順の“逆方向”の書き込みの場合に、第2ページの書き込みデータに応じて前記メモリセルを第0の状態から第0、第3の状態の何れか1つの閾値電圧状態に遷移させる第3の書き込み動作と、
前記第3の書き込み動作よりも時間的に後に第1ページの書き込みが行われた場合に、第1ページの書き込みデータに応じて前記メモリセルを第0、第1、第3、第4の状態の何れか1つに遷移させる第4の書き込み動作と、
を実行し、前記第3の書き込み動作または前記第4の書き込み動作において、前記フラグ記憶部に“逆方向”書き込みを示すフラグデータを記憶することを特徴とする半導体記憶装置。
【請求項4】
前記制御部は、
前記フラグ記憶部の前記フラグデータが第1ページ→第2ページの順の“順方向”を示す場合に、前記メモリセルが第0、第1、第2、第3の状態の何れの閾値電圧状態に位置するのかを判定し、判定結果の閾値電圧状態を基準にデータ読み出しを行う動作と、
前記フラグ記憶部の前記フラグデータが第2ページ→第1ページの順の“逆方向”を示す場合に、前記メモリセルが第0、第1、第3、第4の状態の何れの閾値電圧状態に位置するのかを判定し、判定結果の閾値電圧状態を基準にデータ読み出しを行う動作と、
を実行する請求項3に記載の半導体記憶装置。
【請求項5】
前記制御部は、前記第2ページの読み出し動作において、前記メモリセルが第1以下の状態か第2以上の状態の何れの閾値電圧状態に位置するのかを判定した上で読み出す請求項4に記載の半導体記憶装置。
【請求項6】
さらに、前記制御部と前記フラグ記憶部との間に高速読み出し、書き込み可能な揮発メモリを有し、
前記制御部は、所望のタイミングで前記フラグデータを前記フラグ記憶部から前記揮発メモリへ転送し、前記所望のタイミングとは別のタイミングで、前記フラグデータを前記揮発メモリから前記フラグ記憶部へ転送する請求項3から請求項5までのいずれかに記載の半導体記憶装置。
【請求項7】
さらに、ワード線毎に前記フラグデータを記憶するワード線別フラグ記憶部を備えている請求項3から請求項6までのいずれかに記載の半導体記憶装置。
【請求項8】
さらに、全ての前記ワード線別のフラグデータの状態を管理するチップ別フラグ記憶部を備えている請求項7に記載の半導体記憶装置。
【請求項9】
さらに、複数ページを単位とするブロック別に前記ワード線別のフラグデータの状態を管理するブロック別フラグ記憶部を備えている請求項7に記載の半導体記憶装置。
【請求項10】
前記ワード線別フラグ記憶部が、前記メモリセルアレイの同一ワード線上に追加された前記メモリセルと同種類のフラグ用メモリセルである請求項7または請求項8に記載の半導体記憶装置。
【請求項11】
さらに、第1ページ→第2ページの順の“順方向”の書き込みを実行した場合は、前記フラグ用メモリセルを第0の状態から第1の状態に遷移させ、第2ページ→第1ページの順の“逆方向”の書き込みを実行した場合は、前記フラグ用メモリセルを第0の状態から第3の状態に遷移させるフラグセル用ビット線制御回路を備えている請求項10に記載の半導体記憶装置。
【請求項12】
前記フラグセル用ビット線制御回路は、前記フラグ用メモリセルの閾値電圧状態を読み出すためにワード線電圧を第2の状態と第3の状態との間の電圧に設定する請求項11に記載の半導体記憶装置。
【請求項13】
互いに異なる複数の閾値電圧からなる第0、第1、第2、第3、第4の何れか1つの閾値電圧状態でデータを記憶するメモリセルが格子状に配列され、ワード線とビット線に接続されたメモリセルアレイに対して、
第1ページ→第2ページの順の“順方向”の書き込みの場合に、第1ページの書き込みデータに応じて前記メモリセルを第0の状態から第0、第1の状態の何れか1つの閾値電圧状態に遷移させる第1の書き込み工程と、
前記第1の書き込み工程よりも時間的に後に第2ページの書き込みが行われる場合に、第2ページの書き込みデータに応じて前記メモリセルを第0、第1、第2、第3の状態の何れか1つの閾値電圧状態に遷移させる第2の書き込み工程と、
第2ページ→第1ページの順の“逆方向”の書き込みの場合に、第2ページの書き込みデータに応じて前記メモリセルを第0の状態から第0、第3の状態の何れか1つの閾値電圧状態に遷移させる第3の書き込み工程と、
前記第3の書き込み工程よりも時間的に後に第1ページの書き込みが行われた場合に、第1ページの書き込みデータに応じて前記メモリセルを第0、第1、第3、第4の状態の何れか1つに遷移させる第4の書き込み工程と、
前記第3の書き込み工程または前記第4の書き込み工程において、フラグ記憶部に“逆方向”書き込みを示すフラグデータを記憶するフラグデータ書き込み工程と、
を有する半導体記憶装置制御方法。
【請求項14】
前記フラグ記憶部から前記フラグデータを読み出すフラグデータ読み出し工程と、
前記フラグデータ読み出し工程で読み出したフラグデータが第1ページ→第2ページの順の“順方向”を示す場合に、前記メモリセルが第0、第1、第2、第3の状態の何れの閾値電圧状態に位置するのかを判定し、判定結果の閾値電圧状態を基準にデータ読み出しを行う工程と、
前記フラグデータ読み出し工程で読み出したフラグデータが第2ページ→第1ページの順の“逆方向”を示す場合に、前記メモリセルが第0、第1、第3、第4の状態の何れの閾値電圧状態に位置するのかを判定し、判定結果の閾値電圧状態を基準にデータ読み出しを行う工程と、
を有する請求項13に記載の半導体記憶装置制御方法。
【請求項15】
前記第2ページの読み出し工程において、前記メモリセルが第1以下の状態か第2以上の状態の何れかの閾値電圧状態に位置するのかを判定する請求項14に記載の半導体記憶装置制御方法。
発明の詳細な説明
【技術分野】
【0001】
本発明は、多値データを記憶することが可能な半導体記憶装置およびその制御方法に関する。
【背景技術】
【0002】
電気的に書き換え可能な不揮発性半導体としてEEPROM(Electrically Erasable and Programmable Read Only Memory)を用いたNAND型フラッシュメモリが提案されている。このNAND型フラッシュメモリは、隣接して配置された複数のメモリセルのソース、ドレインが直列接続され、この直列接続された複数のメモリセルが1単位としてビット線に接続される。このNAND型フラッシュメモリにおいて、ロウ方向に配列された複数のセルの全てまたは半数のセルに対して一括して書き込みまたは読み出し動作が行われる。
【0003】
ところで、近時、NAND型フラッシュメモリの1つのセルに複数のデータを記憶する多値メモリが開発されている。例えば、特許文献1にて多値NAND型フラッシュメモリのデータ書き込み方法等が公開されている。
【0004】
図22は、特許文献1におけるデータの書き込み方法を示している。
【0005】
メモリセルにデータを書き込む場合、第1ページあるいは第2ページのデータを構成する書き込みデータが“1”である場合、書き込み動作によりメモリセルの閾値電圧は変化せず、メモリセルのデータは変化しない。すなわち、データの書き込みが行われない。また、第1ページあるいは第2ページのデータを構成する書き込みデータが“0”である場合、書き込み動作によりメモリセルの閾値電圧が変化され、これに伴いメモリセルのデータも変化する。すなわち、データの書き込みが行われる。
【0006】
先ず、消去状態のメモリセルのデータは状態“0”(データ“11”:第2ページのデータ“1”、第1ページのデータ“1”)とされている。最初に第1ページのデータがメモリセルに書き込まれる。書き込みデータが“1”の場合、メモリセルのデータは状態“0”(データ“11”)のままである。また、書き込みデータが“0”の場合、メモリセルのデータは状態“1”(データ“10”)になる。
【0007】
次に、第2ページのデータが書き込まれる。このとき、第1ページの書き込み動作により、データが状態“1”(データ“10”)になったメモリセルに対して、外部から書き込みデータ“0”が供給された場合、メモリセルのデータは状態“2”(データ“00”)とされる。また、第1ページの書き込み動作により、データが状態“0”(データ“11”)のままのメモリセルに対して、外部から書き込みデータ“0”が供給された場合、メモリセルのデータは状態“3”(データ“01”)とされる。
【0008】
図23は、特許文献1におけるデータの読み出し方法を示している。
【0009】
第2ページのデータを読み出す場合、メモリセルのデータが状態“0”(データ“11”)または状態“1”(データ“10”)であると、読み出されるデータは“1”、メモリセルのデータが状態“2”(データ“00”)または状態“3”(データ“01”)であると、読み出されるデータは“0”となる。このため、メモリセルのデータが状態“1”以下か、状態“2”以上かを判定すれば読み出しが可能であり、読み出し時のワード線電圧を状態“1”と状態“2”の間の電圧である第2の判定レベルに設定して読み出しを行う。
【0010】
一方、第1ページのデータを読み出すとき、メモリセルのデータが状態“0”(データ“11”)または状態“3”(データ“01”)であると、読み出されるデータは“1”、メモリセルのデータが状態“1”(データ“10”)または状態“2”(データ“00”)であると、読み出されるデータは“0”となる。したがって、第1ページのデータは、メモリセルのデータが状態“0”か状態“1”以上かの判断と、メモリセルのデータが状態“2”以下か状態“3”かの判断で読み出すことができる。すなわち、読み出し時のワード線電圧を状態“0”と状態“1”の間の電圧である第1の判定レベルに設定しての読み出しと、ワード線電圧を状態“2”と状態“3”の間の電圧である第3の判定レベルに設定しての読み出しとの、2回の読み出しで、第1ページのデータを読み出すことができる。
【0011】
図21は、従来の不揮発性の半導体記憶装置の概略構成を示すものであり、例えば4値(2ビット)を記憶するNAND型フラッシュメモリの構成を示している。メモリセルアレイ1は複数のビット線と複数のワード線と共通ソース線を含み、例えばEEPROMセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。このメモリセルアレイ1には、ビット線を制御するためのビット線制御回路2とワード線制御回路6が接続されている。
【0012】
ビット線制御回路2は、後述するように複数のデータ記憶回路を含み、ビット線を介してメモリセルアレイ1中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ1中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ1中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。ビット線制御回路2には、カラムデコーダ3、データ入出力回路4が接続されている。ビット線制御回路2内のデータ記憶回路はカラムデコーダ3によって選択され、このデータ記憶回路に読み出されたメモリセルのデータは、データ入出力回路4を介してデータ入出力端子5から外部へ出力される。
【0013】
また、外部からデータ入出力端子5に入力された書き込みデータは、データ入出力回路4を介して、カラムデコーダ3によって選択されたデータ記憶回路に入力される。
【0014】
ワード線制御回路6は、メモリセルアレイ1に接続されている。このワード線制御回路6は、メモリセルアレイ1中のワード線を選択し、読み出しあるいは書き込みあるいは消去に必要な電圧を与える。
【0015】
メモリセルアレイ1、ビット線制御回路2、カラムデコーダ3、データ入出力回路4およびワード線制御回路6は、制御信号発生回路7aおよび制御電圧発生回路7bに接続され、この制御信号発生回路7aおよび制御電圧発生回路7bよって制御される。制御信号発生回路7aおよび制御電圧発生回路7bは制御信号入力端子8に接続され、外部から制御信号入力端子8を介して入力される制御信号によって制御される。すなわち、制御電圧発生回路7bは、データのプログラム、ベリファイ、読み出し、消去時に所要の電圧を発生し、メモリセルアレイ1の各部に供給する。
【特許文献1】特開2001−93288号公報(第4−12頁、第1,8図)
【発明の開示】
【発明が解決しようとする課題】
【0016】
従来の多値メモリセルの書き込みは、第1ページ→第2ページの順の“順方向”に行わなくてはならないという課題がある。これに関して詳細に説明する。
【0017】
従来技術の説明において、消去状態すなわちメモリセルの状態“0”(データ“11”)において、第1ページの書き込みを行った後のメモリセルの状態は、書き込みデータが“1”,“0”それぞれで、状態“0”、状態“1”(データ“10”)になる。さらに、第2ページの書き込みでデータによって、状態“0”、状態“1”、状態“2”(データ“00”)、状態“3”(データ“01”)の何れかになる(第1ページ→第2ページの順の“順方向”の処理)。
【0018】
しかし、消去状態で第1ページの書き込み前に第2ページを行う“逆方向”の処理であると、第2ページの書き込みデータが“1”,“0”それぞれで、状態“0”、状態“3”になる。
【0019】
ここで、NAND型フラッシュメモリ等のフローティングゲート型のメモリセルでは書き込みによってメモリセルの閾値電圧を高く、消去によって閾値電圧を低くする。そのため、書き込み動作では4つの中で最も閾値電圧の高い状態“3”から状態“1”および状態“2”に戻すことができない。すなわち、“逆方向”での書き込みにおいては、閾値電圧状態の順序的なシフトに支障が生じるために、第1ページのデータを書き込むことができなくなり、多値メモリとしてデータを記憶できなくなる。そこで、従来の書き込み順序は、第1ページ→第2ページの順の“順方向”に制限されており、多値フラッシュメモリへのランダムアドレスでの書き込みができないという課題があった。
【課題を解決するための手段】
【0020】
本発明による半導体記憶装置は、n値(nは2以上の整数)のデータを記憶するために2n +1以上の互いに異なる複数の閾値電圧状態のうち何れか1つの閾値電圧状態でデータを記憶することを特徴とするものである。
【0021】
上記において、好ましくは、データ書き込みアドレス順に応じて閾値電圧状態とデータの割り当てを変更するものとする。これは、書き込み順で閾値電圧の定義を変更するためである。
【0022】
書き込み制御構成を中心において、本発明による半導体記憶装置は、
互いに異なる複数の閾値電圧からなる第0、第1、第2、第3、第4の何れか1つの閾値電圧状態でデータを記憶するメモリセルが格子状に配列され、ワード線とビット線に接続されたメモリセルアレイと、
第1ページと第2ページのデータの前記メモリセルへの書き込みを制御する制御部と、
第1ページの書き込みと第2ページの書き込みの時間的前後関係を示すフラグデータを記憶するフラグ記憶部とを有し、
前記制御部は、
第1ページ→第2ページの順の“順方向”の書き込みの場合に、第1ページの書き込みデータに応じて前記メモリセルを第0の状態から第0、第1の状態の何れか1つの閾値電圧状態に遷移させる第1の書き込み動作と、
前記第1の書き込み動作よりも時間的に後に第2ページの書き込みが行われる場合に、第2ページの書き込みデータに応じて前記メモリセルを第0、第1、第2、第3の状態の何れか1つの閾値電圧状態に遷移させる第2の書き込み動作と、
第2ページ→第1ページの順の“逆方向”の書き込みの場合に、第2ページの書き込みデータに応じて前記メモリセルを第0の状態から第0、第3の状態の何れか1つの閾値電圧状態に遷移させる第3の書き込み動作と、
前記第3の書き込み動作よりも時間的に後に第1ページの書き込みが行われた場合に、第1ページの書き込みデータに応じて前記メモリセルを第0、第1、第3、第4の状態の何れか1つに遷移させる第4の書き込み動作と、
を実行し、前記第3の書き込み動作または前記第4の書き込み動作において、前記フラグ記憶部に“逆方向”書き込みを示すフラグデータを記憶することを特徴とするものである。
【0023】
この構成において、上記のnは、n=2である。したがって、閾値電圧状態の個数2n +1以上は、5以上となる。ここでは、第0の状態、第1の状態、第2の状態、第3の状態、第4の状態の5つの状態としている。
【0024】
制御部は、第1ページ→第2ページの“順方向”の書き込みを行う場合は、第1の書き込み動作と第2の書き込み動作を実行する。これは、従来の技術と同様のものである。第1の書き込み動作では、第0の状態の閾値電圧と第1の状態の閾値電圧が用いられる。第2の書き込み動作では、第0の状態の閾値電圧と第1の状態の閾値電圧と第2の状態の閾値電圧と第3の状態の閾値電圧の何れかが用いられる。
【0025】
一方、第2ページ→第1ページの“逆方向”の書き込みを行う場合は、第3の書き込み動作と第4の書き込み動作を実行する。第3の書き込み動作では、第0の状態の閾値電圧と第3の状態の閾値電圧が用いられる。第4の書き込み動作では、第0の状態の閾値電圧と第1の状態の閾値電圧と第3の状態の閾値電圧と第4の状態の閾値電圧の何れかが用いられる。“逆方向”書き込みを示すフラグデータは、後のデータ読み出しにおいて参照される。
【0026】
上記の半導体記憶装置に対応する本発明による半導体記憶装置制御方法は、
互いに異なる複数の閾値電圧からなる第0、第1、第2、第3、第4の何れか1つの閾値電圧状態でデータを記憶するメモリセルが格子状に配列され、ワード線とビット線に接続されたメモリセルアレイに対して、
第1ページ→第2ページの順の“順方向”の書き込みの場合に、第1ページの書き込みデータに応じて前記メモリセルを第0の状態から第0、第1の状態の何れか1つの閾値電圧状態に遷移させる第1の書き込み工程と、
前記第1の書き込み工程よりも時間的に後に第2ページの書き込みが行われる場合に、第2ページの書き込みデータに応じて前記メモリセルを第0、第1、第2、第3の状態の何れか1つの閾値電圧状態に遷移させる第2の書き込み工程と、
第2ページ→第1ページの順の“逆方向”の書き込みの場合に、第2ページの書き込みデータに応じて前記メモリセルを第0の状態から第0、第3の状態の何れか1つの閾値電圧状態に遷移させる第3の書き込み工程と、
前記第3の書き込み工程よりも時間的に後に第1ページの書き込みが行われた場合に、第1ページの書き込みデータに応じて前記メモリセルを第0、第1、第3、第4の状態の何れか1つに遷移させる第4の書き込み工程と、
前記第3の書き込み工程または前記第4の書き込み工程において、フラグ記憶部に“逆方向”書き込みを示すフラグデータを記憶するフラグデータ書き込み工程と、
を有するものである。
【0027】
“順方向”での書き込みでは、先行ページ(第1ページ)での閾値電圧状態は第0の状態および第1の状態である。後続ページ(第2ページ)での閾値電圧状態は第0の状態、第1の状態、第2の状態、第3の状態である。これを詳しくながめると、次のとおりである。
【0028】
先行ページで第0の状態の閾値電圧で書き込みした後に後続ページで書き込みを行う場合、データ変化しないときは第0の状態の閾値電圧を用い、データ変化するときは第3の状態の閾値電圧を用いる。すなわち、第0の状態→第0の状態と、第0の状態→第3の状態であり、用いる閾値電圧状態の逆戻りは発生しない。
【0029】
また、先行ページで第1の状態の閾値電圧で書き込みした後に後続ページで書き込みを行う場合、データ変化しないときは第1の状態の閾値電圧を用い、データ変化するときは第2の状態の閾値電圧を用いる。すなわち、第1の状態→第1の状態と、第1の状態→第2の状態であり、用いる閾値電圧状態の逆戻りは発生しない。
【0030】
いずれにしても、“順方向”での書き込みにおいては、閾値電圧状態の順序的なシフトに支障は生じない。これは、従来の技術と同様である。
【0031】
“逆方向”での書き込みでは、先行ページ(第2ページ)での閾値電圧状態は第0の状態および第3の状態である。後続ページ(第1ページ)での閾値電圧状態は第0の状態、第1の状態、第3の状態、第4の状態である。これを詳しくながめると、次のとおりである。
【0032】
先行ページで第0の状態の閾値電圧で書き込みした後に後続ページで書き込みを行う場合、データ変化しないときは第0の状態の閾値電圧を用い、データ変化するときは第1の状態の閾値電圧を用いる。すなわち、第0の状態→第0の状態と、第0の状態→第1の状態であり、用いる閾値電圧状態の逆戻りは発生しない。
【0033】
また、先行ページで第3の状態の閾値電圧で書き込みした後に後続ページで書き込みを行う場合、データ変化しないときは第3の状態の閾値電圧を用い、データ変化するときは第4の状態の閾値電圧を用いる。すなわち、第3の状態→第3の状態と、第3の状態→第4の状態であり、用いる閾値電圧状態の逆戻りは発生しない。
【0034】
いずれにしても、“逆方向”での書き込みにおいても、“順方向”での書き込みと同様に閾値電圧状態の順序的なシフトに支障は生じない。
【0035】
このように、本発明の半導体記憶装置によれば、“順方向”での書き込み、“逆方向”での書き込みのいずれにおいても、メモリセルに対してランダムアドレスでの多値データの書き込みを実現できる。
【0036】
また、読み出し制御構成を中心において、本発明による半導体記憶装置は、
前記制御部は、
前記フラグ記憶部の前記フラグデータが第1ページ→第2ページの順の“順方向”を示す場合に、前記メモリセルが第0、第1、第2、第3の状態の何れの閾値電圧状態に位置するのかを判定し、判定結果の閾値電圧状態を基準にデータ読み出しを行う動作と、
前記フラグ記憶部の前記フラグデータが第2ページ→第1ページの順の“逆方向”を示す場合に、前記メモリセルが第0、第1、第3、第4の状態の何れの閾値電圧状態に位置するのかを判定し、判定結果の閾値電圧状態を基準にデータ読み出しを行う動作と、
を実行することを特徴とするものである。
【0037】
制御部はフラグ記憶部におけるフラグデータを監視する。フラグデータをチェックして、読み出し対象のデータが、その履歴において、第1ページ→第2ページの順の“順方向”で書き込まれたものか、第2ページ→第1ページの順の“逆方向”で書き込まれたものかを判断する。
【0038】
上記の半導体記憶装置に対応する本発明による半導体記憶装置制御方法は、
前記フラグ記憶部から前記フラグデータを読み出すフラグデータ読み出し工程と、
前記フラグデータ読み出し工程で読み出したフラグデータが第1ページ→第2ページの順の“順方向”を示す場合に、前記メモリセルが第0、第1、第2、第3の状態の何れの閾値電圧状態に位置するのかを判定し、判定結果の閾値電圧状態を基準にデータ読み出しを行う工程と、
前記フラグデータ読み出し工程で読み出したフラグデータが第2ページ→第1ページの順の“逆方向”を示す場合に、前記メモリセルが第0、第1、第3、第4の状態の何れの閾値電圧状態に位置するのかを判定し、判定結果の閾値電圧状態を基準にデータ読み出しを行う工程と、
を有するものである。
【0039】
これによれば、メモリセルが“順方向”での書き込みモードと“逆方向”での書き込みモードのいずれにあっても、フラグ記憶部のフラグデータを参照して、閾値電圧状態を調整することにより、ランダムアドレスでメモリセルから多値データの読み出しを所期通りに行うことができる。
【0040】
また、上記において、第2ページの読み出し判定レベルについて、次のように構成することは好ましい。それは、前記第2ページの読み出し動作は、前記メモリセルが第1以下の状態か第2以上の状態の何れの閾値電圧状態に位置するのかを判定した上で読み出すというものである。これは、従来の技術において第2ページを読み出す場合と同様の読み出しであり、読み出し制御部の構成の複雑化を抑制することができる。
【0041】
上記構成において、さらに、前記制御部と前記フラグ記憶部との間に、SRAMバッファのような高速読み出し、書き込み可能な揮発メモリを有し、
前記制御部は、所望のタイミングで前記フラグデータを前記フラグ記憶部から前記揮発メモリへ転送し、前記所望のタイミングとは別のタイミングで、前記フラグデータを前記揮発メモリから前記フラグ記憶部へ転送するという態様もある。これによれば、書き込み動作、読み出し動作の高速化が可能である。
【0042】
上記構成において、好ましくは、さらに、ワード線毎に前記フラグデータを記憶するワード線別フラグ記憶部を備えているという態様もある。
【0043】
そして、さらに、全ての前記ワード線別のフラグデータの状態を管理するチップ別フラグ記憶部を備えている態様が好ましい。これによれば、チップ単位で、“順方向”書き込みか“逆方向”書き込みかを判別し、“順方向”書き込みのチップにおいては、ワード線別のフラグデータの判定が省略できるので、読み出し処理の高速化が可能となる。
【0044】
また、さらに、複数ページを単位とするブロック別に前記ワード線別のフラグデータの状態を管理するブロック別フラグ記憶部を備えている態様も好ましい。これによれば、ブロック単位で、“順方向”書き込みか“逆方向”書き込みかを判別し、“順方向”書き込みのブロックにおいては、ワード線別のフラグデータの判定が省略できるので、読み出し処理の高速化が可能となる。
【0045】
上記構成において、前記ワード線別フラグ記憶部が、前記メモリセルアレイの同一ワード線上に追加された前記メモリセルと同種類のフラグ用メモリセルであるという態様もある。これによれば、フラグデータ、書き込み状態データを記憶する領域の小面積化が可能であり、コスト削減に効果的である。
【0046】
上記構成において、好ましくは、次のような内容のフラグセル用ビット線制御回路を備えているのが好ましい。そのフラグセル用ビット線制御回路は、第1ページ→第2ページの順の“順方向”の書き込みを実行した場合は、前記フラグ用メモリセルを第0の状態から第1の状態に遷移させ、第2ページ→第1ページの順の“逆方向”の書き込みを実行した場合は、前記フラグ用メモリセルを第0の状態から第3の状態に遷移させるものである。これによれば、メモリセルアレイからデータを読み出すときに、必要なワード線設定回数を減らすことができ、高速処理を実現できる。
【0047】
また、上記構成において、前記フラグセル用ビット線制御回路は、前記フラグ用メモリセルの閾値電圧状態を読み出すためにワード線電圧を第2の状態と第3の状態との間の電圧に設定することが好ましい。
【発明の効果】
【0048】
本発明によれば、第2ページ→第1ページの順の“逆方向”の書き込みを実行しても、メモリセルに対して多値データとしてデータを記憶できるとともに、書き込み、読み出しも可能となる。
【0049】
また、読み出し動作および書き込み動作の高速化が可能である。
【0050】
また、フラグデータ、書き込み状態データを記憶する領域の小面積化が可能であり、コスト削減に効果的である。
【発明を実施するための最良の形態】
【0051】
以下、本発明の半導体記憶装置の実施の形態について、図面を参照しながら説明する。なお、ここで示す実施の形態によって本発明の技術的範囲が限定されるものではない。
【0052】
《実施の形態1》
本発明の実施の形態1について、図1の半導体記憶装置の構成を示すブロック図を用いて各部の動作を説明する。
【0053】
図1において、E1は制御部、E2はフラグ記憶部である。制御部E1は、ビット線制御回路2、カラムデコーダ3、データ入出力回路4、ワード線制御回路6、制御信号発生回路7a、制御電圧発生回路7b、ワード線別フラグ制御回路10およびワード線別状態制御回路11から構成されている。ワード線別フラグ制御回路10は、ワード線毎にフラグデータを記憶するワード線別フラグ記憶部に対応している。フラグ記憶部E2は不揮発記憶回路9で構成されている。その他の構成については従来の技術の場合の図21と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【0054】
不揮発記憶回路9は、ワード線別に書き込み状態データDaや、第1ページの書き込み前に第2ページの書き込みを実行した場合のワード線別のフラグデータFwを記憶する。
【0055】
ワード線別フラグ制御回路10は、不揮発記憶回路9からワード線別のフラグデータFwの読み出し、ワード線制御回路6およびビット線制御回路2へワード線別のフラグデータFwの供給を行い、また、書き込みのページ順序を識別して、ワード線別のフラグデータFwの更新を行い、不揮発記憶回路9へワード線別のフラグデータFwの書き込みの制御を行う。ここで、ワード線別のフラグデータFwは、第1ページ→第2ページの順の“順方向”で書き込んだ場合は“0”と定義し、第2ページ→第1ページの順の“逆方向”で書き込んだ場合は“1”と定義する。
【0056】
ワード線別状態制御回路11は、不揮発記憶回路9からワード線別の書き込み状態データDaの読み出し、ワード線制御回路6へ書き込み状態データDaの供給を行い、また、入力された書き込みページから書き込み状態データDaの更新を行い、不揮発記憶回路9への書き込み状態データDaの書き込みの制御を行う。書き込み状態データDaは、第1ページについてデータの書き込みが行われたか行われていないか、また、第2ページについてデータの書き込みが行われたか行われていないかを示すデータである。
【0057】
第1ページ→第2ページの順の“順方向”の書き込みを行った場合のメモリセルの状態遷移は、従来の技術の場合の図22と同じである。
【0058】
消去状態すなわちメモリセルの状態“0”において、第1ページ→第2ページの順の“順方向”の書き込みモードで、第1ページの書き込みを行った後のメモリセルの状態は、書き込みデータが“1”、“0”それぞれで、状態“0”、状態“1”になる。次に、第2ページの書き込みを行うとデータに応じて、
・第2ページ、第1ページのデータが“11”の場合、
状態“0”→状態“0”
・第2ページ、第1ページのデータが“10”の場合、
状態“0”→状態“1”
・第2ページ、第1ページのデータが“01”の場合、
状態“0”→状態“3”
・第2ページ、第1ページのデータが“00”の場合、
状態“1”→状態“2”
にそれぞれ閾値電圧の状態を移動させる。すなわち、第1ページ→第2ページの順の“順方向”に書き込みを行った場合は、メモリセルの閾値電圧は、従来技術と同様に、状態“0”、状態“1”、状態“2”、状態“3”の何れか1つになる。
【0059】
“順方向”での書き込みでは、先行ページ(第1ページ)での閾値電圧状態は、状態“0”(データ“11”)および状態“1”(データ“10”)である。後続ページ(第2ページ)での閾値電圧状態は、状態“0”(データ“11”)、状態“1”(データ“10”)、状態“2”(データ“00”)および状態“3”(データ“01”)である。これを詳しくながめると、次のとおりである。
【0060】
先行ページ(第1ページ)で状態“0”の閾値電圧で書き込みした後に後続ページ(第2ページ)で書き込みを行う場合、データ変化しないときは状態“0”の閾値電圧を用い、データ変化するときは状態“3”の閾値電圧を用いる。すなわち、状態“0”→状態“0”と、状態“0”→状態“3”であり、用いる閾値電圧状態の逆戻りは発生しない。
【0061】
また、先行ページ(第1ページ)で状態“1”の閾値電圧で書き込みした後に後続ページ(第2ページ)で書き込みを行う場合、データ変化しないときは状態“1”の閾値電圧を用い、データ変化するときは状態“2”の閾値電圧を用いる。すなわち、状態“1”→状態“1”と、状態“1”→状態“2”であり、用いる閾値電圧状態の逆戻りは発生しない。
【0062】
いずれにしても、“順方向”での書き込みにおいて、閾値電圧状態の順序的なシフトに支障は生じない。
【0063】
図2は第2ページ→第1ページの順の“逆方向”の書き込みを行った場合のメモリセルの状態遷移図を示している。
【0064】
消去状態すなわちメモリセルの状態“0”において、第2ページ→第1ページの順の“逆方向”の書き込みモードで、第2ページの書き込みを行った後のメモリセルの状態は、書き込みデータが“1”、“0”それぞれで、状態“0”、状態“3”になる。次に、第1ページの書き込みを行うとデータに応じて、
・第2ページ、第1ページのデータが“11”の場合、
状態“0”→状態“0”
・第2ページ、第1ページのデータが“10”の場合、
状態“0”→状態“1”
・第2ページ、第1ページのデータが“01”の場合、
状態“3”→状態“3”
・第2ページ、第1ページのデータが“00”の場合、
状態“3”→状態“4”
にそれぞれ閾値電圧の状態を移動させる。すなわち、第2ページ→第1ページの順の“逆方向”に書き込みを行った後のメモリセルの閾値電圧は、状態“0”、状態“1”、状態“3”、状態“4”の何れか1つになる。
【0065】
“逆方向”での書き込みでは、先行ページ(第2ページ)での閾値電圧状態は、状態“0”(データ“11”)および状態“3”(データ“01”)である。後続ページ(第1ページ)での閾値電圧状態は、状態“0”(データ“11”)、状態“1”(データ“10”)、状態“3”(データ“01”)および状態“4”(データ“00”)である。これを詳しくながめると、次のとおりである。
【0066】
先行ページ(第2ページ)で状態“0”の閾値電圧で書き込みした後に後続ページ(第1ページ)で書き込みを行う場合、データ変化しないときは状態“0”の閾値電圧を用い、データ変化するときは状態“1”の閾値電圧を用いる。すなわち、状態“0”→状態“0”と、状態“0”→状態“1”であり、用いる閾値電圧状態の逆戻りは発生しない。
【0067】
また、先行ページ(第2ページ)で状態“3”の閾値電圧で書き込みした後に後続ページ(第1ページ)で書き込みを行う場合、データ変化しないときは状態“3”の閾値電圧を用い、データ変化するときは状態“4”の閾値電圧を用いる。すなわち、状態“3”→状態“3”と、状態“3”→状態“4”であり、用いる閾値電圧状態の逆戻りは発生しない。
【0068】
いずれにしても、“逆方向”での書き込みにおいて、“順方向”での書き込みと同様に閾値電圧状態の順序的なシフトに支障は生じない。
【0069】
このように、本実施の形態の半導体記憶装置によれば、“順方向”での書き込み、“逆方向”での書き込みのいずれにおいても、メモリセルに対してランダムアドレスでの多値データの書き込みを実現できる。
【0070】
図3は、実施の形態1において、第2ページ→第1ページの順の“逆方向”にデータを書き込んだ場合のデータの読み出し方法を示している。
【0071】
第2ページのデータを読み出す場合、メモリセルのデータが状態“0”または状態“1”であると、読み出されるデータは“1”、メモリセルのデータが状態“3”または状態“4”であると、読み出されるデータは“0”となる。このため、メモリセルのデータが状態“1”以下か、状態“3”以上かを判定すれば読み出しが可能であり、読み出し時のワード線電圧を状態“1”と状態“2”の間の電圧である第2の判定レベルか、もしくは状態“2”と状態“3”の間の電圧である第3の判定レベルか何れかに設定すればよい。
【0072】
ここで、第2の判定レベルに設定することで、従来と同様に第2ページを読み出す場合と同様の読み出しが可能となり、ワード線制御回路6の回路構成を簡略化することができる。
【0073】
次に、第1ページのデータを読み出す場合は、メモリセルのデータが状態“0”または状態“3”であると、読み出されるデータは“1”、メモリセルのデータが状態“1”または状態“4”であると、読み出されるデータは“0”となる。したがって、第1ページのデータは、状態“0”、状態“1”、状態“3”、状態“4”の何れに存在しているのかを判定しなければならないので、読み出し時のワード線電圧を状態“0”と状態“1”の間の電圧である第1の判定レベルと、ワード線電圧を状態“2”と状態“3”の間の電圧である第3の判定レベルと、ワード線電圧を状態“3”と状態“4”の間の電圧である第4の判定レベルとの3回で、第1ページのデータを読み出すことができる。
【0074】
また、第1ページ→第2ページの順の“順方向”にデータを書き込んだ場合のデータの読み出し方法は、従来と同様、図23に示す方法であるので、説明を省略する。
【0075】
次に、メモリセルアレイ1へのデータ書き込み、読み出しのフローについて、それぞれ図4と図5を用いて説明する。
【0076】
書き込みフロー:
書き込み動作が開始され、外部より書き込みのページが指定されると、第1ページか第2ページかを判定する。その判定結果に応じて書き込みフローは異なるので第1ページと第2ページに分けて説明する。
【0077】
・第1ページの場合
制御部E1におけるワード線別状態制御回路11が不揮発記憶回路9から書き込み状態データDaを読み出し、もし、第2ページが書き込み未であれば、従来通りメモリセルを第1ページの書き込みデータに応じて、状態“0”または状態“1”にする。これは、第1ページ→第2ページの順の“順方向”での書き込みにおける第1ページの書き込みの場合の第1の書き込み動作a1である。
【0078】
一方、書き込み状態データDaの読み出し結果が第2ページ書き込み済であれば、図2のように書き込みデータに応じて、状態“0”、状態“1”、状態“3”、状態“4”にする。これは、第2ページ→第1ページの順の“逆方向”における第2ページの書き込みの場合の第4の書き込み動作a4である。
【0079】
・第2ページの場合
ワード線別状態制御回路11が不揮発記憶回路9から書き込み状態データDaを読み出し、もし、第1ページが書き込み済であれば、従来通りメモリセルを第1ページの書き込みデータに応じて、状態“0”、状態“1”、状態“2”、状態“3”にする。これは、第1ページ→第2ページの順の“順方向”での書き込みにおける第2ページの書き込みの場合の第2の書き込み動作a2である。
【0080】
一方、書き込み状態データDaの読み出し結果が第1ページ書き込み未であれば、第2ページ→第1ページの順の“逆方向”の処理となるので、ワード線別フラグ制御回路10を介して、不揮発記憶回路9へワード線別のフラグデータFwとして“1”を書き込む。そして、メモリセルは図2のように書き込みデータに応じて、状態“0”または状態“3”にする。これは、第2ページ→第1ページの順の“逆方向”における第2ページの書き込みの場合の第3の書き込み動作a3である。
【0081】
実際上のフローは、“順方向”の場合は、第1の書き込み動作a1→第2の書き込み動作a2となり、“逆方向”の場合は、第3の書き込み動作a3→第4の書き込み動作a4となる。
【0082】
読み出しフロー:
読み出し動作が開始され、外部より読み出しのページが指定されると、第1ページか第2ページかを判定する。その判定結果に応じて読み出しフローは異なるので、第1ページと第2ページに分けて説明する。
【0083】
・第1ページの場合
制御部E1におけるワード線別フラグ制御回路10が不揮発記憶回路9からワード線別のフラグデータFwを読み出し、もし、ワード線別のフラグデータFwが“0”であれば、これは“順方向”で書き込まれたデータの読み出しであることを示している。この場合、従来の図23と同様に、メモリセルは状態“0”、状態“1”、状態“2”、状態“3”の何れかであり、第3の判定レベルと第1の判定レベルの2回でデータを読み出す。これが“順方向”の場合の第1ページの読み出し動作である。
【0084】
一方、ワード線別のフラグデータFwが“1”であれば、これは“逆方向”で書き込まれたデータの読み出しであることを示している。この場合、メモリセルは状態“0”、状態“1”、状態“3”、状態“4”の何れかであり、図3のように、第4の判定レベルと第3の判定レベルと第1の判定レベルの3回でデータを読み出す。これが“逆方向”の場合の第1ページの読み出し動作である。
【0085】
ここで、第1の判定レベルより大きいときは、図3で状態“1”と状態“3”の何れかになるが、第1ページデータはそれぞれ“0”,“1”である。そのため、両者を区別するための第3の判定レベルが必要である。なお、判定レベルのシフトが降順になっているが、これは昇順でもかまわない。データ読み出し時には閾値状態の遷移は生じず、判定レベルのシフトの方向性については任意である。
【0086】
・第2ページの場合
ワード線別のフラグデータFwに依存しないので、図23または図3のように第2の判定レベルでメモリセルの閾値電圧状態を判定することでデータを読み出す。これは、“順方向”、“逆方向”のいずれにも当てはまる。
【0087】
以上説明したように実施の形態1では、第1ページと第2ページの書き込み順に制限無く多値メモリとしてデータを記憶できる。
【0088】
《実施の形態2》
本発明の実施の形態2について、図6の半導体記憶装置の構成を示すブロック図を用いて説明する。
【0089】
図6は図1に対して、揮発メモリ12を設けた点が異なる。揮発メモリ12へと不揮発記憶回路9は接続されており、書き込み状態データDaとフラグデータFwを送受信する。一般的に、不揮発記憶回路は、書き込み、読み出し速度が遅いが、それに対して揮発メモリはCMOS回路で構成されており、高速に書き込み、読み出しが可能である。そこで、実施の形態1におけるメモリセルアレイ1への書き込み、読み出し時に実施する不揮発記憶回路9への読み出し、書き込み動作を揮発メモリ12に対して行うことで高速な処理が可能となる。その他の構成については実施の形態1の場合の図1と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【0090】
図7は、揮発メモリ12へと不揮発記憶回路9とのデータ送受信の例を示している。
【0091】
電源ONされると、不揮発記憶回路9から書き込み状態データDa、フラグデータFwを読み出し、揮発メモリ12へ格納する。
【0092】
また、電源OFFの直前に、揮発メモリ12から不揮発記憶回路9へ書き込み状態データDa、フラグデータFwを書き込む。
【0093】
以上説明したように実施の形態2では、高速な書き込みおよび読み出し処理が可能となる。
【0094】
《実施の形態3》
本発明の実施の形態3について、図8の半導体記憶装置の構成を示すブロック図を用いて説明する。
【0095】
図8は図1に対して、チップ別フラグ制御回路13を設けた点が異なる。
【0096】
チップ別フラグ制御回路13は、不揮発記憶回路9からチップ別のフラグデータFcを読み出し、ワード線制御回路6へチップ別のフラグデータFcの供給を行い、また、ワード線別フラグ制御回路10からワード線別のフラグデータFwを入手して、チップ別のフラグデータFcの更新が必要かどうかを判断し、さらに、チップ別のフラグデータFcを不揮発記憶回路9へ書き込む。チップ別フラグ制御回路13は、全てのワード線別のフラグデータの状態を管理するチップ別フラグ記憶部に対応している。その他の構成については実施の形態1の場合の図1と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【0097】
図9は、チップ別フラグ制御回路13と不揮発記憶回路9とのデータ送受信の例を示している。電源ONされると、不揮発記憶回路9からチップ別フラグ制御回路13へチップ別のフラグデータFcを読み出す。また、電源OFFの前に、チップ別フラグ制御回路13から不揮発記憶回路9へチップ別のフラグデータFcを書き込む。
【0098】
次にメモリセルアレイ1へのデータ書き込み、読み出しのフローについて、それぞれ図10と図11を用いて説明する。
【0099】
書き込みフロー:
書き込み動作が開始され、外部より書き込みのページが指定されると、第1ページか第2ページかを判定する。その判定結果に応じて書き込みフローは異なるので第1ページと第2ページに分けて説明する。
【0100】
・第1ページの場合
ワード線別状態制御回路11が不揮発記憶回路9から書き込み状態データDaを読み出し、もし、第2ページが書き込み未であれば、従来通りメモリセルを第1ページの書き込みデータに応じて、状態“0”または状態“1”にする(第1の書き込み動作a1)。
【0101】
一方、書き込み状態データDaの読み出し結果が第2ページ書き込み済であれば、図2のように書き込みデータに応じて、状態“0”、状態“1”、状態“3”、状態“4”にする(第4の書き込み動作a4)。このように、第1ページの場合は、実施の形態1と同様である。
【0102】
・第2ページの場合
ワード線別状態制御回路11が不揮発記憶回路9から書き込み状態データDaを読み出し、もし、第1ページが書き込み済であれば、従来通りメモリセルを第1ページの書き込みデータに応じて、状態“0”、状態“1”、状態“2”、状態“3”にする(第2の書き込み動作a2)。
【0103】
一方、書き込み状態データDaの読み出し結果が第1ページ書き込み未であれば、第1ページ書き込みの前に第2ページの書き込みを実行する第2ページ→第1ページの順の“逆方向”の処理となるので、ワード線別フラグ制御回路10を介して、不揮発記憶回路9へワード線別のフラグデータFwとして“1”を書き込む(第3の書き込み動作a3)。さらに、チップ別フラグ制御回路13は、チップ別のフラグデータFcを不揮発記憶回路9へ書き込む。そして、メモリセルアレイ1のメモリセルは図2のように書き込みデータに応じて、状態“0”または状態“3”にする。
【0104】
読み出しフロー:
読み出し動作が開始され、外部より読み出しのページが指定されると、第1ページか第2ページかを判定する。その判定結果に応じて読み出しフローは異なるので、第1ページと第2ページに分けて説明する。
【0105】
・第1ページの場合
チップ別のフラグデータFcが“0”の場合は、第1ページ→第2ページの順の“順方向”に書き込みがなされているので、従来と同様に、第3の判定レベルと第1の判定レベルの2回でデータを読み出す。
【0106】
一方、チップ別のフラグデータFcが“1”の場合は、ワード線毎に書き込みページ順の判定が必要なので、ワード線別フラグ制御回路10が不揮発記憶回路9からワード線別のフラグデータFwを読み出し、もし、ワード線別のフラグデータFwが“0”であれば、第3の判定レベルと第1の判定レベルの2回、もし、ワード線別のフラグデータFwが“1”であれば、第4の判定レベルと第3の判定レベルと第1の判定レベルの3回でデータを読み出す。
【0107】
ここで、第1の判定レベルより大きいときは、図3で状態“1”と状態“3”の何れかになるが、第1ページデータはそれぞれ“0”,“1”である。そのため、両者を区別するための第3の判定レベルが必要である。
【0108】
・第2ページの場合
ワード線別のフラグデータFw、チップ別のフラグデータFcに依存しないので、図23または図3のように第2の判定レベルでメモリセルの閾値電圧状態を判定することでデータを読み出す。
【0109】
以上説明したように実施の形態3では、チップ単位で、“順方向”書き込みか“逆方向”書き込みかを判別し、“順方向”書き込みのチップにおいては、ワード線別のフラグデータの判定が省略できるので、読み出し処理の高速化が可能となる。
【0110】
《実施の形態4》
本発明の実施の形態4について、図12の半導体記憶装置の構成を示すブロック図を用いて説明する。
【0111】
メモリセルアレイ1aとメモリセルアレイ1bは、図8におけるメモリセルアレイ1を2つに分割したものである。ワード線制御回路6aとワード線制御回路6bは、図8におけるワード線制御回路6を2つに分割し、ワード線制御回路6aはメモリセルアレイ1a、ワード線制御回路6bはメモリセルアレイ1bに接続されている。ブロック別フラグ制御回路14は、不揮発記憶回路9からブロック別のフラグデータFbを読み出し、ワード線制御回路6aとワード線制御回路6bへ個々にブロック別のフラグデータFbの供給を行い、また、ワード線別フラグ制御回路10からワード線別のフラグデータFwを入手して、ブロック別のフラグデータFbの更新が必要かどうかを判断し、さらに、ブロック別のフラグデータFbを不揮発記憶回路9へ書き込む。ブロック別フラグ制御回路14は、複数ページを単位とするブロック別にワード線別のフラグデータの状態を管理するブロック別フラグ記憶部に対応している。その他の構成については実施の形態1の場合の図1と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【0112】
図13は、ブロック別フラグ制御回路14と不揮発記憶回路9とのデータ送受信の例を示している。電源ONされると、不揮発記憶回路9からブロック別フラグ制御回路14へブロック別のフラグデータFbを読み出す。また、電源OFFの前に、ブロック別フラグ制御回路14から不揮発記憶回路9へブロック別のフラグデータFbを書き込む。
【0113】
次にメモリセルアレイ1a、メモリセルアレイ1bへのデータ書き込み、読み出しのフローについて、それぞれ図14と図15を用いて説明する。
【0114】
書き込みフロー:
書き込み動作が開始され、外部より書き込みのページが指定されると、第1ページか第2ページかを判定する。その判定結果に応じて書き込みフローは異なるので第1ページと第2ページに分けて説明する。
【0115】
・第1ページの場合
ワード線別状態制御回路11が不揮発記憶回路9から書き込み状態データDaを読み出し、もし、第2ページが書き込み未であれば、従来通りメモリセルを第1ページの書き込みデータに応じて、状態“0”または状態“1”にする。
【0116】
一方、書き込み状態データDaを読み出し結果が第2ページ書き込み済であれば、図2のように書き込みデータに応じて、状態“0”、状態“1”、状態“3”、状態“4”にする。このように、第1ページの場合は、実施の形態1と同様である。
【0117】
・第2ページの場合
ワード線別状態制御回路11が不揮発記憶回路9から書き込み状態データDaを読み出し、もし、第1ページが書き込み済であれば、従来通りメモリセルを第1ページの書き込みデータに応じて、状態“0”、状態“1”、状態“2”、状態“3”にする。
【0118】
一方、書き込み状態データDaを読み出し結果が第1ページ書き込み未であれば、第1ページ書き込みの前に第2ページの書き込みを実行する第2ページ→第1ページの順の“逆方向”の処理となるので、ワード線別フラグ制御回路10を介して、不揮発記憶回路9へワード線別のフラグデータFwとして“1”を書き込む。さらに、ブロック別フラグ制御回路14は、ブロック別のフラグデータFbを不揮発記憶回路9へ書き込む。そして、メモリセルアレイ1のメモリセルは図2のように書き込みデータに応じて、状態“0”または状態“3”にする。
【0119】
読み出しフロー:
読み出し動作が開始され、外部より読み出しのページが指定されると、第1ページか第2ページかを判定する。その判定結果に応じて読み出しフローは異なるので、第1ページと第2ページに分けて説明する。
【0120】
・第1ページの場合
ブロック別のフラグデータFbが“0”の場合は、必ず第1ページ→第2ページの順の“順方向”に書き込みがなされているので、従来と同様に、第3の判定レベルと第1の判定レベルの2回でデータを読み出す。
【0121】
一方、ブロック別のフラグデータFbが“1”の場合は、ワード線毎に書き込みページ順の判定が必要なので、ワード線別フラグ制御回路10が不揮発記憶回路9からワード線別のフラグデータFwを読み出し、もし、ワード線別のフラグデータFwが“0”であれば、第3の判定レベルと第1の判定レベルの2回でデータを読み出し、もし、ワード線別のフラグデータFwが“1”であれば、第4の判定レベルと第3の判定レベルと第1の判定レベルの3回でデータを読み出す。
【0122】
ここで、第1の判定レベルより大きいときは、図3で状態“1”と状態“3”の何れかになるが、第1ページデータはそれぞれ“0”,“1”である。そのため、両者を区別するための第3の判定レベルが必要である。
【0123】
・第2ページの場合
ワード線別のフラグデータFw、ブロック別のフラグデータFbに依存しないので、図23または図3のように第2の判定レベルでメモリセルの閾値電圧状態を判定することでデータを読み出す。
【0124】
以上説明したように実施の形態4では、一部のページで第2ページ→第1ページの順の“逆方向”に書き込みがなされても、第1ページ→第2ページの順の“順方向”に書き込まれたブロックは高速に読み出しが可能であり、全体として読み出し速度を向上させることができる。
【0125】
《実施の形態5》
本発明の実施の形態5は、実施の形態1の不揮発記憶回路9に代えてフラグ用メモリセルアレイ15を備えたものである。図16の半導体記憶装置の構成を示すブロック図と、図17のメモリセルアレイ図を用いて説明する。
【0126】
フラグ用メモリセルアレイ15は、図17のようにメモリセルアレイ1の同一ワード線上に設けたメモリセルからなるメモリセルアレイで、メモリセルアレイ1のメモリセルと同種類のメモリセルで構成されている。フラグ用メモリセルアレイ15は、ワード線別のフラグデータFwおよび書き込み状態データDaを記憶する。メモリセルアレイ1のメモリセルは不揮発記憶回路9に比べ小面積であるので、フラグデータFwおよび書き込み状態データDaを記憶するための記憶回路を小面積化できる。
【0127】
フラグセル用ビット線制御回路16は、データ記憶回路を含み、ビット線を介してフラグ用メモリセルアレイ15中のメモリセルのデータを読み出したり、ビット線を介してフラグセル用メモリセルアレイ15中のメモリセルの状態を検出したり、ビット線を介してフラグセル用メモリセルアレイ15中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。
【0128】
フラグセル用ビット線制御回路16は、ワード線別フラグ制御回路10、ワード線別状態制御回路11が接続されており、それぞれワード線別のフラグデータFw、書き込み状態データDaの送受信を行う。
【0129】
その他の構成については実施の形態1の場合の図1と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【0130】
次に、図18を用いて、ワード線別のフラグデータFw、書き込み状態データDaの書き込みを実行したときのフラグ用メモリセルアレイ15のメモリセル状態遷移について説明する。
【0131】
消去状態すなわちメモリセルの状態“0”において、第1ページ→第2ページの順の“順方向”の書き込みを行ったときは、フラグ用メモリセルアレイ15のワード線別のフラグデータFwは状態“1”に移動させる。その後、第2ページの書き込みを実行した場合は、ワード線別のフラグデータFwは状態“1”のままにする。
【0132】
一方、消去状態すなわちメモリセルの状態“0”において、第2ページ→第1ページの順の“逆方向”の書き込みを行ったときは、フラグ用メモリセルアレイ15のワード線別のフラグデータFwは状態“3”に移動させる。その後、第1ページの書き込みを実行した場合は、ワード線別のフラグデータFwは状態“3”のままにする。
【0133】
なお、フラグ用メモリセルアレイ15への書き込み動作は、同一ワード線に接続されているので、メモリセルアレイ1へのデータ書き込みと同時に実施する。
【0134】
次にメモリセルアレイ1、フラグ用メモリセルアレイ15へのデータ書き込み、読み出しのフローについて、それぞれ図19と図20を用いて説明する。
【0135】
書き込みフロー:
書き込み動作が開始され、外部より書き込みのページが指定されると、第1ページか第2ページかを判定する。その判定結果に応じて書き込みフローは異なるので、第1ページと第2ページに分けて説明する。
【0136】
・第1ページの場合
ワード線を第1の判定レベルに設定してフラグ用メモリセルアレイ15から書き込み状態データDaを読み出し、ワード線別のフラグデータFwが状態“0”であれば、該当のワード線のメモリセルは未書き込みであるので、従来通りメモリセルアレイ1のメモリセルを第1ページの書き込みデータに応じて、状態“0”または状態“1”にするとともに、フラグ用メモリセルアレイ15のワード線別のフラグデータFwは状態“1”にする。
【0137】
一方、フラグ用メモリセルアレイ15から書き込み状態データDaを読み出し、状態“0”以外であれば、第2ページ書き込み済であるので、図2のように書き込みデータに応じて、メモリセルアレイ1のメモリセルを状態“0”、状態“1”、状態“3”、状態“4”にする。
【0138】
・第2ページの場合
ワード線を第1の判定レベルに設定してフラグ用メモリセルアレイ15から書き込み状態データDaを読み出し、ワード線別のフラグデータFwが状態“0”であれば、該当のワード線のメモリセルは未書き込みであり、第1ページ書き込みの前に第2ページの書き込みを実行する第2ページ→第1ページの順の“逆方向”の処理となるので、メモリセルアレイ1のメモリセルを図2のように書き込みデータに応じて、状態“0”または状態“3”にするとともに、フラグ用メモリセルアレイ15のワード線別のフラグデータFwは状態“3”にする。
【0139】
一方、フラグ用メモリセルアレイ15から書き込み状態データDaを読み出し、“0”以外であれば、第1ページ書き込み済であるので、従来通りメモリセルアレイ1のメモリセルを第1ページの書き込みデータに応じて、状態“0”、状態“1”、状態“2”、状態“3”にする。
【0140】
読み出しフロー:
読み出し動作が開始され、外部より読み出しのページが指定されると、第1ページか第2ページかを判定する。その判定結果に応じて読み出しフローは異なるので、第1ページと第2ページに分けて説明する。
【0141】
・第1ページの場合
ワード線を第3の判定レベルに設定して、フラグ用メモリセルアレイ15から書き込み状態データDaを読み出す。ここで、ワード線を第3の判定レベルで読み出すのは、その後の動作でメモリセルアレイ1のメモリセルデータを読み出すときに必要なワード線設定回数を減らすためである。すなわち、ワード線を第3の判定レベルに設定して、フラグ用メモリセルアレイ15から書き込み状態データDaを読み出すと同時に、ビット線制御回路2へメモリセルアレイ1のメモリセルデータをラッチしておく。
【0142】
フラグ用メモリセルアレイ15からのワード線別のフラグデータFwが状態“2”以下であれば、従来と同様に、メモリセルアレイ1のメモリセルは状態“0”、状態“1”、状態“2”、状態“3”の何れかであり、第1の判定レベルとビット線制御回路2へラッチされたデータとで判定を行ってデータを読み出す。ここで、データを確定させるために、第1の判定レベルと第3の判定レベルでの読み出しデータが必要ということである。
【0143】
一方、フラグ用メモリセルアレイ15からワード線別のフラグデータFwを読み出し、状態“3”以上であればメモリセルアレイ1のメモリセルは状態“0”、状態“1”、状態“3”、状態“4”の何れかであり、第4の判定レベルと第1の判定レベルとビット線制御回路2へラッチされたデータとで判定を行ってデータを読み出す。ここで、データを確定させるために、第1の判定レベルと第3の判定レベルと第4の判定レベルでの読み出しデータが必要ということである。
【0144】
・第2ページの場合
ワード線別のフラグデータFwに依存しないので、図23または図3のように第2の判定レベルでメモリセルの閾値電圧状態を判定することでデータを読み出す。
【0145】
以上説明したように実施の形態5では、ワード線別のフラグデータFwおよび書き込み状態データDaを記憶するメモリの面積を小面積化が可能となる。
【産業上の利用可能性】
【0146】
本発明の技術は、多値データを記憶することが可能なEEPROMを用いたNAND型フラッシュメモリ等の半導体記憶装置およびその制御方法として有用である。
【図面の簡単な説明】
【0147】
【図1】本発明の実施の形態1における半導体記憶装置の構成を示すブロック図
【図2】本発明の実施の形態1における半導体記憶装置で“逆方向”書き込みした場合のメモリセル閾値電圧の遷移を表す図
【図3】本発明の実施の形態1における半導体記憶装置で“逆方向”書き込みした場合の読み出しの概念図
【図4】本発明の実施の形態1における半導体記憶装置の書き込みの動作を示すフローチャート
【図5】本発明の実施の形態1における半導体記憶装置の読み出しの動作を示すフローチャート
【図6】本発明の実施の形態2における半導体記憶装置の構成を示すブロック図
【図7】本発明の実施の形態2における半導体記憶装置の揮発メモリと不揮発記憶回路のデータ送信の動作を示すフローチャート
【図8】本発明の実施の形態3における半導体記憶装置の構成を示すブロック図
【図9】本発明の実施の形態3における半導体記憶装置の揮発メモリと不揮発記憶回路のデータ送信の動作を示すフローチャート
【図10】本発明の実施の形態3における半導体記憶装置の書き込みの動作を示すフローチャート
【図11】本発明の実施の形態3における半導体記憶装置の読み出しの動作を示すフローチャート
【図12】本発明の実施の形態4における半導体記憶装置の構成を示すブロック図
【図13】本発明の実施の形態4における半導体記憶装置の揮発メモリと不揮発記憶回路のデータ送信の動作を示すフローチャート
【図14】本発明の実施の形態4における半導体記憶装置の書き込みの動作を示すフローチャート
【図15】本発明の実施の形態4における半導体記憶装置の読み出しの動作を示すフローチャート
【図16】本発明の実施の形態5における半導体記憶装置の構成を示すブロック図
【図17】本発明の実施の形態5における半導体記憶装置のメモリセルアレイを示した図
【図18】本発明の実施の形態5における半導体記憶装置のフラグ用メモリセルアレイのメモリセル閾値電圧の遷移を表す図
【図19】本発明の実施の形態5における半導体記憶装置の書き込みの動作を示すフローチャート
【図20】本発明の実施の形態5における半導体記憶装置の読み出しの動作を示すフローチャート
【図21】従来の技術における半導体記憶装置を構成を示すブロック図
【図22】従来の技術における半導体記憶装置の書き込みによるメモリセル閾値電圧の遷移を表す図
【図23】従来の技術における半導体記憶装置の読み出しの概念を示す図
【符号の説明】
【0148】
1,1a,1b メモリセルアレイ
2 ビット線制御回路
3 カラムデコーダ
4 データ入出力回路
5 データ入出力端子
6,6a,6b ワード線制御回路
7a 制御信号発生回路
7b 制御電圧発生回路
8 制御信号入力端子
9 不揮発記憶回路
10 ワード線別フラグ制御回路
11 ワード線別状態制御回路
12 揮発メモリ
13 チップ別フラグ制御回路
14 ブロック別フラグ制御回路
15 フラグ用メモリセルアレイ
16 フラグセル用ビット線制御回路




 

 


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