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発明の名称 半導体記憶装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−4839(P2007−4839A)
公開日 平成19年1月11日(2007.1.11)
出願番号 特願2005−180198(P2005−180198)
出願日 平成17年6月21日(2005.6.21)
代理人 【識別番号】100077931
【弁理士】
【氏名又は名称】前田 弘
発明者 山岡 邦吏 / 平野 博茂 / 坂上 雅彦
要約 課題
セルプレート線を電源電位(VDD)と接地電位(0V)との中間の電位(1/2VDD)に固定して、2本のビット線をそれぞれ電源電位(VDD)と接地電位(0V)とに振幅させる方式の半導体記憶装置では、メモリセルのストレージノードとセルプレート線との間にリセットトランジスタが必要となり、チップサイズが大きくなるという課題があった。

解決手段
セルプレート線CPを接地電位(0V)にほぼ等しい電位に固定して、ビット線BL0〜1を正負電圧に駆動する。
特許請求の範囲
【請求項1】
トランジスタとキャパシタとで構成されたメモリセルを有し、前記トランジスタのゲートにワード線が接続され、前記トランジスタのドレインにビット線が接続され、前記トランジスタのソースに前記キャパシタの第1の電極が接続され、前記キャパシタの第2の電極にセルプレート線が接続され、前記メモリセルを前記ワード線と前記ビット線との交点に配置した半導体記憶装置において、
前記セルプレート線を接地電位にほぼ等しい電位に固定し、前記ビット線を正負電圧で駆動することを特徴とする半導体記憶装置。
【請求項2】
請求項1記載の半導体記憶装置において、
前記キャパシタを強誘電体キャパシタで構成したことを特徴とする半導体記憶装置。
【請求項3】
請求項1記載の半導体記憶装置において、
ワード線制御信号振幅の最小電位とビット線振幅の最小電位とをほぼ同じ電位にすることを特徴とする半導体記憶装置。
【請求項4】
請求項1記載の半導体記憶装置において、
前記メモリセル内のトランジスタをNチャネル型MOSトランジスタとして、ワード線制御信号振幅の最小電位がビット線振幅の最小電位よりも大きく、かつワード線制御信号振幅の最小電位とビット線振幅の最小電位との差の絶対値が前記メモリセル内のトランジスタの閾値よりも小さいことを特徴とする半導体記憶装置。
【請求項5】
請求項1記載の半導体記憶装置において、
前記メモリセル内のトランジスタをNチャネル型MOSトランジスタとして、ワード線制御信号振幅の最小電位がビット線振幅の最小電位よりも小さいことを特徴とする半導体記憶装置。
【請求項6】
請求項1記載の半導体記憶装置において、
センスアンプが接続するビット線と前記メモリセルが接続するビット線とを電界効果トランジスタで分離したことを特徴とする半導体記憶装置。
【請求項7】
請求項6記載の半導体記憶装置において、
前記電界効果トランジスタをPチャネル型MOSトランジスタで構成したことを特徴とする半導体記憶装置。
【請求項8】
請求項1記載の半導体記憶装置において、
センスアンプが接続するビット線振幅の最小電位と前記メモリセルが接続するビット線振幅の最小電位とが異なることを特徴とする半導体記憶装置。
【請求項9】
請求項2記載の半導体記憶装置において、
ビット線振幅の最小電位と前記セルプレート線の電位との差の絶対値を前記強誘電体キャパシタの抗電圧以上とすることを特徴とする半導体記憶装置。
【請求項10】
請求項1記載の半導体記憶装置において、
前記ビット線を正電圧にプリチャージすることを特徴とする半導体記憶装置。
【請求項11】
請求項10記載の半導体記憶装置において、
選択ビット線のみを駆動することを特徴とする半導体記憶装置。
【請求項12】
請求項11記載の半導体記憶装置において、
前記選択ビット線を第1の振幅で駆動した後に、前記第1の振幅とは異なる第2の振幅で駆動することを特徴とする半導体記憶装置。
【請求項13】
請求項12記載の半導体記憶装置において、
前記選択ビット線の第1の駆動振幅よりも第2の駆動振幅が大きいことを特徴とする半導体記憶装置。
【請求項14】
請求項1記載の半導体記憶装置において、
前記ビット線を負電圧にプリチャージすることを特徴とする半導体記憶装置。
【請求項15】
請求項14記載の半導体記憶装置において、
選択ビット線のみを駆動することを特徴とする半導体記憶装置。
【請求項16】
請求項15記載の半導体記憶装置において、
前記選択ビット線を第1の振幅で駆動した後に、前記第1の振幅とは異なる第2の振幅で駆動することを特徴とする半導体記憶装置。
【請求項17】
請求項16記載の半導体記憶装置において、
前記選択ビット線の第1の駆動振幅よりも第2の駆動振幅が大きいことを特徴とする半導体記憶装置。
【請求項18】
請求項1記載の半導体記憶装置において、
前記ビット線の負電圧設定を負電圧源で実施することを特徴とする半導体記憶装置。
【請求項19】
請求項1記載の半導体記憶装置において、
前記ビット線の負電圧設定をキャパシタカップリングで実施することを特徴とする半導体記憶装置。
【請求項20】
請求項19記載の半導体記憶装置において、
前記キャパシタカップリングのためのキャパシタを強誘電体キャパシタで構成したことを特徴とする半導体記憶装置。
【請求項21】
請求項1記載の半導体記憶装置において、
ビット線振幅の最小電位と前記セルプレート線の電位との差をトランジスタのビルトイン電圧よりも小さくすることを特徴とする半導体記憶装置。
【請求項22】
請求項1記載の半導体記憶装置において、
前記セルプレート線の電位と“H”データ書き込み電圧との差と、前記セルプレート線の電位と“L”データ書き込み電圧との差とが異なることを特徴とする半導体記憶装置。
【請求項23】
トランジスタと抵抗とで構成されたメモリセルを有し、前記トランジスタのゲートにワード線が接続され、前記トランジスタのドレインにビット線が接続され、前記トランジスタのソースに前記抵抗の第1の電極が接続され、前記抵抗の第2の電極にセルプレート線が接続され、前記メモリセルを前記ワード線と前記ビット線との交点に配置した半導体記憶装置において、
前記セルプレート線を接地電位にほぼ等しい電位に固定し、前記ビット線を正負電圧で駆動することを特徴とする半導体記憶装置。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体記憶装置の書き込み及び読み出し動作とメモリ構成に関するものである。
【背景技術】
【0002】
最近、携帯端末機器やICカード等の記憶機能を備えた小型かつ高性能の電子機器類の普及に伴い、これに適した低電圧、低消費電力及び高速動作の半導体記憶装置の要望が高まっている。特に、不揮発性メモリの要望が高く、代表的なものとしてフラッシュメモリが挙げられるが、低消費電力性、高速動作性の観点から強誘電体メモリが注目されている。強誘電体メモリは、強誘電体膜を用いたキャパシタの分極方向の相違を利用して不揮発性データを記憶するように構成されているので、データの書き換えには分極方向を反転させるための電界をかけるだけでよいことから、低電圧、低消費電力、高速動作という特徴がある。
【0003】
図5は従来例のメモリセル部回路図、図6は従来例の動作タイミングチャートである。以下、従来例について、図面を参照しながら説明する(非特許文献1参照)。
【0004】
図5は、従来の強誘電体メモリの2トランジスタ2キャパシタ型(2T2C型)メモリセルアレイの一部と周辺回路を示したもので、BPはビット線プリチャージ信号、BP2は第2のビット線プリチャージ信号、SAEはセンスアンプ起動信号、WL0〜3は第1〜第4のワード線、CPはセルプレート線、RSTはリセット信号、BL0〜1は第1及び第2のビット線、51は第1のメモリセルトランジスタ、52は第1の強誘電体キャパシタ、53は第1のリセットトランジスタ、54は第2のメモリセルトランジスタ、55は第2の強誘電体キャパシタ、56は第2のリセットトランジスタであり、第1のメモリセルトランジスタ51のゲートに第2のワード線WL1が接続され、ドレインに第1のビット線BL0が接続され、ソース(ストレージノード)に第1の強誘電体キャパシタ52の第1の電極が接続され、第1の強誘電体キャパシタ52の第2の電極にセルプレート線CPが接続され、第1のリセットトランジスタ53のゲートにリセット信号RSTが接続され、ドレインに第1のメモリセルトランジスタ51のソースが接続され、ソースにセルプレート線CPが接続されている。また、第2のメモリセルトランジスタ54のゲートに第2のワード線WL1が接続され、ドレインに第2のビット線BL1が接続され、ソース(ストレージノード)に第2の強誘電体キャパシタ55の第1の電極が接続され、第2の強誘電体キャパシタ55の第2の電極にセルプレート線CPが接続され、第2のリセットトランジスタ56のゲートにリセット信号RSTが接続され、ドレインに第2のメモリセルトランジスタ54のソースが接続され、ソースにセルプレート線CPが接続されている。第1及び第2のビット線BL0〜1は、センスアンプ、ビット線プリチャージ回路などから構成される周辺回路(Peripheral Circuitry)に接続されている。また、セルプレート線CPは、1/2VDDに固定されている。
【0005】
次に、上記従来例において第1の強誘電体キャパシタ52に“H”データが、第2の強誘電体キャパシタ55に“L”データがそれぞれ保持されている場合の読み出し動作と再書き込み動作について説明する。まず、図6のt01のタイミングでBP、RSTを論理電圧“H”とし、BP2、WL1、SAEを論理電圧“L”とする。そのとき、第1及び第2のビット線BL0〜1、セルプレート線CP、第1及び第2のメモリセルトランジスタ51,54のソースの電位は、1/2VDDとなる。次に、t02のタイミングでBP、RSTを論理電圧“L”とすると、第1及び第2のビット線BL0〜1は、フローティング状態となり、第1及び第2のリセットトランジスタ53,56がオフする。t03のタイミングでBP2を論理電圧“H”とすると、第1及び第2のビット線BL0〜1が論理電圧“L”にプリチャージされ、t04のタイミングでBP2を論理電圧“L”とした後に、t05のタイミングでWL1を昇圧電位VPPにすると、“H”データが保持されている第1の強誘電体キャパシタ52から“H”データが読み出され、第1のビット線BL0に“H”データに相当する電位が現れ、また、“L”データが保持されている第2の強誘電体キャパシタ55から“L”データが読み出され、第2のビット線BL1に“L”データに相当する電位が現れる。その状態で、t06のタイミングでSAEを論理電圧“H”にしてセンスアンプを起動するとBL0は論理電圧“H”に、BL1は論理電圧“L”に増幅される。t09〜t12のタイミングで1/2VDDのセルプレート線CPに対して第1のビット線BL0に論理電圧“H”が印加され、+1/2VDDの電位が第1の強誘電体キャパシタ52に印加されて“H”データが再書き込みされ、第2のビット線BL1に論理電圧“L”が印加され、−1/2VDDの電位が第2の強誘電体キャパシタ55に印加されて“L”データが再書き込みされる。次に、t12のタイミングでBP、RSTを論理電圧“H”に、SAEを論理電圧“L”とすると、第1及び第2のビット線BL0〜1は1/2VDDとなる。最後に、t13のタイミングでWL1を論理電圧“L”として読み出しと再書き込み動作が終了する。
【非特許文献1】H.Hirano,et al.,“High Density and Low Power Nonvolatile FeRAM with Non-Driven Plate and Selected Driven Bit-line Scheme",Symposium on VLSI Circuits Digest,pp.446-447,Jun.2004
【発明の開示】
【発明が解決しようとする課題】
【0006】
上記従来の強誘電体メモリでは、電源投入時にセルプレート線CPを1/2VDDにするため、このセルプレート線CPに接続される強誘電体キャパシタ52,55の第2の電極が1/2VDDになり、フローティング状態である当該強誘電体キャパシタ52,55の第1の電極との間に電位差が生じ、保持されているデータが破壊される。それを防止するために、図5に示すとおりリセットトランジスタ53,56が必要となり、チップサイズが大きくなるという課題があった。
【課題を解決するための手段】
【0007】
上記課題を解決するために、本発明の半導体記憶装置は、セルプレート線を接地電位にほぼ等しい電位に固定し、ビット線を正負電圧で駆動することを特徴とする。
【発明の効果】
【0008】
本発明の半導体記憶装置は、メモリセルのストレージノードとセルプレート線との間にリセットトランジスタがなく、チップサイズを小さくできる。また、高速な半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【0009】
図1は本発明の第1の実施形態の動作タイミングチャート、図2は本発明の第1の実施形態の構成図である。本発明の第1の実施形態の強誘電体メモリについて、図1及び図2を参照しながら説明する。
【0010】
図1は、本発明の第1の実施形態の強誘電体メモリの動作タイミングチャートを示したもので、BPは第1のビット線プリチャージ信号、SSWはシェアードゲート起動信号、XBP2は第2のビット線プリチャージ信号、WL0はワード線、SAEはセンスアンプ起動信号、WAPは選択ビット線増幅信号、BL0〜1は第1及び第2のビット線、NGV1は第1の負電位、NGV2は第2の負電位である。
【0011】
図2は、本発明の第1の実施形態の強誘電体メモリの2T2C型メモリセルアレイの一部と周辺回路を示したもので、BPは第1のビット線プリチャージ信号、SSWはシェアードゲート起動信号、XBP2は第2のビット線プリチャージ信号、SAEはセンスアンプ起動信号、WAPは選択ビット線増幅信号、NGV2は第2の負電圧、WL0〜1は第1及び第2のワード線、CP0〜1は第1及び第2のセルプレート線、BL0〜3は第1〜第4のビット線、BL0S〜3Sは第1〜第4のセンスアンプ部ビット線、21は第1のトランジスタ、22は第1の強誘電体キャパシタ、23は第2のトランジスタ、24は第2の強誘電体キャパシタであり、第1のトランジスタ21のゲートに第1のワード線WL0が接続され、第1のトランジスタ21のドレインに第1のビット線BL0が接続され、第1のトランジスタ21のソース(ストレージノード)に第1の強誘電体キャパシタ22の第1の電極が接続され、第1の強誘電体キャパシタ22の第2の電極に第1のセルプレート線CP0が接続されている。また、第2のトランジスタ23のゲートに第1のワード線WL0が接続され、第2のトランジスタ23のドレインに第2のビット線BL1が接続され、第2のトランジスタ23のソース(ストレージノード)に第2の強誘電体キャパシタ24の第1の電極が接続され、第2の強誘電体キャパシタ24の第2の電極に第1のセルプレート線CP0が接続されている。25〜2Dは第3〜第11のトランジスタ、2Eはセンスアンプであり、第3及び第4のトランジスタ25,26のゲートに第2のビット線プリチャージ信号XBP2が接続され、第3及び第4のトランジスタ25,26のソースにVDDが接続され、第3のトランジスタ25のドレインに第1のビット線BL0が接続され、第4のトランジスタ26のドレインに第2のビット線BL1が接続され、第5及び第6のトランジスタ27,28のゲートに第1のビット線プリチャージ信号BPが接続され、第5及び第6のトランジスタ27,28のソースに接地電位が接続され、第5のトランジスタ27のドレインに第1のビット線BL0が接続され、第6のトランジスタ28のドレインに第2のビット線BL1が接続され、第7のトランジスタ29のゲートに選択ビット線増幅信号WAPが接続され、第7のトランジスタ29のソースに第2の負電位NGV2が接続され、第7のトランジスタ29のドレインに第8及び第9のトランジスタ2A,2Bのソースが接続され、第8のトランジスタ2Aのゲートに第2のビット線BL1が接続され、第8のトランジスタ2Aのドレインが第1のビット線BL0に接続され、第9のトランジスタ2Bのゲートが第1のビット線BL0に接続され、第9のトランジスタ2Bのドレインが第2のビット線BL1に接続され、第10及び第11のトランジスタ2C,2Dのゲートがシェアードゲート起動信号SSWに接続され、第10のトランジスタ2Cのドレインが第1のビット線BL0に接続され、第10のトランジスタ2Cのソースが第1のセンスアンプ部ビット線BL0Sに接続され、第11のトランジスタ2Dのドレインが第2のビット線BL1に接続され、第11のトランジスタ2Dのソースが第2のセンスアンプ部ビット線BL1Sに接続され、WL0〜1、CP0〜1、XBP2、BP、NGV2、WAP、SSW、SAEは周辺回路に接続され、CP0〜1は周辺回路内で接地電位に接続されている。
【0012】
次に、図2において第1の強誘電体キャパシタ22に“H”データが、第2の強誘電体キャパシタ24に“L”データがそれぞれ保持されている場合の読み出し動作と再書き込み動作について説明する。まず、図1のt01のタイミングでBP、SSW、XBP2を論理電圧“H”とし、SAE、WAPを論理電圧“L”、WL0をNGV1とする。そのとき、第1及び第2のビット線BL0〜1は、第5及び第6のトランジスタ27,28がオンしているので、論理電圧“L”となる。次に、t02のタイミングでBP、SSWを論理電圧“L”とすると、第1及び第2のビット線BL0〜1並びに第1及び第2のセンスアンプ部ビット線BL0S〜1Sがフローティング状態となる。更に、t03のタイミングでXBP2を論理電圧“L”とすると、第3及び第4のトランジスタ25,26がオンすることにより、第1及び第2のビット線BL0〜1が論理電圧“H”にプリチャージされ、t04のタイミングでXBP2を論理電圧“H”とし、第3及び第4のトランジスタ25,26をオフした後に、t05のタイミングで第1のワード線WL0を昇圧電位VPPにすると、“H”データが保持されている第1の強誘電体キャパシタ22から“H”データが読み出され、第1のビット線BL0に“H”データに相当する電位が現れ、また、“L”データが保持されている第2の強誘電体キャパシタ24から“L”データが読み出され、第2のビット線BL1に“L”データに相当する電位が現れる。その状態で、t06のタイミングでSAEを論理電圧“H”にしてセンスアンプ2Eを起動するとBL0は論理電圧“H”に、BL1は論理電圧“L”(接地電位)にそれぞれ増幅される。t09のタイミングでWAPを論理電圧“H”とすると、BL1は第2の負電位NGV2に増幅される。そして、t09〜t12のタイミングで接地電位のセルプレート線CP0〜1に対して第1のビット線BL0に論理電圧“H”が印加され、+VDDの電位が第1の強誘電体キャパシタ22に印加されることで“H”データが再書き込みされ、第2のビット線BL1に第2の負電位NGV2が印加され、−NGV2の電位が第2の強誘電体キャパシタ24に印加されることで“L”データが再書き込みされる。次に、t12のタイミングでBP、SSWを論理電圧“H”に、SAE、WAPを論理電圧“L”とすると、第1及び第2のビット線BL0〜1は論理電圧“L”となる。最後に、t13のタイミングで第1のワード線WL0を論理電圧“L”として読み出しと再書き込み動作が終了する。
【0013】
以上のように、本発明の第1の実施形態の強誘電体メモリでは、セルプレート線CP0〜1を接地電位にほぼ等しい電位に固定して、“H”データと“L”データとを同時に書き込む動作により、チップサイズを大きくすることなく高速動作を実現することができる。
【0014】
なお、ワード線振幅の最小電位NGV1とビット線振幅の最小電位NGV2とをほぼ同じ電位とすれば、負電位発生回路を1種類とすることができ、回路面積を削減することができる。
【0015】
また、図2に示したように第1及び第2のトランジスタ(メモリセルトランジスタ)21,23としてNチャネル型MOSトランジスタを使用し、ワード線振幅の最小電位NGV1がビット線振幅の最小電位NGV2よりも大きく、かつNGV1とNGV2との差の絶対値が第1及び第2のトランジスタ21,23の閾値電圧よりも小さくなるようにしてもよい。NGV1をNGV2よりも絶対値を小さくすることで、NGV1の消費電力を削減することができる。
【0016】
第1及び第2のトランジスタ21,23としてNチャネル型MOSトランジスタを使用し、ワード線振幅の最小電位NGV1がビット線振幅の最小電位NGV2より小さくなるようにしてもよい。
【0017】
また、図2に示したように、第1〜第4のセンスアンプ部ビット線BL0S〜3Sとメモリセルが接続する第1〜第4のビット線BL0〜3とを第10及び第11のトランジスタ(Pチャネル型MOSトランジスタ)2C,2Dで分離するのがよい。分離用のトランジスタ2C,2DとしてPチャネル型MOSトランジスタを使用することで、負電位を供給する部分をメモリセル部分だけにすることができるため、負電位発生回路の消費電力を抑制することができ、また負電位制御回路の規模を最小限にすることができて、低消費電力化と小チップ化が実現できる。
【0018】
また、第1〜第4のセンスアンプ部ビット線BL0S〜3Sの振幅の最小電位を、メモリセルが接続する第1〜第4のビット線BL0〜3の振幅の最小電位と異なるようにしてもよい。例えば、第1〜第4のセンスアンプ部ビット線BL0S〜3Sの振幅の最小電位を第1〜第4のビット線BL0〜3の振幅の最小電位よりも絶対値を小さくする。センスアンプ2Eが接続するビット線BL0S〜3Sの振幅を小さくすることで、センスアンプ2Eの消費電力を削減することができ、低消費電力化が可能である。
【0019】
また、接地電位にほぼ等しいセルプレート線CP0〜1の電位とビット線振幅の最小電位NGV2との差がメモリセル内の強誘電体キャパシタ22,24の抗電圧以上としてもよい。これにより、メモリセル内の強誘電体キャパシタ22,24に抗電圧以上の電圧を印加して分極反転を実施することができる。
【0020】
上記のとおり、本実施形態では第1及び第2のビット線BL0〜1をVDDにプリチャージした。しかも、図1のt05のタイミングでワード線WL0を昇圧電位VPPにした後に、t06のタイミングでセンスアンプ2Eを起動することにより、第1及び第2のビット線BL0〜1の電位をそれぞれVDD及び0Vに増幅する時間を短縮することができた。
【0021】
また、図1に示したように、第1及び第2のビット線BL0〜1の電位振幅は、t06のタイミングでセンスアンプ2Eを起動した後に増幅される振幅よりも、t09のタイミングで選択ビット線増幅信号WAPを起動した後に増幅される振幅の方が大きい。このように、センスアンプ2Eで増幅されるビット線振幅をメモリセルに書き込みするときのビット線振幅よりも小さくすることで、消費電力を削減することができる。
【0022】
次に、本発明の第2の実施形態の強誘電体メモリについて、図面を参照しながら説明する。図3は本発明の第2の実施形態の動作タイミングチャート、図4は本発明の第2の実施形態の構成図である。
【0023】
図3は、本発明の第2の実施形態の強誘電体メモリの動作タイミングチャートを示したもので、BPは第1のビット線プリチャージ信号、SSWはシェアードゲート起動信号、BP2は第2のビット線プリチャージ信号、WL0はワード線、SAEはセンスアンプ起動信号、WAPは選択ビット線増幅信号、BL0〜1は第1及び第2のビット線、NGV1は第1の負電位、NGV2は第2の負電位である。
【0024】
図4は、本発明の第2の実施形態の強誘電体メモリの2T2C型メモリセルアレイの一部と周辺回路を示したものである。本実施形態では、第3及び第4のトランジスタ25,26のゲートに第2のビット線プリチャージ信号BP2が接続され、第3及び第4のトランジスタ25,26のソースに第2の負電位NGV2が接続され、第3のトランジスタ25のドレインに第1のビット線BL0が接続され、第4のトランジスタ26のドレインに第2のビット線BL1が接続される。その他の点は図2と同様である。WL0〜1、CP0〜1、BP2、BP、NGV2、WAP、SSW、SAEは周辺回路に接続され、CP0〜1は周辺回路内で接地電位に接続されている。
【0025】
次に、図4において第1の強誘電体キャパシタ22に“H”データが、第2の強誘電体キャパシタ24に“L”データがそれぞれ保持されている場合の読み出し動作と再書き込み動作について説明する。まず、図3のt01のタイミングでBP、SSWを論理電圧“H”とし、BP2、SAE、WAPを論理電圧“L”、WL0をNGV1とする。そのとき、第1及び第2のビット線BL0〜1は、第5及び第6のトランジスタ27,28がオンしているので、論理電圧“L”となる。次に、t02のタイミングでBP、SSWを論理電圧“L”とすると、第1及び第2のビット線BL0〜1並びに第1及び第2のセンスアンプ部ビット線BL0S〜1Sがフローティング状態となる。更に、t03のタイミングでBP2を論理電圧“H”とすると、第3及び第4のトランジスタ25,26がオンすることにより、第1及び第2のビット線BL0〜1が第2の負電位NGV2にプリチャージされ、t04のタイミングでBP2を論理電圧“L”とし、第3及び第4のトランジスタ25,26をオフした後に、t05のタイミングで第1のワード線WL0を昇圧電位VPPにすると、“H”データが保持されている第1の強誘電体キャパシタ22から“H”データが読み出され、第1のビット線BL0に“H”データに相当する電位が現れ、また、“L”データが保持されている第2の強誘電体キャパシタ24から“L”データが読み出され、第2のビット線BL1に“L”データに相当する電位が現れる。その状態で、t06のタイミングでSAEを論理電圧“H”にしてセンスアンプ2Eを起動するとBL0は論理電圧“H”に、BL1は論理電圧“L”(接地電位)にそれぞれ増幅される。t09のタイミングでWAPを論理電圧“H”とすると、BL1は第2の負電位NGV2に増幅される。そして、t09〜t12のタイミングで接地電位のセルプレート線CP0〜1に対して第1のビット線BL0に論理電圧“H”が印加され、+VDDの電位が第1の強誘電体キャパシタ22に印加されることで“H”データが再書き込みされ、第2のビット線BL1に第2の負電位NGV2が印加され、−NGV2の電位が第2の強誘電体キャパシタ24に印加されることで“L”データが再書き込みされる。次に、t12のタイミングでBP、SSWを論理電圧“H”に、SAE、WAPを論理電圧“L”とすると、第1及び第2のビット線BL0〜1は論理電圧“L”となる。最後に、t13のタイミングで第1のワード線WL0を論理電圧“L”として読み出しと再書き込み動作が終了する。
【0026】
以上のように本発明の第2の実施形態の強誘電体メモリでは、ビット線BL0〜1を負電位NGV2にプリチャージするため、高速・低消費電力でプリチャージすることができるとともに、セルプレート線CP0〜1を接地電位にほぼ等しい電位に固定して、“H”データと“L”データとを同時に書き込む動作により、チップサイズを大きくすることなく高速動作を実現することができる。
【0027】
なお、上記第1及び第2の実施形態において、接地電位にほぼ等しいセルプレート線CP0〜1と負電位のビット線との電位差NGV2を、トランジスタのビルトイン電圧以下とすればよい。これにより、ほぼ接地電位に等しい電位を持つ基板にビット線から電流が流れることがないため、基板構造はツインウェルにすることができ、プロセスコストを削減することができる。
【0028】
また、上記第1及び第2の実施形態において、接地電位にほぼ等しいセルプレート線CP0〜1とVDDにほぼ等しい正電位に増幅される一方のビット線との間の電位差の絶対値と、接地電位にほぼ等しいセルプレート線CP0〜1と負電位NGV2に増幅される他方のビット線との間の電位差の絶対値とを異ならせてもよい。“H”データと“L”データを書き込むときの電位差が異なることにより、例えば、“L”データを“H”データに書き換えるときの電位が、“H”データと“L”データが同じときと比較して小さくなるため、インプリントがかかりにくくなり、インプリント特性を向上することができる。
【0029】
次に、上記第1及び第2の実施形態の強誘電体メモリに好適に用いられる負電位発生回路を説明する。図7は負電位発生回路の構成図、図8は負電位発生回路の動作タイミングチャートである。
【0030】
図7において、71はリングオシレータ、72はチャージポンプ回路、73は強誘電体キャパシタ、74は第1のトランジスタ、75は第2のトランジスタ、VNGVは負電位である。ノードAはリングオシレータ71の出力であり、強誘電体キャパシタ73の第1の電極に接続され、ノードBは強誘電体キャパシタ73の第2の電極である。
【0031】
まず、図8のt01のタイミングでノードAを0Vとすると、ノードB、VNGVは0Vである。次に、t02のタイミングでノードAをVDDにすると、ノードBに一瞬VDDが発生するが、第1のトランジスタ74がオンするので、当該第1のトランジスタ74の閾値Vt1まである時定数で放電してから第1のトランジスタ74はオフとなる。このとき、第2のトランジスタ75のゲートとソースは接続されて等電位なので、第2のトランジスタ75はオフになっている。次に、t03のタイミングでノードAがVDDから0Vに下がるとノードBの電圧は一瞬−VDD+Vt1まで下がるので、第1のトランジスタ74はオフとなり、第2のトランジスタ75はオンとなり、ノードBが−Vt2になるまで充電される。これによって、この充電電荷と等量の電荷がVNGVに注入され、VNGVは少し負電位になる。このような動作が繰り返し実施されることにより、VNGVが−VDD+Vt1+Vt2に達したところでVNGVへの電子の供給は止まる。強誘電体キャパシタ73は、常誘電体キャパシタよりも低面積で容量値が大きいため、小チップ化が可能となる。
【0032】
なお、以上の説明は2T2C型の強誘電体メモリを一例として記載したが、1トランジスタ1キャパシタ型(1T1C型)の強誘電体メモリにも当然、適用できる。また、セルプレート線を接地電位にほぼ等しい電位に固定し、ビット線を正負電圧に駆動する方式は、強誘電体メモリ以外の半導体記憶装置で電界効果トランジスタとキャパシタとで構成されたメモリセルを有し、トランジスタのゲートにワード線が接続され、トランジスタのドレインにビット線が接続され、トランジスタのソースにキャパシタの第1の電極が接続され、キャパシタの第2の電極にセルプレート線が接続され、メモリセルをワード線とビット線との交点に配置したものに適用可能である。
【0033】
最後に、本発明の第3の実施形態の強誘電体メモリについて、図面を参照しながら説明する。図9は本発明の第3の実施形態のメモリセル構成図である。
【0034】
図9において、WL0〜3は第1〜第4のワード線、BL0〜1は第1及び第2のビット線、91はトランジスタ、92は抵抗であり、トランジスタ91のゲートに第2のワード線WL1が接続され、トランジスタ91のドレインに第1のビット線BL0が接続され、トランジスタ91のソース(ストレージノード)に抵抗92の第1のノードが接続され、抵抗92の第2のノードに接地電位VSS(0V)が接続されている。第1及び第2のビット線BL0〜1は、正負電圧で駆動される。
【0035】
以上のように、メモリセル内に抵抗92を有する半導体記憶装置において、一方のノードを接地電位に固定することと、記憶素子として強誘電体キャパシタではなく抵抗92を使用することで、高速、高信頼性動作を実現することができる。
【産業上の利用可能性】
【0036】
本発明の半導体記憶装置は、低電圧・高信頼性が要求される分野として有用である。
【図面の簡単な説明】
【0037】
【図1】本発明の第1の実施形態の動作タイミングチャートである。
【図2】本発明の第1の実施形態の構成図である。
【図3】本発明の第2の実施形態の動作タイミングチャートである。
【図4】本発明の第2の実施形態の構成図である。
【図5】従来例のメモリセル部回路図である。
【図6】従来例の動作タイミングチャートである。
【図7】本発明の負電位発生回路の構成図である。
【図8】本発明の負電位発生回路の動作タイミングチャートである。
【図9】本発明の第3の実施形態のメモリセル構成図である。
【符号の説明】
【0038】
21 第1の(メモリセル)トランジスタ
22 第1の強誘電体キャパシタ
23 第2の(メモリセル)トランジスタ
24 第2の強誘電体キャパシタ
25〜2D 第3〜第11のトランジスタ
71 リングオシレータ
72 チャージポンプ回路
73 強誘電体キャパシタ
74 第1のトランジスタ
75 第2のトランジスタ
91 トランジスタ
92 抵抗
BL0〜3 第1〜第4のビット線
BL0S〜3S 第1〜第4のセンスアンプ部ビット線
BP ビット線プリチャージ信号
BP2 第2のビット線プリチャージ信号
CP0〜1 第1及び第2のセルプレート線
NGV1〜2 第1及び第2の負電位
SAE センスアンプ起動信号
SSW シェアードゲート起動信号
VNGV 負電位
WAP 選択ビット線増幅信号
WL0〜3 第1〜第4のワード線
XBP2 第2のビット線プリチャージ信号




 

 


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