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発明の名称 画像処理装置及び画像処理方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−4780(P2007−4780A)
公開日 平成19年1月11日(2007.1.11)
出願番号 特願2006−139936(P2006−139936)
出願日 平成18年5月19日(2006.5.19)
代理人 【識別番号】100097445
【弁理士】
【氏名又は名称】岩橋 文雄
発明者 平田 啓二
要約 課題
Window画像処理において巨大ローカルメモリを必要とせず、データ読出しに対してのWindow画像処理効率を上げる事ができる画像処理装置及び画像処理方法を提供すること。

解決手段
メインメモリ503に記憶された画像データに対して、メインメモリ503の読み込みアドレスを発生する第1のメモリアドレス発生部501−1と、任意のN画素×N画素の画像データを入力データとして演算処理を行い1画素のデータを出力する画像処理部と、画像処理部で処理された画像データのメインメモリ503への書き込み先アドレスを発生する第2のメモリアドレス発生部501−5とを備え、第1のメモリアドレス発生部501−1は、主走査方向に1画素でかつ副走査方向に連続する任意のK画素を読み出すようにアドレスを制御し、該副走査方向に連続するK画素はN画素より大きくなるように制御する構成とする。
特許請求の範囲
【請求項1】
画像データを記憶するメモリと、
前記メモリに記憶された画像データに対して、前記メモリの読み込みアドレスを発生する第1のメモリアドレス発生部と、
前記メモリより読み出されたデータを一時記憶するバッファメモリと、
前記バッファメモリへの書き込み及び読み出しを制御するバッファ制御部と、
任意のN画素×N画素の画像データを入力データとして演算処理を行い1画素のデータを出力する画像処理部と、
前記画像処理部で処理された画像データの前記メモリへの書き込み先アドレスを発生する第2のメモリアドレス発生部とを備え、
前記第1のメモリアドレス発生部は、主走査方向に1画素でかつ副走査方向に連続する任意のK画素を読み出すようにアドレスを制御し、
該副走査方向に連続するK画素はN画素より大きく、
前記バッファ制御部は、前記第1のメモリアドレス発生部により連続するK画素の読み出された画像データを前記第2のメモリアドレス発生部の書き込みアドレスに基づいて前記バッファメモリ内の所定の位置に書き込むように制御することを特徴とする画像処理装置。
【請求項2】
画像データを記憶するメモリと、
前記メモリに記憶された画像データに対して、前記メモリからの読み込みアドレスを発生する第1のメモリアドレス発生部と、
前記メモリより読み出されたデータを一時記憶するバッファメモリと、
前記バッファメモリへの書き込み及び読み出しを制御するバッファ制御部と、
任意のN画素×N画素の画像データを入力データとして演算処理を行い1画素のデータを出力する画像処理部と、
前記画像処理部で処理された画像データの前記メモリへの書き込み先アドレスを発生する第2のメモリアドレス発生部とを備え、
前記第1のメモリアドレス発生部は、主走査方向に1画素でかつ副走査方向に連続する任意のK画素を読み出すようにアドレスを制御し、
該副走査方向に連続するK画素はN画素より大きく、
前記バッファメモリのメモリサイズは、主走査方向にN画素、副走査方向にK画素のメモリサイズを持ち、
前記バッファ制御部は、前記第1のメモリアドレス発生部により連続するK画素の読み出された画像データを前記第2のメモリアドレス発生部の書き込みアドレスに基づいて前記バッファメモリ内の所定の位置に書き込むように制御を行い、
バッファのデータ読出しに際しては同一副走査位置の主走査方向に連続するN画素データをひとつの単位とし、副走査方向へラスタスキャンするように1×N画素データを読出し、
前記画像処理部は、バッファ制御部より順次出力される1×N画素の画像データを取り込みN×N画素画像処理を行うことを特徴とする画像処理装置。
【請求項3】
前記画像処理の一連の処理単位である1×K画素のKのサイズは、可変制御可能であることを特徴とする請求項1又は2記載の画像処理装置。
【請求項4】
前記可変制御可能な画像処理の一連の処理単位であるK画素のサイズは、メモリの状態をモニタした結果に従って制御されることを特徴とする請求項1又は2記載の画像処理装置。
【請求項5】
画像入力装置等からの行及び列で配列した画素の値を表す画素データの集合からなる画像データを一時的に記憶するメモリと、
前記メモリに記憶された画像データに対して、前記メモリのメモリアドレスを指定するメモリアドレス発生手段1と、
前記メモリより読み出されたデータを一時記憶するためのバッファメモリと、
前記バッファメモリの格納先および読出しを制御するバッファ制御手段と、
任意のN画素×N画素データを入力データとして演算処理を行い1画素のデータを出力するWindow画像処理手段と、
前記Window画像処理手段で処理された画像データの前記メモリの書き込み先アドレスを発生させるメモリアドレス発生手段2と、
を備え、
前記メモリアドレス発生手段1は、一連の動作において主走査方向1画素でかつ副走査方向に連続する任意のK画素を読み出すようにアドレスを制御し、
この副走査方向に連続するK画素はN画素より大きい大小関係にあり、
前記バッファメモリのメモリサイズは、主走査方向にN画素、副走査方向にK画素のメモリサイズを持ち、
前記バッファ制御手段は、前記メモリアドレス発生手段1により一連の読み出された画像データをバッファメモリ内の所定の位置に書き込むように制御を行い、
バッファのデータ読出しに際しては同一副走査位置の主走査方向に連続するN画素データをひとつの単位とし、副走査方向へラスタスキャンするように1×N画素データを読出し、
前記Window画像処理手段は、バッファ制御手段より順次出力される1×N画素の画像データを取り込みN×N画素の画像処理を行うものであることを特徴とした画像処理装置。
【請求項6】
前記Window画像処理の一連の処理単位である1×K画素のKのサイズは、プログラマブルに制御可能であることを特徴とする請求項5記載の画像処理装置。
【請求項7】
前記プログラマブルに制御可能なWindow画像処理の一連の処理単位であるKのサイズは、メモリの状態をモニタした結果に従って制御されることを特徴とする請求項5または6記載の画像処理装置。
【請求項8】
K画素はN画素より(M−1)画素大きい大小関係にあり、前記Window画像処理手段で処理された画像データを一時記憶するバッファメモリ2と、
前記バッファメモリ2の書き込みおよび読出しを制御するバッファ制御手段2と、
任意のM画素×M画素の画像データの集まりを入力データとして演算処理を行い1画素の画像処理データを出力するWindow画像処理手段2と、
前記Window画像処理手段2で処理された画像データの前記メモリの書き込みアドレスを発生させるメモリアドレス発生手段3を備え、
前記バッファメモリ2のサイズは、主走査方向に1画素、副走査方向にM画素のメモリサイズであり、
前記バッファ制御手段2は、前記Window画像処理手段により出力された画像データを所定の位置に書き込むように制御を行い、
バッファメモリ2が満杯になった時点でバッファ制御手段2によりデータ読出しを開始し、
バッファメモリ2のデータ読出しに際しては同一主走査位置の副走査方向に連続する1×M画素データを読出し、
前記Window画像処理手段2は、バッファ制御手段2により順次出力される1×M画素の画像データを取り込みM×M画素の画像処理を行うものであることを特徴とする請求項5記載の画像処理装置。
【請求項9】
メモリが画像入力装置等からの行及び列で配列した画素の値を表す画素データの集合からなる画像データを一時的にメモリに記憶する第1のステップと、
第1のメモリアドレス手段が前記メモリ内に記憶された画像データに対して、前記メモリ内のメモリアドレスを指定する第2のステップと、
バッファメモリが前記メモリより読み出されたデータを一時記憶する第3のステップと、バッファ制御手段が前記バッファメモリの格納先及び読み出しを制御する第4のステップと、
前記第1のメモリアドレス手段が主走査方向に1画素でかつ副走査方向に連続する任意のK画素を読み出すようにメモリアドレスを制御する第5のステップと、
前記バッファ制御部が、前記第1のメモリアドレス発生部により連続するK画素の読み出された画像データをバッファメモリ内の所定の位置に書き込み制御する第6のステップと、
前記バッファ制御部が、バッファのデータ読出しに際しては同一副走査位置の主走査方向に連続するN画素データをひとつの単位とし、副走査方向へラスタスキャンするように1×N画素データを読出す第7のステップと、
前記画像処理部が、前記バッファ制御手段により順次出力される1×N画素の画像データを取り込みN×N画素画像処理を行う第8のステップとから構成されることを特徴とした画像処理方法。
【請求項10】
画像入力装置等からの行及び列で配列した画素の値を表す画素データの集合からなる画像データを一時的に記憶するメモリと、
前記メモリに記憶された画像データに対して、前記メモリのメモリアドレスを指定するメモリアドレス発生手段1と、
前記メモリより読み出されたデータを一時記憶するためのバッファメモリ1と、
前記バッファメモリ1の格納先および読出しを制御するバッファ制御手段1と、
任意のN画素×N画素データを入力データとして演算処理を行い1画素のデータを出力するWindow画像処理手段1と、
前記Window画像処理手段1で処理されたデータを一時記憶するためのバッファメモリ2と、
前記バッファメモリ2の格納先および読出しを制御するバッファ制御手段2と、
任意のM画素×M画素データを入力データとして演算処理を行い1画素のデータを出力するWindow画像処理手段2と、
前記Window画像処理手段2で処理されたデータを一時記憶するためのバッファメモリ3と、
前記バッファメモリ3の格納先および読出しを制御するバッファ制御手段3と、
任意のL画素×L画素データを入力データとして演算処理を行い1画素のデータを出力するWindow画像処理手段3と、
画像データの前記メモリの書き込み先アドレスを発生させるメモリアドレス発生手段2と、
を備え、
前記メモリアドレス発生手段1は、一連の動作において主走査方向1画素でかつ副走査方向に連続する任意のK画素を読み出すようにアドレスを制御し、
前記バッファメモリ1のメモリサイズは、主走査方向にN画素、副走査方向にK画素のメモリサイズを持ち、
前記バッファ制御手段1は、前記メモリアドレス発生手段1により一連の読み出された画像データをバッファメモリ1内の所定の位置に書き込むように制御を行い、
バッファメモリ1のデータ読出しに際しては同一副走査位置の主走査方向に連続するN画素データをひとつの単位とし、副走査方向へラスタスキャンするように1×N画素データを読出し、
前記Window画像処理手段1は、バッファ制御手段1より順次出力される1×N画素の画像データを取り込みN×N画素の画像処理を行い、
前記バッファメモリ2のメモリサイズは、主走査方向にM画素、副走査方向にK画素のメモリサイズを持ち、
前記バッファ制御手段2は、前記Window画像処理手段1により一連の読み出された画像データをバッファメモリ2内の所定の位置に書き込むように制御を行い、
バッファのデータ読出しに際しては同一副走査位置の主走査方向に連続するM画素データをひとつの単位とし、副走査方向へラスタスキャンするように1×M画素データを読出し、
前記Window画像処理手段2は、バッファ制御手段2より順次出力される1×M画素の画像データを取り込みM×M画素の画像処理を行い、
前記バッファメモリ3のメモリサイズは、主走査方向にL画素、副走査方向にK画素のメモリサイズを持ち、
前記バッファ制御手段3は、前期Window画像処理手段2により一連の読み出された画像データをバッファメモリ3内の所定の位置に書き込むように制御を行い、
バッファのデータ読出しに際しては同一副走査位置の主走査方向に連続するL画素データをひとつの単位とし、副走査方向へラスタスキャンするように1×L画素データを読出し、
前記Window画像処理手段3は、バッファ制御手段3より順次出力される1×L画素の画像データを取り込みl×l画素の画像処理を行い、
前記副走査方向に連続するK画素は、前期N画素×N画素・M画素×M画素・L画素×L画素の複数のWindow画像処理を行うために必要な画素数(K=N+M+l−2)画素であることを特徴とした画像処理装置。
【請求項11】
前記一つの単位Window処理手段は、Window画像処理手段x・バッファメモリxおよびバッファ制御手段xより構成され、前記単位Window処理手段は、任意のh個で構成され、前記副走査方向に連続するK画素は、任意のh個のWindow画像処理を行うために必要な画素数(K=“各Windowの副走査Pixelの総和“−2)であることを特徴とする請求項10記載の画像処理装置。
【請求項12】
画像入力装置等からの行及び列で配列した画素の値を表す画素データの集合からなる画像データを一時的に記憶するメモリと、
前記メモリに記憶された画像データに対して、前記メモリのメモリアドレスを指定するメモリアドレス発生手段1と、
前記メモリより読み出されたデータを一時記憶するためのバッファメモリ1と、
前記バッファメモリ1の格納先および読出しを制御するバッファ制御手段1と、
任意のN画素×N画素データを入力データとして演算処理を行い1画素のデータを出力するWindow画像処理手段1と、
前記Window画像処理手段1で処理されたデータを一時記憶するためのバッファメモリ2と、
前記バッファメモリ2の格納先および読出しを制御するバッファ制御手段2と、
任意のM画素×M画素データを入力データとして演算処理を行い1画素のデータを出力するWindow画像処理手段2と、
前記Window画像処理手段2で処理されたデータを一時記憶するためのバッファメモリ3と、
前記バッファメモリ3の格納先および読出しを制御するバッファ制御手段3と、
任意のL画素×L画素データを入力データとして演算処理を行い1画素のデータを出力するWindow画像処理手段3と、
画像データの前記メモリの書き込み先アドレスを発生させるメモリアドレス発生手段2と、
を備え、
前記メモリアドレス発生手段1は、一連の動作において主走査方向N画素より大きいα画素でかつ副走査方向に連続する任意のK画素を読み出すようにアドレスを制御し、
前記バッファメモリ1は、バッファメモリ1A・バッファメモリ1Bの2つバッファメモリを持ち、
前記バッファメモリ1A・バッファメモリ1Bのそれぞれのメモリサイズは、主走査方向にα画素、副走査方向にK画素のメモリサイズを持ち、
前記バッファ制御手段1は、前記メモリアドレス発生手段1により一連の読み出された画像データをバッファメモリ1内の所定の位置に書き込むように制御を行い、
バッファメモリ1のデータ読出しに際しては同一副走査位置の主走査方向に連続するN画素データをひとつの単位とし、副走査方向へラスタスキャンするように1×N画素データを読出し、
前記Window画像処理手段1は、バッファ制御手段1より順次出力される1×N画素の画像データを取り込みN×N画素の画像処理を行い、
前記バッファメモリ2のメモリサイズは、主走査方向にM画素、副走査方向にK画素のメモリサイズを持ち、
前記バッファ制御手段2は、前期Window画像処理手段1により一連の読み出された画像データをバッファメモリ2内の所定の位置に書き込むように制御を行い、
バッファのデータ読出しに際しては同一副走査位置の主走査方向に連続するM画素データをひとつの単位とし、副走査方向へラスタスキャンするように1×M画素データを読出し、
前記Window画像処理手段2は、バッファ制御手段2より順次出力される1×M画素の画像データを取り込みM×M画素の画像処理を行い、
前記バッファメモリ3のメモリサイズは、主走査方向にL画素、副走査方向にK画素のメモリサイズを持ち、
前記バッファ制御手段3は、前記Window画像処理手段2により一連の読み出された画像データをバッファメモリ3内の所定の位置に書き込むように制御を行い、
バッファのデータ読出しに際しては同一副走査位置の主走査方向に連続するL画素データをひとつの単位とし、副走査方向へラスタスキャンするように1×L画素データを読出し、
前記Window画像処理手段3は、バッファ制御手段3より順次出力される1×L画素の画像データを取り込みl×l画素の画像処理を行い、
前記副走査方向に連続するK画素は、前期N画素×N画素・M画素×M画素・L画素×L画素の複数のWindow画像処理を行うために必要な画素数(K=N+M+l−2)画素であることを特徴とした画像処理装置。
【請求項13】
前記メモリアドレス発生手段1は、バッファメモリ1Aまたはバッファメモリ1BがReady状態である場合に、一連の動作において主走査方向N画素より大きいα画素でかつ副走査方向に連続する任意のK画素を読み出すようにアドレスを制御し、
前記バッファメモリ1は、バッファメモリ1A・バッファメモリ1Bの2つバッファメモリに交互に入力データを書き込むように制御し、
バッファメモリ1Aおよびバッファメモリ1Bの“Busy”→“Ready”への状態の遷移は、各バッファメモリ1Aおよびバッファメモリ1Bからの同一副走査位置の主走査方向に連続するN画素データをひとつの単位とし、副走査方向へラスタスキャンするように1×N画素データが読み出された時点で移行し、
“Ready”→“Busy”への状態の遷移は、前記メモリアドレス発生手段1より各バッファメモリ1Aおよびバッファメモリ1Bに書き込まれた時点で移行するように、各バッファメモリ1Aとバッファメモリ1Bの各々の状態を管理することを特徴とした請求項12記載の画像処理装置。
発明の詳細な説明
【技術分野】
【0001】
本発明は、N×N画素(以下、n*n画素)の画像データを入力データとし1画素の画像データを出力するような画像処理(以下、Window画像処理)を行う画像処理装置及び画像処理方法に関するものである。
【背景技術】
【0002】
従来から、任意のn*n画素(以下、pixelと記載)の画像データを入力データとし1[pixel]画像データを出力するようなWindow画像処理を行う処理の手法として、Window画像処理ブロック内部にnライン分の専用ラインメモリを所有し入力画像データを前記専用ラインメモリに書き込み、nライン分の画像データがそろった時点で前記ラインメモリからnライン分のデータを同時化して1*n[pixel]データをひとつの単位として読出し、このデータを入力データとしてn*n[pixel]の画像データ処理を行う手法が知られている。
【0003】
図20は、従来のWindow画像処理方法に関する実施の形態におけるシステムブロック図であり、図21は、従来のWindow画像処理方法に関する実施の形態におけるWindow画像処理部のブロック図である。
【0004】
図20において、100は画像データを光学的に読み取り画像データとして出力する画像入力装置、101はメインメモリに置かれた画像ラスタデータを読み込みウィンドウ画像処理を行って処理後の画像データをメインメモリに書き込むWindow画像処理部、102はWindow画像処理部101で画像処理の際に専用に使用されるローカルメモリ、103はメインメモリ上に置かれた画像データを入力データとして画像処理を行い処理データをメインメモリに書き戻すPixel画像処理部、104はメインメモリの制御を行うメモリ制御装置、105は行及び列で配列した画素の値を表す画素データ等からなるデータやシステムで使用するメモリ空間を提供するメインメモリ、107はこのシステムを制御するところのCPU、106はCPU107の制御プログラムなどを格納しているプログラムROM、108はプリンタ、モデム、外部記憶装置等の周辺機器に対してデータの出力やその他の処理を実行する周辺ロジック部、109はシステムバスである。
【0005】
上記Window画像処理部101のウィンドウ処理動作について以下に説明する。ここで、「ウィンドウ処理」とは、画像データ内にある所定のサイズの矩形領域内の画像データに基づき、LPF(ロー・パス・フィルタ)処理、HPF(ハイ・パス・フィルター)処理等の演算を行う処理をいう。
【0006】
ウィンドウ処理は、Window画像処理部101のラインメモリ制御装置201は本Window処理専用に使用されるローカルメモリへの画像データ書き込み及び読出しを制御するラインメモリ制御装置と、202はn*nの画像データを保持及び更新制御を行うWindow処理データ部と、203はWindow処理の各pixelに対する係数を記憶し演算処理部(図示せず)に出力するWindow処理係数部(図示せず)と、204はWindow処理データ部202及びWindow処理係数部203を入力としてWindow演算処理を行う演算処理部と、nライン分の画像を一時的に記憶するローカルメモリ102とから構成し、画像入力装置100からのラスタデータである入力画像データは、ラインメモリ制御装置201で随時前記ローカルメモリに書き込まれる。前記ローカルメモリはnライン分の画像データを記憶することが可能であり、ラインメモリ制御装置201はローカルメモリ102に対し5ラインの画像データを書き込んだ後は最も古い副走査データを更新しながら書き込みを制御する。
【0007】
また、前記ローカルメモリ102にnライン分の画像データが揃った時点でラインメモリ制御装置201は、同一主走査位置の副走査方向に連続する1*nライン分のデータを一つの処理単位として読出しWindow処理データ部202に出力する。
【0008】
Window処理データ部202では、ラインメモリ制御装置201より随時入力される1*n[pixel]のデータの更新に同期してn*nの画像データの更新を行うと同時に演算処理部204に各画素[n*n]のデータを出力する。
【0009】
一方Window処理係数部203は、予め設定されたn*n各Pixelに対応する係数を記憶して演算処理部204に各Pixelの係数を出力する。
【0010】
演算処理部204では、(数1)のウィンドウ処理を行いその結果を後段へ出力する。
【0011】
【数1】


前記Window画像処理部101から出力されるデータは、システムバス109を介してメモリ制御装置104によりメインメモリ105に格納される。
【0012】
また、もう一つの従来の技術は、n*n[pixel]の画像データを入力データとし1[pixel]画像データを出力するようなWindow画像処理を行う処理の手法として、画像入力装置等からの行及び列で配列した画素の値を表す画素データの集合からなる画像データを一時的に記憶する共有メモリに記憶された画像データから主走査1[pixel]*副走査n[pixel]の画像データを一つの処理単位として読み込み、この随時更新される1*n[pixel]データを入力としてn*n[pixel]の画像処理をおこないウィンドウ処理画像1[pixel]を出力する手法が知られている。
【0013】
図22は、従来の第2のWindow画像処理方法に関する実施の形態におけるシステムブロック図であり、図22において、300は画像データを光学的に読み取り画像データとして出力する画像入力装置、301はメインメモリに置かれた画像ラスタデータを読み込みウィンドウ画像処理を行って処理後の画像データをメインメモリに書き込むWindow画像処理部、302はメインメモリの制御を行うメモリ制御装置、303は行及び列で配列した画素の値を表す画素データ等からなるデータやシステムで使用するメモリ空間を提供するメインメモリ、304はメインメモリ303上に置かれた画像データを入力データとして画像処理を行い処理データをメインメモリに書き戻すPixel画像処理部、305はこのシステムを制御するところのCPU、306はCPU305の制御プログラムなどを格納しているプログラムROM、307はプリンタ、モデム、外部記憶装置等の周辺機器に対してデータの出力やその他の処理を実行する周辺ロジック部、508はシステムバスである。
【0014】
上記Window画像処理部301のウィンドウ処理動作について以下に説明する。
【0015】
図23は、従来の第2のWindow画像処理方法に関する実施の形態におけるWindow画像処理部ブロック図を示す。
【0016】
Window画像処理部301における401はメインメモリ303のラスタ画像データから主走査方向1[pixel]*副走査方向n[pixel](nは任意)の画像データ読み込みWindow処理データ部402に出力するDMA制御装置と、402はn*nの画像データを保持及び更新制御を行うWindow処理データ部と、403はWindow処理の各[pixel]に対する係数を記憶し演算処理部404に出力するWindow処理係数部403と、404はWindow処理データ部402及びWindow処理係数部403を入力としてWindow演算処理を行う演算処理部から構成し、DMA制御装置401から発生されるメインメモリ303に対する要求アドレスは、(数2)のように処理対象ピクセルに対し副走査方向に上下nピクセル分のアドレスを随時発生させそのアドレスに相当するデータをメインメモリ303より読み込みを行う。
【0017】
【数2】


読み込んだnライン分のデータは、パラレル化されWindow処理データ部402に出力する。Window処理データ部402では、n*nの画像データの保持を行い演算処理部403に各画素[n*n]のデータを出力すると同時にDMA制御装置401より随時出力されるnラインデータの更新に同期してn*nの画像データの更新が行われる。一方Window処理係数部403は、予め設定されたn*n各Pixelに対応する係数が記憶されていて演算処理部404に各Pixelの係数を出力する。演算処理部404では、(数3)のウィンドウ処理を行いその結果を後段へ出力する。
【0018】
【数3】


前記Window画像処理部301から出力されるデータは、システムバス308を介してメモリ制御装置302によりメインメモリ303に格納される。
【特許文献1】特開平10−341415号公報
【特許文献2】特開平11−289438号公報
【発明の開示】
【発明が解決しようとする課題】
【0019】
しかしながら、従来の技術のような構成の画像処理装置では、中高速な画像処理に向いているが、n*nのWindow画像処理を行う際にnライン分の専用のローカルメモリが必要になってしまいこれがコストアップの要因になっていた。また、専用のメモリは必要なくコスト的には有利であるが、1画素の画像を処理するためにn倍の画像データを同時に読み込む必要があるため、データ読出しに対しての画像処理効率が極端に悪くなりまた、共有メモリの帯域を占有してしまう問題があり、中高速な画像処理装置に使用するには困難であった。
【0020】
本発明は、Window画像処理において巨大ローカルメモリを必要とせず、データ読出しに対してのWindow画像処理効率を上げる事ができる画像処理装置及び画像処理方法を提供することを目的とする。
【課題を解決するための手段】
【0021】
本発明は、画像データを記憶するメモリと、前記メモリに記憶された画像データに対して、メモリの読み込みアドレスを発生する第1のメモリアドレス発生部と、メモリより読み出されたデータを一時記憶するバッファメモリと、バッファメモリへの書き込み及び読み出しを制御するバッファ制御部と、任意のN画素×N画素の画像データを入力データとして演算処理を行い1画素のデータを出力する画像処理部と、画像処理部で処理された画像データのメモリへの書き込み先アドレスを発生する第2のメモリアドレス発生部とを備え、第1のメモリアドレス発生部は、主走査方向に1画素でかつ副走査方向に連続する任意のK画素を読み出すようにアドレスを制御し、該副走査方向に連続するK画素はN画素より大きく、バッファ制御部は、第1のメモリアドレス発生部により連続するK画素の読み出された画像データを第2のメモリアドレス発生部の書き込みアドレスに基づいてバッファメモリ内の所定の位置に書き込むように制御する構成とした。
【0022】
この構成により、1回の処理に対し複数[pixel]分の処理データが出力可能になり、この結果共有メモリの帯域の圧迫を軽減できる処理を実現することができる。
【0023】
また、本発明は、画像データを記憶するメモリと、メモリに記憶された画像データに対して、メモリの読み込みアドレスを発生する第1のメモリアドレス発生部と、メモリより読み出されたデータを一時記憶する第1のバッファメモリと、第1のバッファメモリへの書き込み及び読み出しを制御する第1のバッファ制御部と、任意のN画素×N画素の画像データを入力データとして演算処理を行い1画素のデータを出力する第1の画像処理部と、第1の画像処理部より出力されるデータを一時記憶する第2のバッファメモリと、第2のバッファメモリへの書き込み及び読み出しを制御する第2のバッファ制御部と、任意のM画素×M画素の画像データを入力データとして演算処理を行い1画素のデータを出力する第2の画像処理部と、第2の画像処理部より出力されるデータを一時記憶する第3のバッファメモリと、第3のバッファメモリへの書き込み及び読み出しを制御する第3のバッファ制御部と、任意のL画素×L画素の画像データを入力データとして演算処理を行い1画素のデータを出力する第3の画像処理部と、第3の画像処理部で処理された画像データのメモリへの書き込み先アドレスを発生する第2のメモリアドレス発生部とを備え、
第1のメモリアドレス発生部は、主走査方向に1画素でかつ副走査方向に連続するK画素を読み出すようにアドレスを制御し、該副走査方向に連続するK画素は(K=N+M+L−2)画素の関係を持ち、第1のバッファ制御部は、第1のメモリアドレス発生部により連続するK画素の読み出された画像データを第1のバッファメモリ内の所定の位置に書き込み、データ読み出しは同一副走査位置の主走査方向に連続するN画素データをひとつの単位として、副走査方向へラスタスキャンするように1×N画素データを読み出し、第1の画像処理部は、N画素×N画素の演算処理を行い、第2のバッファ制御部は、第1の画像処理部より出力された画像データを第2のバッファメモリ内の所定の位置に書き込み、データ読み出しは同一副走査位置の主走査方向に連続するM画素データをひとつの単位として、副走査方向へラスタスキャンするように1×M画素データを読み出し、第2の画像処理部は、M画素×M画素の演算処理を行い、第3のバッファ制御部は、第3のメモリアドレス発生部により連続するK画素の読み出された画像データを第三のバッファメモリ内の所定の位置に書き込み、データ読み出しは同一副走査位置の主走査方向に連続するL画素データをひとつの単位として、副走査方向へラスタスキャンするように1×L画素データを読み出し、第3の画像処理部は、L画素×L画素の演算処理を行い、第2のメモリアドレス発生部の書き込みアドレスに基づいてバッファメモリ内の所定の位置に書き込むように制御する構成とした。
【0024】
この構成により、1回の処理に対し複数Windowの画像処理データが出力可能になり、この結果共有メモリの帯域の圧迫を軽減できると同時にハード資源の小さい処理を実現することができる。
【発明の効果】
【0025】
本発明によれば、n*n[pixel]のWindow画像処理を行う際に必要であった巨大なラインメモリを必要とせず、安価にシステムを構築できると同時に、1回の処理に対し複数[pixel]分の処理データが出力可能になり、この結果共有メモリの帯域の圧迫を軽減できる従来の技術の相互の中間的な処理を実現することができる。
【0026】
また、n*n[pixel]、m*m[pixel]、l*l[pixel]の複数のWindow画像処理を行う際に必要であった巨大なラインメモリを必要とせず、安価にシステムを構築できると同時に、1回の処理に対し複数Window処理の処理データが出力可能になり、この結果共有メモリの帯域の圧迫を軽減できる。
【発明を実施するための最良の形態】
【0027】
本発明の請求項1に係る発明は、画像データを記憶するメモリと、メモリに記憶された画像データに対して、メモリの読み込みアドレスを発生する第1のメモリアドレス発生部と、メモリより読み出されたデータを一時記憶するバッファメモリと、バッファメモリへの書き込み及び読み出しを制御するバッファ制御部と、任意のN画素×N画素の画像データを入力データとして演算処理を行い1画素のデータを出力する画像処理部と、画像処理部で処理された画像データのメモリへの書き込み先アドレスを発生する第2のメモリアドレス発生部とを備え、第1のメモリアドレス発生部は、主走査方向に1画素でかつ副走査方向に連続する任意のK画素を読み出すようにアドレスを制御し、該副走査方向に連続するK画素はn画素より大きく、バッファ制御部は、第1のメモリアドレス発生部により連続するK画素の読み出された画像データを第2のメモリアドレス発生部の書き込みアドレスに基づいてバッファメモリ内の所定の位置に書き込むように制御する画像処理装置であり、この構成により、1回の処理に対し複数[pixel]分の処理データが出力可能になるので、共有メモリの帯域の圧迫を軽減できる従来の技術の相互の中間的な処理を実現できる。
【0028】
本発明の請求項2に係る発明は、画像データを記憶するメモリと、メモリに記憶された画像データに対して、メモリからの読み込みアドレスを発生する第1のメモリアドレス発生部と、メモリより読み出されたデータを一時記憶するバッファメモリと、バッファメモリへの書き込み及び読み出しを制御するバッファ制御部と、任意のN画素×N画素の画像データを入力データとして演算処理を行い1画素のデータを出力する画像処理部と、画像処理部で処理された画像データのメモリへの書き込み先アドレスを発生する第2のメモリアドレス発生部とを備え、第1のメモリアドレス発生部は、主走査方向に1画素でかつ副走査方向に連続する任意のK画素を読み出すようにアドレスを制御し、該副走査方向に連続するK画素はN画素より大きく、バッファメモリのメモリサイズは、主走査方向にN画素、副走査方向にK画素のメモリサイズを持ち、バッファ制御部は、第1のメモリアドレス発生部により連続するK画素の読み出された画像データを第2のメモリアドレス発生部の書き込みアドレスに基づいてバッファメモリ内の所定の位置に書き込むように制御を行い、バッファのデータ読出しに際しては同一副走査位置の主走査方向に連続するN画素データをひとつの単位とし、副走査方向へラスタスキャンするように1×N画素データを読出し、画像処理部は、バッファ制御部より順次出力される1×N画素の画像データを取り込みN×N画素画像処理を行う画像処理装置であり、この構成により、1回の処理に対し複数[pixel]分の処理データが出力可能になるので、共有メモリの帯域の圧迫を軽減できる従来の技術の相互の中間的な処理を実現できる。
【0029】
本発明の請求項3に係る発明は、請求項1又は2に係る発明において、画像処理の一連の処理単位である1×K画素のKのサイズは、プログラマブルに制御可能な画像処理装置であり、メモリ(メイン・ローカル)の使用目的に応じて、副走査処理単位Kを制御するので、使用目的に応じた最適なメモリ必要帯域及びローカルメモリサイズを設定可能できデータの処理効率を上げることができる。
【0030】
本発明の請求項4に係る発明は、請求項1又は2に係る発明において、プログラマブルに制御可能な画像処理の一連の処理単位であるK画素のサイズは、メモリの状態をモニタした結果に従って制御される画像処理装置であり、メインメモリの状況に応じて、副走査処理単位Kをリアルタイムに制御することが可能になり、最適なメモリ必要帯域制御ができる。
【0031】
本発明の請求項5に係る発明は、画像入力装置等からの行及び列で配列した画素の値を表す画素データの集合からなる画像データを一時的に記憶するメモリと、メモリに記憶された画像データに対して、メモリのメモリアドレスを指定するメモリアドレス発生手段1と、メモリより読み出されたデータを一時記憶するためのバッファメモリと、バッファメモリの格納先および読出しを制御するバッファ制御手段と、任意のN画素×N画素データを入力データとして演算処理を行い1画素のデータを出力するWindow画像処理手段と、Window画像処理手段で処理された画像データのメモリの書き込み先アドレスを発生させるメモリアドレス発生手段2と、を備え、メモリアドレス発生手段1は、一連の動作において主走査方向に1画素でかつ副走査方向に連続する任意のK画素を読み出すようにアドレスを制御し、この副走査方向に連続するK画素はN画素より大きい大小関係にあり、バッファメモリのメモリサイズは、主走査方向にN画素、副走査方向にK画素のメモリサイズを持ち、バッファ制御手段は、メモリアドレス発生手段1により一連の読み出された画像データをバッファメモリ内の所定の位置に書き込むように制御を行い、バッファのデータ読出しに際しては同一副走査位置の主走査方向に連続するN画素データをひとつの単位とし、副走査方向へラスタスキャンするように1×N画素データを読出し、Window画像処理手段は、バッファ制御手段より順次出力される1×N画素の画像データを取り込みN×N画素の画像処理を行う画像処理装置であり、この構成により、1回の処理に対し複数[pixel]分の処理データが出力可能になるので、共有メモリの帯域の圧迫を軽減できる。
【0032】
本発明の請求項6に係る発明は、請求項5に係る発明において、Window画像処理の一連の処理単位である1×K画素のKのサイズは、プログラマブルに制御可能である画像処理装置であり、メモリ(メイン・ローカル)の使用目的に応じて、副走査処理単位Kを制御するので、使用目的に応じた最適なメモリ必要帯域及びローカルメモリサイズを設定可能できデータの処理効率を上げることができる。
【0033】
本発明の請求項7に係るは、請求項5に係る発明において、プログラマブルに制御可能なWindow画像処理の一連の処理単位であるKのサイズは、メモリの状態をモニタした結果に従って制御される画像処理装置であり、メインメモリの状況に応じて、副走査処理単位Kをリアルタイムに制御することが可能になり、最適なメモリ必要帯域制御ができる。
【0034】
本発明の請求項8に係る発明は、請求項5に係る発明において、K画素はN画素より(M−1)画素大きい大小関係にあり、Window画像処理手段で処理された画像データを一時記憶するバッファメモリ2と、バッファメモリ2の書き込みおよび読出しを制御するバッファ制御手段2と、任意のM画素×M画素の画像データの集まりを入力データとして演算処理を行い1画素の画像処理データを出力するWindow画像処理手段2と、Window画像処理手段2で処理された画像データのメモリの書き込みアドレスを発生させるメモリアドレス発生手段3を備え、バッファメモリ2のサイズは、主走査方向に1画素、副走査方向にM画素のメモリサイズであり、バッファ制御手段2は、Window画像処理手段により出力された画像データを所定の位置に書き込むように制御を行い、バッファメモリ2が満杯になった時点でバッファ制御手段2によりデータ読出しを開始し、バッファメモリ2のデータ読出しに際しては同一主走査位置の副走査方向に連続する1×M画素データを読出し、Window画像処理手段2は、バッファ制御手段2により順次出力される1×M画素の画像データを取り込みM×M画素の画像処理を行う画像処理装置であり、この構成により、1回の処理に対し2つの異なるWindow画像処理データが出力可能になるので、共有メモリの帯域の圧迫を軽減できる。
【0035】
本発明の請求項10に記載の発明は、画像入力装置等からの行及び列で配列した画素の値を表す画素データの集合からなる画像データを一時的に記憶するメモリと、メモリに記憶された画像データに対して、メモリのメモリアドレスを指定するメモリアドレス発生手段1と、メモリより読み出されたデータを一時記憶するためのバッファメモリ1と、バッファメモリ1の格納先および読出しを制御するバッファ制御手段1と、任意のN画素×N画素データを入力データとして演算処理を行い1画素のデータを出力するWindow画像処理手段1と、Window画像処理手段1で処理された画像データを一時記憶するためのバッファメモリ2と、バッファメモリ2の格納先および読み出しを制御するバッファ制御手段2と、任意のM画素×M画素データを入力データとして演算処理を行い1画素のデータを出力するWindow画像処理手段2と、Window画像処理手段2で処理された画像データを一時記憶するためのバッファメモリ3と、バッファメモリ3の格納先および読み出しを制御するバッファ制御手段3と、任意のL画素×L画素データを入力データとして演算処理を行い1画素のデータを出力するWindow画像処理手段3と、Window画像処理手段3で処理された画像データのメモリの書き込み先アドレスを発生させるメモリアドレス発生手段2と、を備え、メモリアドレス発生手段1は、一連の動作において主走査方向に1画素でかつ副走査方向に連続する任意のK画素を読み出すようにアドレスを制御し、バッファメモリ1のメモリサイズは、主走査方向にN画素、副走査方向にK画素のメモリサイズを持ち、バッファ制御手段1は、メモリアドレス発生手段1により一連の読み出された画像データをバッファメモリ1内の所定の位置に書き込むように制御を行い、バッファメモリ1のデータ読出しに際しては同一副走査位置の主走査方向に連続するN画素データをひとつの単位とし、副走査方向へラスタスキャンするように1×N画素データを読出し、Window画像処理手段1は、バッファ制御手段1より順次出力される1×N画素の画像データを取り込みN×N画素の画像処理を行い、バッファメモリ2のメモリサイズは、主走査方向にM画素、副走査方向にK画素のメモリサイズを持ち、バッファ制御手段2は、Window画像処理手段1により一連の読み出された画像データをバッファメモリ2内の所定の位置に書き込むように制御を行い、バッファのデータ読出しに際しては同一副走査位置の主走査方向に連続するM画素データをひとつの単位とし、副走査方向へラスタスキャンするように1×M画素データを読出し、Window画像処理手段2は、バッファ制御手段2より順次出力される1×M画素の画像データを取り込みM×M画素の画像処理を行い、バッファメモリ3のメモリサイズは、主走査方向にL画素、副走査方向にK画素のメモリサイズを持ち、バッファ制御手段3は、前期Window画像処理手段2により一連の読み出された画像データをバッファメモリ3内の所定の位置に書き込むように制御を行い、バッファのデータ読出しに際しては同一副走査位置の主走査方向に連続するL画素データをひとつの単位とし、副走査方向へラスタスキャンするように1×L画素データを読出し、Window画像処理手段3は、バッファ制御手段3より順次出力される1×L画素の画像データを取り込みl×L画素の画像処理を行い、副走査方向に連続するK画素は、前期N画素×N画素・M画素×M画素・L画素×L画素の複数のWindow画像処理を行うために必要な画素数(K=N+M+L−2)画素であることを特徴とした画像処理装置であり、この構成により、1回の処理に対し複数Windowの画像処理データが出力可能になるので、大きなメモリを必要としない複数高速なWindow画像処理を実現できる。
【0036】
本発明の請求項11に係る発明は、請求項10に係る発明において、一つの単位Window処理手段は、Window画像処理手段x・バッファメモリxおよびバッファ制御手段xより構成され、単位Window処理手段は、任意のh個で構成され、副走査方向に連続するK画素は、任意のh個のWindow画像処理を行うために必要な画素数(K=“各Windowの副走査Pixelの総和“−2)であり、複数のWindow処理を小さいハード構成で実現できる。
【0037】
本発明の請求項12に係る発明は、画像入力装置等からの行及び列で配列した画素の値を表す画素データの集合からなる画像データを一時的に記憶するメモリと、メモリに記憶された画像データに対して、メモリのメモリアドレスを指定するメモリアドレス発生手段1と、メモリより読み出されたデータを一時記憶するためのバッファメモリ1と、バッファメモリ1の格納先および読出しを制御するバッファ制御手段1と、任意のN画素×N画素データを入力データとして演算処理を行い1画素のデータを出力するWindow画像処理手段1と、Window画像処理手段1で処理された画像データを一時記憶するためのバッファメモリ2と、バッファメモリ2の格納先および読み出しを制御するバッファ制御手段2と、任意のM画素×M画素データを入力データとして演算処理を行い1画素のデータを出力するWindow画像処理手段2と、Window画像処理手段2で処理された画像データを一時記憶するためのバッファメモリ3と、バッファメモリ3の格納先および読み出しを制御するバッファ制御手段3と、任意のL画素×L画素データを入力データとして演算処理を行い1画素のデータを出力するWindow画像処理手段3と、Window画像処理手段3で処理された画像データのメモリの書き込み先アドレスを発生させるメモリアドレス発生手段2と、を備え、メモリアドレス発生手段1は、一連の動作において主走査方向N画素より大きいα画素でかつ副走査方向に連続する任意のK画素を読み出すようにアドレスを制御し、バッファメモリ1は、バッファメモリ1A・バッファメモリ1Bの2つバッファメモリを持ち、バッファメモリ1A・バッファメモリ1Bのそれぞれのメモリサイズは、主走査方向にα画素、副走査方向にK画素のメモリサイズを持ち、バッファ制御手段1は、メモリアドレス発生手段1により一連の読み出された画像データをバッファメモリ1内の所定の位置に書き込むように制御を行い、バッファメモリ1のデータ読出しに際しては同一副走査位置の主走査方向に連続するN画素データをひとつの単位とし、副走査方向へラスタスキャンするように1×N画素データを読出し、Window画像処理手段1は、バッファ制御手段1より順次出力される1×N画素の画像データを取り込みN×N画素の画像処理を行い、バッファメモリ2のメモリサイズは、主走査方向にM画素、副走査方向にK画素のメモリサイズを持ち、バッファ制御手段2は、Window画像処理手段1により一連の読み出された画像データをバッファメモリ2内の所定の位置に書き込むように制御を行い、バッファのデータ読出しに際しては同一副走査位置の主走査方向に連続するM画素データをひとつの単位とし、副走査方向へラスタスキャンするように1×M画素データを読出し、Window画像処理手段2は、バッファ制御手段2より順次出力される1×M画素の画像データを取り込みM×M画素の画像処理を行い、バッファメモリ3のメモリサイズは、主走査方向にL画素、副走査方向にK画素のメモリサイズを持ち、バッファ制御手段3は、Window画像処理手段2により一連の読み出された画像データをバッファメモリ3内の所定の位置に書き込むように制御を行い、バッファのデータ読出しに際しては同一副走査位置の主走査方向に連続するL画素データをひとつの単位とし、副走査方向へラスタスキャンするように1×L画素データを読出し、Window画像処理手段3は、バッファ制御手段3より順次出力される1×L画素の画像データを取り込みl×L画素の画像処理を行い、副走査方向に連続するK画素は、N画素×N画素・M画素×M画素・L画素×L画素の複数のWindow画像処理を行うために必要な画素数(K=N+M+L−2)画素である構成としたものであり、これにより、メモリからの画像データの読み出しにおいてシステム(データバス幅)に適した構成が可能となりメモリバスの帯域を有効に使用できると同時に、1回の処理に対し複数Windowの画像処理データが出力可能になるので、大きなメモリを必要としない複数高速なWindow画像処理を実現することができる。
【0038】
本発明の請求項13に係る発明は、請求項12に係る発明において、メモリアドレス発生手段1は、バッファメモリ1Aまたはバッファメモリ1BがReady状態である場合に、一連の動作において主走査方向N画素より大きいα画素でかつ副走査方向に連続する任意のK画素を読み出すようにアドレスを制御し、バッファメモリ1は、バッファメモリ1A・バッファメモリ1Bの2つバッファメモリに交互に入力データを書き込むように制御し、バッファメモリ1Aおよびバッファメモリ1Bの“Busy”→“Ready”への状態の遷移は、各バッファメモリ1Aおよびバッファメモリ1Bからの同一副走査位置の主走査方向に連続するN画素データをひとつの単位とし、副走査方向へラスタスキャンするように1×N画素データが読み出された時点で移行し、“Ready”→“Busyy”への状態の遷移は、メモリアドレス発生手段1より各バッファメモリ1Aおよびバッファメモリ1Bに書き込まれた時点で移行するように、各バッファメモリ1Aとバッファメモリ1Bの各々の状態を管理する構成であり、これによりシステム(データバス幅)に適した構成が可能となりメモリバスの帯域を有効に使用できると同時に、1回の処理に対し複数Windowの画像処理データが出力可能になるので、大きなメモリを必要としない複数高速なWindow画像処理を実現することができる。
【0039】
以下、本発明の実施の形態について図面を用いて説明する。
【0040】
(実施の形態1)
図1は本発明の実施の形態1における第一のWindow画像処理部を示すシステムブロック図、図2は本発明の実施の形態1における第1のメインメモリ上の画像データ配置イメージを示す図、図3は本発明の実施の形態1における第1のメモリアドレス発生手段による読出し画素データ配置イメージを示す図、図4は本発明の実施の形態1における第1のメモリアドレス発生手段による読出し要求を示すタイミング図、図5は本発明の実施の形態1における第1のローカルバッファメモリ記憶データのメインメモリ上の画像データ配置イメージを示す図、図6は本発明の実施の形態1における第1のバッファ制御部による読出し画素データ配置イメージ図、図7は本発明の実施の形態1における第1のバッファ制御部による読出し要求タイミング図、図8は本発明の実施の形態1における第1のWindow画像処理部の詳細を示すブロック図、図9は本発明の実施の形態1における第1のWindow画像処理部の入力画素データと出力画素データのメインメモリ上の配置イメージを示す図、図10は本発明の実施の形態1における第1のひとつの処理単位(1*k[pixel]データ入力)時のWindow画像処理手段の入力画素データと出力画素データのメインメモリ上の配置イメージを示す図、図11は本発明の実施の形態1における第3のWindow画像処理方法に関する実施の形態におけるシステムブロック図、図12は本発明の実施の形態1における第4のWindow画像処理方法に関する実施の形態におけるシステムブロック図である。
【0041】
図13は本発明の実施の形態1における第5のWindow画像処理方法に関する実施の形態におけるシステムブロック図、図14は本発明の実施の形態1における第6のWindow画像処理方法に関する実施の形態におけるシステムブロック図、図15は本発明の実施の形態1における第7のWindow画像処理方法に関する実施の形態におけるシステムブロック図である。
【0042】
また、図16は本発明の実施の形態1における第7のWindow画像処理の第一のバッファメモリのBuffer1Aの読出し画素データ配置イメージ図、図17は本発明の実施の形態1における第7のWindow画像処理の第一のバッファメモリのBuffer1AとBuffer1Bの読出し画素データ配置イメージ図、図18は本発明の実施の形態1における第7のWindow画像処理の第一のバッファメモリのBuffer1Bの読出し画素データ配置イメージ図、図19は本発明の実施の形態1における第7のWindow画像処理の第一のバッファメモリのBuffer1BとBuffer1Aの読出し画素データ配置イメージ図である。
【0043】
図1において、500は画像データを光学的に読み取り画像データとして出力する画像入力装置、501はメインメモリに置かれた画像ラスタデータを読み込みウィンドウ画像処理を行って処理後の画像データをメインメモリに書き込む画像処理部(以下、Window画像処理部)、502はメインメモリの制御を行うメモリ制御装置、503は行及び列で配列した画素の値*を表す画素等からなる画像データやシステムで使用するメモリ空間を提供するメインメモリ、504はメインメモリ503上に置かれた画像データを入力データとして画像処理を行い処理データをメインメモリ503に書き込むPixel画像処理部、505はこのシステムを制御するところのCPU、506はCPU505の制御プログラムなどを格納しているプログラムROM、507はプリンタ、モデム、外部記憶装置等の周辺機器に対してデータの出力やその他の処理を実行する周辺ロジック部、508はシステムバスである。また、Window画像処理部501内部において、501−1はメインメモリ503に記憶されている画像データの特定の画素データを読み込むために要求アドレスを発行する第1のメモリアドレス発生部(メモリアドレス発生手段1)、501−2はメインメモリ503から読み込まれた画像データを所定のローカルメモリへの書き込み及びウィンドウ画像処理を行うために必用なデータの読出しを制御するバッファ制御部(バッファ制御手段)、501−3はWindow画像処理を行うために一時的画像データを記憶しておくためのローカルバッファメモリ、501−4はn*n[pixel]の画像データの演算処理を行い1ピクセル処理データを出力するWindow画像処理部(Window画像処理手段)、501−5はWindow画像処理部501−4で処理された画像データをメインメモリ503に書き戻すアドレスを制御する第2のメモリアドレス発生部(メモリアドレス発生手段2)から構成される。
【0044】
このように構成された本発明の画像処理装置のWindow画像処理部501がメインメモリ503上に置かれた画像データを読み込み、ウィンドウ処理を行った後再度メインメモリ503に処理データを書き戻す際の動作について以下に説明する。
【0045】
図2に示すようにメインメモリ503上には、行及び列で配列した画素の値を示すピクセルデータの集合の画像データが水平方向を主走査、垂直方向を副走査とする一般には、ラスタスキャンによる画像データとしてアドレスの小さい方から詰められている。
【0046】
Window画像処理部501内部のメモリアドレス発生手段1(501−1)は、メインメモリ503上の画像データを読み込むためにメモリ制御装置502に対しメモリアクセスへのリクエストと同時に要求アドレスを発行する。この際の要求アドレスは、図7に示すように主走査1[pixel]*副走査k[pixel](kは任意の正の整数)の画像データ群を一つの処理単位として発生し、一連の処理が完了すると主走査方向に1[pixel]分移動した主走査1[pixel]*副走査k[pixel]の画像データ群を取り込むように要求アドレスを発生する。メモリアドレス発生手段1の要求する一連の画像処理における要求画素の座標を図4に示す。この図は、1回目、2回目、3回目、n回目それぞれの要求されるアドレスの指す図3上の画像イメージの座標を示したものである。
【0047】
以上のようにメインメモリ503から読み込まれた画像データは、バッファ制御手段501−2により指定されたローカルバッファメモリ501−3へ書き込まれる。ローカルバッファメモリ501−3にはn*k[pixel]分のメモリが存在する。
【0048】
図5にローカルバッファメモリ501−3に記憶されている画像データのイメージを示す。
【0049】
以上の動作を繰り返しローカルバッファメモリ501−3に主走査方向にn列分の画像データが記憶された時点でバッファ制御部(バッファ制御手段)501−2は、ローカルバッファメモリ501−3に記憶されている同一副走査上の画像データ(n*1[pixel])を読出し後段のWindow画像処理手段501−4へ出力するように制御する。次にWindow画像処理手段501−4の処理が完了すると次の副走査上の主走査方向に連続するn[pixel]データをひとつの単位とし、副走査方向へラスタスキャンするように1*n[pixel]データを読出し、この動作を繰り返し副走査k個の処理が完了するまで繰り返し実行する。
【0050】
以上の処理を完了すると主走査方向に1pixel分処理を更新するために前記のような一連のメモリアドレス発生手段1(501−1)、バッファ制御手段501−2、ローカルバッファメモリ501−3の処理が実行され1*kの画像データが更新され再度同様に後段のWindow画像処理部(Window画像処理手段)501−4へ出力するように制御される。
【0051】
一方、Window画像処理部(Window画像処理手段)1201−4は図8に示すようにn*n[pixel]のシフタ回路で構成されるWindow処理データ部と演算処理1201−4−1を行う演算処理部1201−4−3及び各pixelの係数を設定するWindow処理係数部1201−4−2とから構成され、ローカルバッファメモリ501−3より出力されるn*1ピクセルデータは、Windowデータ処理部のシスタ回路に入力され演算処理部に対しn*n[pixel]の画像データが出力される。演算処理部1201−4−3では、n*n[pixel]の画像データに演算処理(数4)を実行することによりLPF(ロー・パス・フィルタ)処理、HPF(ハイ・パス・フィルター)処理等の処理を行い1[pixel]分のWindow処理データを出力する。
【0052】
【数4】


Window処理データ部1201−4−1におけるWindow処理入力データ及びWindow出力データのメインメモリ上でのイメージを図9に示す。
【0053】
以上の動作をローカルバッファメモリ501−3より出力されるn*1ピクセルデータ更新の都度実行し一連の副走査k個の処理が完了するまで繰り返し実行する。一連の動作によりk−n+1[pixel]分のウィンドウ画像処理データを出力することが可能になる。
【0054】
メモリアドレス発生手段2(501−5)は、このWindow処理データがメインメモリ503上で水平方向を主走査、垂直方向を副走査とする、ラスタデータになるように書き込みアドレスを制御する。
【0055】
以上の動作を行うことにより巨大なローカルラインメモリを必要とすることが無く、読み込みデータに対するWindow処理データの処理効率を上げることを実現できる。
【0056】
図11において、1500は画像データを光学的に読み取り画像データとして出力する画像入力装置、1501はメインメモリに置かれた画像ラスタデータを読み込みウィンドウ画像処理を行って処理後の画像データをメインメモリに書き込むWindow画像処理部、1502はメインメモリの制御を行うメモリ制御装置、1503は行及び列で配列した画素の値を表す画素等からなる画像データやシステムで使用するメモリ空間を提供するメインメモリ、1504はメインメモリ1503上に置かれた画像データを入力データとして画像処理を行い処理データをメインメモリ1503に書き込むPixel画像処理部、1505はこのシステムを制御するところのCPU、1506はCPU1505の制御プログラムなどを格納しているROM、1507はプリンタ、モデム、外部記憶装置等の周辺機器に対してデータの出力やその他の処理を実行する周辺ロジック部、1508はシステムバスである。また、Window画像処理部1501内部において、1501−1はメインメモリ1503に記憶されている画像データの特定の画素データを読み込むために要求アドレスを発行する第1のメモリアドレス発生部(メモリアドレス発生手段1)、1501−2はメインメモリから読み込まれた画像データを所定のローカルメモリへの書き込み及びウィンドウ画像処理を行うために必用なデータの読出しを制御するバッファ制御部(バッファ制御手段)、1501−3はWindow画像処理を行うために一時的画像データを記憶しておくためのローカルバッファメモリ、1501−4はn*n[pixel]の画像データの演算処理を行い1ピクセル処理データを出力するWindow画像処理部(Window画像処理手段)、1501−5はWindow画像処理部(Window画像処理手段)1501−4で処理された画像データをメインメモリ1503に書き戻すアドレスを制御する第2のメモリアドレス発生手段(メモリアドレス発生手段2)、1501−6はメモリ制御装置より出力されるメインメモリ1503の込み具合を示す状態信号を受けてメモリアドレス発生手段1(1501−1)及びバッファ制御手段1501−2に対し副走査処理単位kを設定するメモリモニタ装置から構成される。
【0057】
このように構成された本発明の画像処理装置のWindow画像処理部1501がメインメモリ1503上に置かれた画像データを読み込み、ウィンドウ処理を行った後再度メインメモリ1503に処理データを書き戻す際の動作について以下に説明する。
【0058】
Window画像処理部1501内部のメモリモニタ装置1501−6は、メモリ制御装置1502から出力されるメインメモリ1503の込み具合を示す信号を受けその状態によりWindow画像処理単位の副走査処理単位kをコントールし副走査処理単位を決定する。
【0059】
以後、本画像処理装置と同様の動作を行うことにより画像処理を実行する。
【0060】
以上によりメインメモリ1503の状況に応じて、副走査処理単位kをリアルタイムに制御することが可能になり、最適なメモリ必要帯域制御が可能なWindow画像処理装置を提供することができる。
【0061】
図12において、1600は画像データを光学的に読み取り画像データとして出力する画像入力装置、1601はメインメモリに置かれた画像ラスタデータを読み込みウィンドウ画像処理を行って処理後の画像データをメインメモリに書き込むWindow画像処理部、1602はメインメモリの制御を行うメモリ制御装置、1603は行及び列で配列した画素の値を表す画素等からなる画像データやシステムで使用するメモリ空間を提供するメインメモリ、1604はメインメモリ1603上に置かれた画像データを入力データとして画像処理を行い処理データをメインメモリ1603に書き込むPixel画像処理部、1605はこのシステムを制御するところのCPU、1606はCPU1605の制御プログラムなどを格納しているROM、1607はプリンタ、モデム、外部記憶装置等の周辺機器に対してデータの出力やその他の処理を実行する周辺ロジック部、1608はシステムバスである。また、Window画像処理部1601内部において、1601−1はメインメモリ1603に記憶されている画像データの特定の画素データを読み込むために要求アドレスを発行する第1のメモリアドレス発生部(メモリアドレス発生手段1)、1601−2はメインメモリ1603から読み込まれた画像データを所定のローカルメモリへの書き込み及びウィンドウ画像処理を行うために必用なデータの読出しを制御するバッファ制御手段、1601−3はWindow画像処理を行うために一時的画像データを記憶しておくためのローカルバッファメモリ、1601−4はn*n[pixel]の画像データの演算処理を行い1ピクセル処理データを出力するWindow画像処理部(Window画像処理手段)、1601−5はWindow画像処理部(Window画像処理手段)1601−4で処理された画像データをメインメモリ1603に書き戻すアドレスを制御する第2のメモリアドレス発生部(メモリアドレス発生手段2)と、1601−6はWindow画像処理2を行うために一時的画像データを記憶しておくための第2のローカルバッファメモリ(ローカルバッファメモリ2)、1601−7は画像処理部(画像処理手段)から読み込まれた画像データを所定の第2のローカルバッファメモリへの書き込み及びウィンドウ画像処理を行うために必用なデータの読出しを制御する第2のバッファ制御部(バッファ制御手段2)、1601−8はm*m[pixel]の画像データの演算処理を行い1ピクセル処理データを出力する第2のWindow画像処理部(Window画像処理手段2)、1601−9は第2のWindow画像処理部(第2のWindow画像処理手段)、1601−8で処理された画像データをメインメモリ1603に書き戻すアドレスを制御する第3のメモリアドレス発生部(メモリアドレス発生手段3)から構成される。
【0062】
このように構成された本発明の画像処理装置及び画像処理方法によればWindow画像処理結果を入力データとしたWindow画像処理を行うような画像処理においても少ないハードウェア資源でシステム全体のメモリ帯域を確保した最適な画像処理装置を実現できる。
【0063】
さらに、従来の技術で、n*n[pixel]のウィンドウ画像処理を行う際に必要であった巨大なラインメモリを必要とせず、安価にシステムを構築できると同時に、従来の技術の問題であった、1画素の画像を処理するためにn倍の画像データを同時に読み込む必要があるため、データ読出しに対しての画像処理効率が極端に悪いという課題に対し、本発明の方法を用いることにより1回の処理に対し複数[pixel]分の処理データが出力可能になり、この結果共有メモリの帯域を圧迫を軽減できる従来の技術の相互の中間的な処理を実現することのできる処理方法である。
【0064】
図13において、1700は画像データを光学的に読み取り画像データとして出力する画像入力装置、1701はメインメモリに置かれた画像ラスタデータを読み込み、ウィンドウ画像処理を行って処理後の画像データをメインメモリに書き込むWindow画像処理部、1702はメインメモリの制御を行うメモリ制御装置、1703は行及び列で配列した画素の値を表す画素等からなる画像データやシステムで使用するメモリ空間を提供するメインメモリ、1704はメインメモリ1703上に置かれた画像データを入力データとして画像処理を行い処理データをメインメモリ1703に書き込むPixel画像処理部、1705はこのシステムを制御するところのCPU、1706はCPU1705の制御プログラムなどを格納しているROM、1707はプリンタ、モデム、外部記憶装置等の周辺機器に対してデータの出力やその他の処理を実行する周辺ロジック部、1708はシステムバスである。また、Window画像処理部1701内部において、1701−1はメインメモリ1703に記憶されている画像データの特定の画素データを読み込むために要求アドレスを発行する第1のメモリアドレス発生部(メモリアドレス発生手段1)、1701−2はメインメモリ1703から読み込まれた画像データを所定のローカルメモリへの書き込み及びウィンドウ画像処理を行うために必用なデータの読出しを制御するバッファ制御手段1、1701−3はWindow画像処理を行うために一時的画像データを記憶しておくためのローカルバッファメモリ1、1701−4はn*n[pixel]の画像データの演算処理を行い、1ピクセル処理データを出力するWindow画像処理部(Window画像処理手段1)、1701−5はWindow画像処理部(Window画像処理手段)1701−4で処理された画像データを所定のローカルメモリへの書き込み及びウィンドウ画像処理を行うために必用なデータの読出しを制御するバッファ制御手段2、1701−6はWindow画像処理を行うために一時的画像データを記憶しておくためのローカルバッファメモリ2、1701−7はm*m[pixel]の画像データの演算処理を行い1ピクセル処理データを出力するWindow画像処理部(Window画像処理手段2)、1701−8はWindow画像処理部(Window画像処理手段2)1701−8で処理された画像データを所定のローカルメモリへの書き込み及びウィンドウ画像処理を行うために必用なデータの読出しを制御するバッファ制御手段3、1701−9はWindow画像処理を行うために一時的画像データを記憶しておくためのローカルバッファメモリ3、1701−11はl*l[pixel]の画像データの演算処理を行い1ピクセル処理データを出力するWindow画像処理部(Window画像処理手段3)、1701−10はWindow画像処理部(Window画像処理手段3)1701−11で処理された画像データをメインメモリ1703に書き戻すアドレスを制御する第2のメモリアドレス発生部(メモリアドレス発生手段2)から構成される。
【0065】
このように構成された本実施の形態の画像処理装置及び画像処理方法によれば、3回のWindow画像処理を行うような画像処理においても少ないハードウェア資源でシステム全体のメモリ帯域を確保した最適な画像処理装置を実現できる。
【0066】
図14において、1800は画像データを光学的に読み取り画像データとして出力する画像入力装置、1801はメインメモリに置かれた画像ラスタデータを読み込み、ウィンドウ画像処理を行って処理後の画像データをメインメモリに書き込むWindow画像処理部、1802はメインメモリの制御を行うメモリ制御装置、1803は行及び列で配列した画素の値を表す画素等からなる画像データやシステムで使用するメモリ空間を提供するメインメモリ、1804はメインメモリ1803上に置かれた画像データを入力データとして画像処理を行い処理データをメインメモリ1803に書き込むPixel画像処理部、1805はこのシステムを制御するところのCPU、1806はCPU1805の制御プログラムなどを格納しているROM、1807はプリンタ、モデム、外部記憶装置等の周辺機器に対してデータの出力やその他の処理を実行する周辺ロジック部、1808はシステムバスである。また、Window画像処理部1801内部において、1801−1はメインメモリ1803に記憶されている画像データの特定の画素データを読み込むために要求アドレスを発行する第1のメモリアドレス発生部(メモリアドレス発生手段1)、1801−2はメインメモリ1803から読み込まれた画像データを所定のローカルメモリへの書き込み及びウィンドウ画像処理を行うために必用なデータの読出しを制御するバッファ制御手段1、1801−3はWindow画像処理を行うために一時的画像データを記憶しておくためのローカルバッファメモリ1、1801−4はn*n[pixel]の画像データの演算処理を行い1ピクセル処理データを出力するWindow画像処理部(Window画像処理手段1)、1801−5はバッファ制御手段・ローカルバッファメモリ・Window画像処理手段を単位ブロックとする任意のブロックより構成され、前記Window画像処理部1801−4より出力されるデータを入力として任意回数のWindow処理を行い1ピクセル処理データを出力する単位Window画像処理ブロック、1801−6は任意の単位Window画像処理ブロック1801−5で処理された画像データを所定のローカルメモリへの書き込み及びウィンドウ画像処理を行うために必用なデータの読出しを制御するバッファ制御手段h、1801−7はWindow画像処理を行うために一時的画像データを記憶しておくためのローカルバッファメモリh、1801−9はm*m[pixel]の画像データの演算処理を行い1ピクセル処理データを出力するWindow画像処理部(Window画像処理手段h)、1801−8はWindow画像処理部(Window画像処理手段h)1801−9で処理された画像データをメインメモリ1803に書き戻すアドレスを制御する第2のメモリアドレス発生部(メモリアドレス発生手段2)から構成される。
【0067】
このように構成された本実施の形態の画像処理装置及び画像処理方法によれば任意の複数回のWindow画像処理を行うような画像処理においても少ないハードウェア資源でシステム全体のメモリ帯域を確保した最適な画像処理装置を実現できる。
【0068】
図15において、1900は画像データを光学的に読み取り画像データとして出力する画像入力装置、1901はメインメモリに置かれた画像ラスタデータを読み込みウィンドウ画像処理を行って処理後の画像データをメインメモリに書き込むWindow画像処理部、1902はメインメモリの制御を行うメモリ制御装置、1903は行及び列で配列した画素の値を表す画素等からなる画像データやシステムで使用するメモリ空間を提供するメインメモリ、1904はメインメモリ1903上に置かれた画像データを入力データとして画像処理を行い、処理データをメインメモリ1903に書き込むPixel画像処理部、1905はこのシステムを制御するところのCPU、1906はCPU1905の制御プログラムなどを格納しているROM、1907はプリンタ、モデム、外部記憶装置等の周辺機器に対してデータの出力やその他の処理を実行する周辺ロジック部、1908はシステムバスである。また、Window画像処理部1901内部において、1901−1はメインメモリ1903に記憶されている画像データの特定の画素データを読み込むために要求アドレスを発行する第1のメモリアドレス発生部(メモリアドレス発生手段1)、1901−2はメインメモリ1903から読み込まれた画像データを所定のローカルメモリへの書き込み及びウィンドウ画像処理を行うために必用なデータの読出しを制御するバッファ制御手段1、1901−3および1901−4はWindow画像処理を行うために一時的画像データを記憶しておくためのローカルバッファメモリ1Aおよびローカルバッファメモリ1B、1901−5はn*n[pixel]の画像データの演算処理を行い、1ピクセル処理データを出力するWindow画像処理部(Window画像処理手段1)、1901−6はWindow画像処理部(Window画像処理手段1)1901−5で処理された画像データを所定のローカルメモリへの書き込み及びウィンドウ画像処理を行うために必用なデータの読出しを制御するバッファ制御手段2、1901−7はWindow画像処理を行うために一時的画像データを記憶しておくためのローカルバッファメモリ2、1901−8はm*m[pixel]の画像データの演算処理を行い1ピクセル処理データを出力するWindow画像処理部(Window画像処理手段2)、1901−9はWindow画像処理部(Window画像処理手段2)1901−8で処理された画像データを所定のローカルメモリへの書き込み及びウィンドウ画像処理を行うために必用なデータの読出しを制御するバッファ制御手段3、1901−10はWindow画像処理を行うために一時的画像データを記憶しておくためのローカルバッファメモリ3、1901−12はl*l[pixel]の画像データの演算処理を行い1ピクセル処理データを出力するWindow画像処理部(Window画像処理手段3)、1901−11はWindow画像処理部(Window画像処理手段3)1901−12で処理された画像データをメインメモリ1903に書き戻すアドレスを制御する第2のメモリアドレス発生部(メモリアドレス発生手段2)から構成される。
【0069】
このように構成された本実施の形態の画像処理装置のWindow画像処理部1901内のバッファ制御手段1(1901−2)がメインメモリ1903上に置かれた読み込み画像データのローカルバッファ1Aおよびローカルバッファ1Bへの書き込み、Window画像処理手段1(1901−5)への読み出しのバッファ制御動作について以下に説明する。
【0070】
メモリアドレス発生手段1(1901−1)は、メインメモリ1903上に置かれた行および列からなる画像データから主走査方向にnピクセルより大きいJピクセルで副走査方向に1ピクセルの読み出し単位で、副走査方向にk回連続して読み込み、順次ローカルバッファ1A内の対応する位置への書き込みを行う、次に同様に主走査方向にnピクセルより大きいJピクセルで副走査方向に1ピクセルの読み出し単位で、副走査方向にk回連続して読み込み、順次ローカルバッファ1B内の対応する位置への書き込みを行い、この動作を繰り返しながら後段の処理ブロックへのデータ出力管理を制御する。
【0071】
まず、図16に示すようにローカルバッファ1Aに書き込まれたデータは、主走査方向にn・副走査方向に1のn×1ピクセルの画像データを副走査方向にラスタスキャンするように出力し、次にローカルバッファ1Aのみで構成されるn×1ピクセルの画像データが完了すると、図17に示すようにローカルバッファ1Aとローカルバッファ1Bに跨るn×1ピクセルの画像データを副走査方向にラスタスキャンするように出力し、ローカルバッファ1Aとローカルバッファ1Bに跨るn×1ピクセルの画像データが完了すると、図18に示すようにローカルバッファ1Bに書き込まれたデータは、主走査方向にn・副走査方向に1のn×1ピクセルの画像データを副走査方向にラスタスキャンするように出力し、ローカルバッファ1Bのみで構成されるn×1ピクセルの画像データが完了すると、図19に示すようにローカルバッファ1Bとローカルバッファ1Aに跨るn×1ピクセルの画像データを副走査方向にラスタスキャンするように出力する。
【0072】
以上の動作を繰り返し随時n×1ピクセル画像データを出力する。
【0073】
以後、本画像処理装置と同様の動作を行うことにより画像処理を実行する。
【0074】
このように構成された本実施の形態の画像処理装置及び画像処理方法によれば内部のシステムバスの帯域を有効利用が可能となり、複数回のWindow画像処理を行うような画像処理においても少ないハードウェア資源でシステム全体のメモリ帯域を確保した最適な画像処理装置を実現できる。
【0075】
さらに、従来の技術で、n*n[pixel]のウィンドウ画像処理を行う際に必要であった巨大なラインメモリを必要とせず、安価にシステムを構築できると同時に、従来の技術の問題であった、1画素の画像を処理するためにn倍の画像データを同時に読み込む必要があるため、データ読出しに対しての画像処理効率が極端に悪いという課題に対し、本実施の形態の方法を用いることにより1回の処理に複数回のWindow画像処理データが出力可能になり、この結果共有メモリの帯域の圧迫を軽減できる従来の技術の相互の中間的な処理を実現することができる。
【産業上の利用可能性】
【0076】
本発明の画像処理装置及び画像処理方法は、少ないハードウェア資源でシステム全体のメモリ帯域を確保した最適な画像処理装置及び画像処理方法として有用であり、スキャナ、ファクシミリ、複写機などの用途にも適用できるものである。
【図面の簡単な説明】
【0077】
【図1】本発明の実施の形態1における第一のWindow画像処理部を示すシステムブロック図
【図2】本発明の実施の形態1における第1のメインメモリ上の画像データ配置イメージを示す図
【図3】本発明の実施の形態1における第1のメモリアドレス発生手段による読出し画素データ配置イメージを示す図
【図4】本発明の実施の形態1における第1のメモリアドレス発生手段による読出し要求を示すタイミング図
【図5】本発明の実施の形態1における第1のローカルバッファメモリ記憶データのメインメモリ上の画像データ配置イメージを示す図
【図6】本発明の実施の形態1における第1のバッファ制御部による読出し画素データ配置イメージ図
【図7】本発明の実施の形態1における第1のバッファ制御部による読出し要求タイミング図
【図8】本発明の実施の形態1における第1のWindow画像処理部の詳細を示すブロック図
【図9】本発明の実施の形態1における第1のWindow画像処理部の入力画素データと出力画素データのメインメモリ上の配置イメージを示す図
【図10】本発明の実施の形態1における第1のひとつの処理単位(1*k[pixel]データ入力)時のWindow画像処理手段の入力画素データと出力画素データのメインメモリ上の配置イメージを示す図
【図11】本発明の実施の形態1における第3のWindow画像処理方法に関する実施の形態におけるシステムブロック図
【図12】本発明の実施の形態1における第4のWindow画像処理方法に関する実施の形態におけるシステムブロック図
【図13】本発明の実施の形態1における第5のWindow画像処理方法に関する実施の形態におけるシステムブロック図
【図14】本発明の実施の形態1における第6のWindow画像処理方法に関する実施の形態におけるシステムブロック図
【図15】本発明の実施の形態1における第7のWindow画像処理方法に関する実施の形態におけるシステムブロック図
【図16】本発明の実施の形態1における第7のバッファ制御部1による読出し画素データ配置イメージ図
【図17】本発明の実施の形態1における第7のバッファ制御部1による読出し画素データ配置イメージ図
【図18】本発明の実施の形態1における第7のバッファ制御部1による読出し画素データ配置イメージ図
【図19】本発明の実施の形態1における第7のバッファ制御部1による読出し画素データ配置イメージ図
【図20】従来のWindow画像処理方法に関する実施の形態におけるシステムブロック図
【図21】従来のWindow画像処理方法に関する実施の形態におけるWindow画像処理部のブロック図
【図22】従来の第2のWindow画像処理方法に関する実施の形態におけるシステムブロック図
【図23】従来の第2のWindow画像処理方法に関する実施の形態におけるWindow画像処理部ブロック図
【符号の説明】
【0078】
500 画像入力装置
501 Window画像処理部
502 メモリ制御装置
503 メインメモリ
504 Pixel画像処理部
505 CPU
506 プログラムROM
507 周辺ロジック部
508 システムバス
1201−4−1 Window処理データ部
1201−4−2 Window処理係数部
1201−4−3 演算処理部
1500 画像入力装置
1501 Window画像処理部
1501−1 メモリアドレス発生手段1
1501−2 バッファ制御手段
1501−3 ローカルバッファメモリ
1501−4 Window画像処理手段
1501−5 メモリアドレス発生手段2
1501−6 メモリモニタ装置
1502 メモリ制御装置
1503 メインメモリ
1504 Pixel画像処理部
1505 CPU
1506 プログラムROM
1507 周辺ロジック部
1508 システムバス
1600 画像入力装置
1601 Window画像処理部
1601−1 メモリアドレス発生手段1
1601−2 バッファ制御手段
1601−3 ローカルバッファメモリ
1601−4 Window画像処理手段
1601−5 メモリアドレス発生手段2
1601−6 ローカルバッファメモリ2
1601−7 バッファ制御手段2
1601−8 Window画像処理手段2
1601−9 メモリアドレス発生手段3
1602 メモリ制御装置
1603 メインメモリ
1604 Pixel画像処理部
1605 CPU
1606 プログラムROM
1607 周辺ロジック部
1608 システムバス
1700 画像入力装置
1701 Window画像処理部
1701−1 メモリアドレス発生手段1
1701−2 バッファ制御手段1
1701−3 ローカルバッファメモリ1
1701−4 Window画像処理手段1
1701−5 バッファ制御手段2
1701−6 ローカルバッファメモリ2
1701−7 Window画像処理手段2
1701−8 バッファ制御手段3
1701−9 ローカルバッファメモリ3
1701−10 メモリアドレス発生手段2
1701−11 Window画像処理手段3
1702 メモリ制御装置
1703 メインメモリ
1704 Pixel画像処理部
1705 CPU
1706 プログラムROM
1707 周辺ロジック部
1708 システムバス
1800 画像入力装置
1801 Window画像処理部
1801−1 メモリアドレス発生手段1
1801−2 バッファ制御手段1
1801−3 ローカルバッファメモリ1
1801−4 Window画像処理手段1
1801−5 単位Window画像処理ブロック
1801−6 バッファ制御手段h
1801−7 ローカルバッファメモリh
1801−8 メモリアドレス発生手段2
1801−9 Window画像処理手段h
1802 メモリ制御装置
1803 メインメモリ
1804 Pixel画像処理部
1805 CPU
1806 プログラムROM
1807 周辺ロジック部
1808 システムバス
1900 画像入力装置
1901 Window画像処理部
1901−1 メモリアドレス発生手段1
1901−2 バッファ制御手段1
1901−3 ローカルバッファメモリ1A
1901−4 ローカルバッファメモリ1B
1901−5 Window画像処理手段1
1901−6 バッファ制御手段2
1901−7 ローカルバッファメモリ2
1901−8 Window画像処理手段2
1901−9 バッファ制御手段3
1901−10 ローカルバッファメモリ3
1901−11 メモリアドレス発生手段2
1901−12 Window画像処理手段3
1902 メモリ制御装置
1903 メインメモリ
1904 Pixel画像処理部
1905 CPU
1906 プログラムROM
1907 周辺ロジック部
1908 システムバス




 

 


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