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発明の名称 タイミング解析回路、ネットリスト生成方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−4695(P2007−4695A)
公開日 平成19年1月11日(2007.1.11)
出願番号 特願2005−186841(P2005−186841)
出願日 平成17年6月27日(2005.6.27)
代理人 【識別番号】100077931
【弁理士】
【氏名又は名称】前田 弘
発明者 植田 吉伸 / 曽川 康代
要約 課題
半導体LSIにおける組合せ回路(例えばゲーティッドクロックセル)に関して具備する必要のあるタイミングについて、静的タイミング解析ツールを持いて容易に解析することを課題とする。

解決手段
解析対象となる組合せ回路について、タイミング解析用レジスタを接続することにより、セットアップ、ホールド解析を静的タイミング解析ツールにて行うことができるものである。
特許請求の範囲
【請求項1】
静的タイミング解析の対象となる組合せ回路に対して挿入されるタイミング解析回路であって、
前記組合せ回路へ入力される第1の信号がデータ入力に接続され、前記組合せ回路へ入力される第2の信号がクロック入力に接続されたレジスタを備える、
ことを特徴とするタイミング解析回路。
【請求項2】
請求項1において、
前記第2の信号を反転させて前記レジスタのクロック入力に与える反転手段をさらに備える、
ことを特徴とするタイミング解析回路。
【請求項3】
半導体回路設計における静的タイミング解析ツールに用いられるネットリストを生成する方法であって、
静的タイミング解析を行うべき組合せ回路を第1のネットリストから抽出する行程1と、
前記行程1において抽出された組合せ回路に対して請求項1または2に記載のタイミング解析回路を挿入するための修正情報を作成する行程2と、
前記第1のネットリストおよび前記修正情報に基づいて、前記タイミング解析回路が挿入された第2のネットリストを作成する行程3とを備える、
ことを特徴とするネットリスト生成方法。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体回路設計における静的タイミング解析ツールに用いられるネットリストを生成する方法、および、静的タイミング解析を行うためのタイミング解析回路に関する。
【背景技術】
【0002】
半導体回路の設計において、設計した回路が所望の動作をするか否かの検証について、遅延時間を考慮したシミュレーションから、短時間に遅延に関する検証が行える静的タイミング解析が行われるようになってきた。例えば、Synopsys社のPrimetimeが著名な静的タイミング解析ツールに該当する。静的タイミング解析とは、論理回路中におけるレジスタ間の経路の遅延を静的に計算し、これが要求されたサイクルタイムに収まるか否かをチェックする手法である。静的タイミング解析には、回路をテキストベースに表示したネットリストと実際レイアウト上に配置した場合の遅延情報(SDF)を用いる。静的タイミング解析は、クロックで制御される同期回路にのみ適用することができる。
【0003】
静的タイミング解析が適用可能な同期回路の構成例を図1に示す。図1に示した同期回路では、レジスタ1−3,1−4間に組合せ回路1−5が存在し、レジスタ1−3はクロック1−1で動作し、レジスタ1−4はクロック1−2で動作される。また、クロック1−1とクロック1−2は同じ周期であるものとする。
【0004】
回路動作としては、クロック1−1のある立上りの時点でレジスタ1−3からデータが出力されるのであるが、これがクロック1−2の次の立上りまでにレジスタ1−4まで伝達しているか否かをチェックする。レジスタ1−3から出力されたデータが配線遅延あるいは、組合回路1−5のセル遅延によりクロック1−2の次の立上りまでにレジスタ1−4まで伝達することができなければ、セットアップエラーとして検出される。
【0005】
クロック1−1とクロック1−2は同周期であるが、それぞれのクロックについては各レジスタに到達するまでに配線遅延等を有しているため、立上りエッジが図2のようにずれる場合がある。これをクロックスキュー2−5と呼ぶ。当該レジスタを動作するクロック1−1とクロック1−2にクロックスキューが生じている場合はクロック1−1の立上りにより出力されたデータについて、配線遅延、組合せ回路1−5のセル遅延が少なく、クロック1−2の本来の1つ前のクロックでデータを取り込んでしまい、回路動作を生じることをホールドエラーと呼ぶ。
【0006】
このように、半導体における同期回路においては、各レジスタ間におけるセットアップタイム、ホールドタイムを検証することにより静的タイミング解析を行っている。
【0007】
ところが、近年、携帯情報機器等低消費電力を重視する設計手法が検討されており、低消費電力化を実現する方法として、ゲーティッドクロックが存在する。ゲーティッドクロックとは、図3に示すように、例えばレジスタに入力されるクロック信号を、例えばORから成る論理セルを使用して制御する手法である。当該論理セルを用いることで、クロックが必要な場合にのみスイッチングすることができ、クロックを毎回入力する場合に比べ省電力化に貢献する。
【0008】
このような回路では、上記のようなレジスタ間を基準としたセットアップ、ホールド解析ではタイミング解析を行うことはできず、別にタイミング検証を行うことが必要となる。また、ゲーティッドクロックセルとして使用しないような、論理セルOR,AND等に対するタイミング検証を実施したい場合にも、現状の構成からはできない。
【特許文献1】特開平11−259554号公報
【非特許文献1】Synopsys社 PrimeTimeユーザマニュアル
【発明の開示】
【発明が解決しようとする課題】
【0009】
従来、PrimeTime等の静的タイミング解析ツールにおいては、クロックラインをトレースした上でOR等の論理セルが存在すればゲーティッドクロックセルと擬制して、タイミング解析を別に行う。しかし、当該解析手法では、クロックトレース結果により無作為にゲーティッドクロックセルを抽出するため、タイミング解析に時間を要し、また、タイミング結果の人手による解析が煩雑であり、また、ゲーティッドクロックセル以外のセルに関するタイミング解析を行いたい場合には、従来のタイミング解析ツールでは、解析することができない。
【0010】
例えば、図3におけるOR回路について、図に示したようなタイミングを具備する必要がある。
【0011】
A点から入力される信号とB点から入力される信号をOR論理を通過した信号C点を生成する必要がある回路の場合、例えば、A点から入力される信号(1回目の立上り3−1)がB点から入力される信号(1回目の立下り3−3)よりも遅延した場合には、所望の信号(図3におけるC点の波形)が生成されず、回路動作不具合の原因となる。このようなタイミングを、図4に示すとおり、セットアップタイム4−1と呼ぶ。
【0012】
また、B点から入力される信号(1回目の立上り3−1)が遅延により遅れ、A点から入力される信号(1回目の立上り3−2)よりも遅れた場合にも、所望の信号が生成されず、回路動作不具合の原因となる。このようなタイミングを、図4に示すとおり、ホールドタイム4−2と呼ぶ。
【0013】
このように、OR回路等(組合せ回路)においても、静的タイミングを具備するか否かを検討する場合がある。
【課題を解決するための手段】
【0014】
本発明によるタイミング解析回路は、静的タイミング解析の対象となる組合せ回路に対して挿入される回路であって、前記組合せ回路へ入力される第1の信号がデータ入力に接続され、前記組合せ回路へ入力される第2の信号がクロック入力に接続されたレジスタを備える、ことを特徴とする。
【0015】
また、上記タイミング解析回路において、前記第2の信号を反転させて前記レジスタのクロック入力に与える反転手段をさらに備える、ことを特徴とする。
【0016】
上記第1の信号とは、例えばゲーティッドセルにおけるクロック信号を示す。また、上記第2の信号とは、例えばゲーティッドセルのおける制御信号を示す。本発明においては、上記第1および第2の信号は上記クロック信号、制御信号に限定されず、データ信号等すべての信号を対象としている。
【0017】
本発明によるネットリスト生成方法は、半導体回路設計における静的タイミング解析ツールに用いられるネットリストを生成する方法であって、静的タイミング解析を行うべき組合せ回路を第1のネットリストから抽出する行程1と、前記行程1において抽出された組合せ回路に対して請求項1または2に記載のタイミング解析回路を挿入するための修正情報を作成する行程2と、前記第1のネットリストおよび前記修正情報に基づいて、前記タイミング解析回路が挿入された第2のネットリストを作成する行程3とを備える、ことを特徴とする。
【発明の効果】
【0018】
本発明によるタイミング解析回路を設けることにより、組合せ回路についての静的タイミング解析(セットアップ、ホールド解析)を行うことが可能となり、許容されるサイクルタイムを具備する回路生成に貢献することが可能となる。
【0019】
また、本発明によるネットリスト生成方法において、タイミング解析回路を所望の箇所に設置することにより、静的タイミング解析ツールのレジスタ間タイミング解析機能を用いたタイミング検証を利用することができる。
【発明を実施するための最良の形態】
【0020】
(実施の形態1)
図5は本発明のタイミング解析方法を実現する回路構成である。図5における回路は、B点におけるクロック信号とこれらを2分周することにより生成されたA点におけるクロック信号のORゲートを通過することにより、C点における信号を生成する回路である。この回路において、A点における信号をクロック信号と呼び、B点における信号をクロック制御信号と呼び、ORゲートのことをゲーティッドクロックセルと呼ぶこととする。
【0021】
この回路において、クロック信号とクロック制御信号の関係が図7におけるホールドタイムおよび図8におけるセットアップタイムの関係を具備しなければ、回路誤動作となるため、当該ゲーティッドセルに対して静的タイミング解析を行う必要がある。
【0022】
図7において、A点における立上りクロック7−1から出力されたデータは本来、B点における2回目の立上りクロック7−4において、受け側のレジスタで受け取られるはずであるが、B点における信号が遅延によりスキューを生じた場合、クロック7−3でデータを受け取られる可能性があり、少なくとも7−2の期間はホールドタイムを保証しなければならない。ここで、クロックスキューとは、クロックの源振からの配線遅延等により、それぞれのFFを動作するクロックの立ちがりおよび立下りにずれが生じることをいう。
【0023】
本実施形態においては、図5に示すように、タイミング解析用レジスタ5−3を設け、A点におけるクロック信号をタイミング解析用レジスタ5−3のデータピン5−4に接続し、B点におけるクロック制御信号をタイミング解析用レジスタ5−3のクロックピン5−6に接続する。
【0024】
静的タイミング解析においては、上述した通りレジスタを基準としてタイミング解析がなされるため、論理セルに対する解析を行うことができなかった課題に対して、タイミング解析用レジスタを用いることにより、静的タイミングを行うことができる。本実施形態では、B点における信号をホールド解析用レジスタ5−3のクロックピン5−6に接続するため、PrimeTime上では、当該クロックにおいてタイミング解析がなされることなる。一方、A点における信号をタイミング解析用レジスタ5−3のデータピン5−4に接続することにより、B点から出力される信号がA点における信号の立上がりがなされるまで、データを保持しているか否か、つまりホールドタイムを具備することができるか否かを解析することができる。
【0025】
(実施の形態2)
つぎに、セットアップ解析回路を用いたセットアップ解析の手法について説明する。図5における回路構成においては、上述した通りである。図5における論理セルにおけるタイミング解析については、実施の形態1において、ホールドタイムを保証できるか否かの解析を行うことができるが、正常な回路動作を保証するためには、図8におけるセットアップタイムを具備するような回路構成となる必要がある。
【0026】
本実施形態において、セットアップタイムについてのタイミング解析を行う構成について説明する。
【0027】
本実施形態においては、図5に示すように、タイミング解析用レジスタ5−2を設け、A点におけるクロック信号をタイミング解析用レジスタ5−2のデータピン5−5に接続し、一方、B点におけるクロック制御信号を一旦論理を反転することができるインバータ回路5−1へ接続した後、その出力信号をタイミング解析用レジスタ5−2のクロックピン5−7に接続する。このように接続するのは次の理由による。すなわち、静的タイミング解析ツールにおいては、通常、クロックの立上り信号(正転)を基準として解析されるため、図8のように立下り信号(反転)において解析するためには、上記のようにクロックピン5−7に接続される信号について、論理を反転する必要があるためである。
【0028】
図8において、A点から出力されたデータは、本来、B点における信号の2回目の立上りクロック7−4(図7参照)において、受け側のレジスタで受け取られるはずであるが、当該回路でいうセットアップ解析では、クロック8−1から出力されたデータが立下りクロック8−2において受け側のレジスタ5−2で受け取られるか否かを解析する必要がある。
【0029】
立下りクロックをもってタイミング解析を行うためには、データを受け取る側のクロックを反転させる必要があるため、本実施形態では、当該B点における信号をインバータ回路5−1において反転信号を生成し、レジスタ5−2のクロックピン5−7に接続する。一方、A点における信号をタイミング解析用レジスタ5−2のデータピン5−5に接続する。これにより、出力されたデータがレジスタ5−2を動作するクロックの立下りまでに到達することができるか否か、つまりセットアップ解析をすることができる。
【0030】
なお、上述の実施の形態1,2においては、図5におけるORで構成される回路を例示したが、AND等その他の組合せ回路においても、同様の効果がある。
【0031】
(実施の形態3)
静的タイミング解析ツールにおいて、解析を行うためには、回路構成をテキストベースで表現するネットリスト及びそれらが実際にレイアウト上に配置・配線された場合の遅延情報(SDF)が必要となる。
【0032】
実施の形態1,2で示したようなタイミング解析回路5−2,5−3を挿入した場合にタイミング解析を行うためには、挿入後のネットリストを生成する必要があるため、本実施形態においては、タイミング解析用ネットリストを容易に生成するための方法の開示を以下に行う。
【0033】
上記のようにタイミング解析を行いたい組合せ回路が存在した場合に、まず、当該組合せ回路を抽出しリストファイル化したデータ6−2を生成する。リストアップされたデータ6−2およびネットリスト6−1を次工程6−3へ引き渡し、次工程6−3においては、当該組合せ回路をネットリスト6−1から探索し、タイミング解析回路が行えるタイミング解析用ネットリスト6−5を生成できるような修正情報を出力する。修正情報とは、タイミング解析回路挿入前後における回路の差異情報のことを示している。次ぎに、当該情報を次工程6−4へ入力することにより、タイミング解析回路が挿入されたタイミング解析用ネットリスト6−5を生成し、出力する。
【産業上の利用可能性】
【0034】
本発明は、半導体回路設計における静的タイミング解析ツールを用いたタイミング検証に利用可能である。
【図面の簡単な説明】
【0035】
【図1】同期回路構成についての説明
【図2】同期回路におけるタイミング解析の手法
【図3】ゲーティッドクロックセルの構成及びタイミングチャート
【図4】ゲーティッドクロックセルのセットアップタイム、ホールドタイムの説明
【図5】タイミング解析回路の一例
【図6】タイミング解析用ネットリスト生成のフローチャート
【図7】タイミング解析の一例
【図8】タイミング解析の一例
【符号の説明】
【0036】
1−1:クロック
1−2:クロック
1−3:レジスタ
1−4:レジスタ
1−5:組合回路
2−1:1回目の立上
2−2:2回目の立上
2−3:ホールド解析
2−4:セットアップ解析
2−5:クロックスキュー
3−1:A点1回目の立上
3−2:B点1回目の立上
3−3:B点1回目の立下
4−1:ホールドタイム
4−2:セットアップタイム
5−1:インバータ
5−2:レジスタ
5−3:レジスタ
5−4:データピン
5−5:データピン
5−6:クロックピン
5−7:クロックピン
6−1:ネットリスト
6−2:リストファイル
6−3:工程1
6−4:工程2
6−5:ネットリスト
7−1:A点立上
7−2:ホールド時間
7−3:B点立上り1回目
7−4:B点立上り2回目
8−1:A点立上り
8−2:B点立下り
8−3:セットアップタイム




 

 


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