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発明の名称 システム設計ツール
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−4357(P2007−4357A)
公開日 平成19年1月11日(2007.1.11)
出願番号 特願2005−181901(P2005−181901)
出願日 平成17年6月22日(2005.6.22)
代理人 【識別番号】100090538
【弁理士】
【氏名又は名称】西山 恵三
発明者 小田川 真之
要約 課題
設計詳細化にかかる時間をユーザが把握でき、LSIの実装までにかかる時間を予測できるシステム設計支援ツールを提供する。

解決手段
システムを構成する少なくとも一つの機能モジュールを指定する手段、該機能モジュールを接続するバスを指定する手段、該機能モジュールおよびバスを接続する手段、該機能モジュールおよび該バスにより構成されるシステムの詳細回路設計にかかる時間を予測する手段、予測結果の出力手段を有する。
特許請求の範囲
【請求項1】
システムを構成する少なくとも一つの機能モジュールを指定する手段、
該機能モジュールを接続するバスを指定する手段、
該機能モジュールおよびバスを接続する手段、
該機能モジュールおよび該バスにより構成されるシステムの詳細回路設計にかかる時間を予測する手段、
予測結果の出力手段
を有することを特徴とするシステム設計ツール。
【請求項2】
請求項1の設計ツールにおいて、
該システムの動作制約を入力する手段を有し、
予測手段が動作制約に基づきシステムの詳細回路設計にかかる時間を予測することを特徴とするシステム設計ツール。
【請求項3】
請求項1〜2の設計ツールにおいて、
表示装置、
予測結果の表示手段
を有することを特徴とするシステム設計ツール。
【請求項4】
請求項1〜3の設計ツールにおいて、
既存機能モジュールおよびバスの詳細回路設計にかかった時間を格納したデータベースを有し、
予測手段が該データベースを用いることを特徴とするシステム設計ツール。
発明の詳細な説明
【技術分野】
【0001】
本発明は、システムの設計ツールにおいて、機能モジュールおよびバスを選択することができる手段を有し、機能モジュールをバスを接続してシステムを設計する設計ツールに関するものである。
【背景技術】
【0002】
プロセス技術の進歩によりLSIの集積度が増大し、これまでボードで実現していたシステムをシステムLSIとして1チップ上に搭載することが可能となった。チップ上に搭載する機能モジュールも多様化し、回路規模が増大している。
【0003】
これに伴い、システムLSIを効率的に設計する手法として、システム記述言語による設計が普及してきた。
【0004】
システム記述言語により記述したモジュールを、ブロック図入力画面で入力し、システムLSIの設計を行うことが可能になっている。
【0005】
システムLSIの設計が終了すると、設計支援ツールからシミュレーションモデルを生成し、シミュレータを起動してシステムシミュレーションを行いシステムLSIの機能や性能を確認できるものである。
【0006】
システム記述言語によるモジュール記述には、記述の抽象度により以下の3種類の記述レベルが一般に知られている。
【0007】
トランザクションレベル(TL):
モジュール間の通信を捉えて機能を記述する抽象度レベルである。通信の開始および終了の時間、通信データにより動作するため、クロックに対する精度は非常に低い。イベントにより機能をシミュレートするため、シミュレーション速度は非常に速い。
【0008】
バスサイクルアキュレート(BCA):
モジュールの入力と出力のイベントとして機能を記述する抽象度レベルである。動作クロックに対し、入力および出力部で正確にシミュレートすることができる。
【0009】
レジスタトランスファレベル(RTL):
レジスタファイル間の同期転送を捉えて、回路を記述する抽象度レベルである。動作クロックに対し、正確に機能動作をシミュレートすることができ精度が非常に高い。1クロックごとに機能をシミュレートするため、シミュレーション速度は非常に遅い。
【0010】
抽象度が高いほど、シミュレーション速度は速く、抽象度が低いほどシミュレーション精度は高くなる。システムLSIの設計では、抽象度の高い記述から徐々に抽象度の低い記述へと、モジュールの機能が詳細化されていく。
【0011】
詳細設計には、通常合成ツールが使用される。トランザクションレベルおよびバスサイクルアキュレートモデルには高位合成ツールが使用されレジスタトランスファレベルのモデルが生成される。レジスタトランスファレベルのモデルには、論理合成ツールが使用され、LSIチップ上への配置配線が可能なゲートレベルネットリストが生成される。
【0012】
設計者は、各種抽象度で記述されたモジュールを選択し、システムLSIの設計を行うのが一般的である。
【0013】
又、従来例としては、例えば特許文献1をあげることが出来る。
【特許文献1】特開平11−191116号公報
【発明の開示】
【発明が解決しようとする課題】
【0014】
しかしながら従来の技術では、システム全体の詳細化にかかる時間を把握することができず、システムを詳細化してLSIを製造するまでの時間が非現実的となる機能モジュールおよびバスの組み合わせも可能であった。合成ツールによる詳細化において、合成ツールが合成を終了させることが不可能な組み合わせである。
【0015】
LSIを製造するまでの時間を現実的なものとするためには、設計者の経験が必要であった。
【課題を解決するための手段】
【0016】
本発明は、前記の課題を解決するため、設計者がシステムを構成する機能モジュールを選択し、その機能モジュールに接続するバスを選択し、機能モジュールとバスを接続してシステムを構成すると、機能モジュールとバスを解析し、システム全体の詳細化にかかる時間を予測計算し、ブロック図入力画面上に表示することを特徴とする。
【0017】
設計者は、システムを設計すると同時に、システム全体の詳細化にかかる時間を知ることができ、LSIを製造するまでの時間を現実的なものとすることが可能である。
【発明の効果】
【0018】
設計者が詳細設計にかかる時間を簡単に知ることができ、最適な機能モジュールおよびバスの組合わせでシステムを構成することが可能となる。
【発明を実施するための最良の形態】
【0019】
(実施例1)
図1は本発明の実施例1での画面表示の1例である。図2は本発明の実施例1の構成の1例である。図3は本発明の実施例1での処理の流れを示す。
【0020】
図1において、101はブロック図の入力および編集を行うブロック図表示部である。設計者はマウス210またはキーボード209を使い、ブロック図表示部101上にシステムを構成する機能モジュールの配置を行う。次に、ブロック図表示部101上にシステムを構成するバスの配置を行う。配置された機能モジュールとバスを接続し、システムを構成する。
【0021】
103はシステム全体の詳細設計にかかる予測時間を表示する詳細設計予測結果表示部である。システム全体の詳細設計にかかる予測時間が表示される。
【0022】
図2において、201はブロック図編集制御部である。ブロック図の追加・削除および編集を制御し、編集された設計データを設計データベース203へ格納する手段である。ブロック図編集制御部201のブロック図入力・削除・編集の機能は従来からなるCAD技術と同様である。ブロック図編集制御部201は、画面編集制御部2011、モデル選択制御部2012を持つ。
【0023】
画面編集制御部2011は、設計対象のブロック図を構成するシンボルやラインの追加・削除や編集を制御するための手段であり、機能モジュールを選択する手段である。ここでシンボルは機能モジュールを代表し、ラインはバスや信号線を代表したものとして扱う。ブロック図表示部101上では、機能モジュールを代表するシンボルは箱状に、バスや信号線を代表するラインは線状に表示される。
【0024】
モデル選択制御部2012は、画面編集制御部2011により追加・削除および編集された機能モジュールまたはバスに対し、モデルの選択を行い管理するための手段である。選択可能なモデルは、設計データベース203内にライブラリとして保持されている。
【0025】
202は詳細設計時間予測部である。ブロック図編集制御部201において、機能モジュールおよびバスが選択され、機能モジュールとバスが接続されて、システムが構成されると、機能モジュールおよびバスごとに詳細設計時間を予測し、システムLSI全体の詳細設計にかかる時間を計算し、詳細設計時間予測結果表示部103へ表示する。詳細設計時間予測部202は、詳細設計時間演算部2021、予測結果表示制御部2022を持つ。
【0026】
詳細設計予測時間演算部2021は、機能モジュールおよびバスごとに詳細設計時の高位合成および論理合成にかかる時間を予測し、システムLSI全体の詳細設計時間を計算するための手段である。詳細設計時間係数データベース204からモデルごとに与えられた係数を使用して、詳細設計時間を演算する。
【0027】
予測結果表示制御部2022は、詳細設計予測時間演算部2021により計算された詳細設計時間を詳細設計予測結果表示部103へ出力するための手段である。
【0028】
ユーザインタフェース制御部205は、ブロック図編集制御部201、詳細設計時間予測部202とインタフェースを取る手段である。出力部206を介してモニター207へ設計情報を表示し、入力部208を介して設計者からの入力を受け付ける。
【0029】
出力部206は、モニター207へ設計情報を表示するための手段である。
【0030】
入力部208は、設計者がキーボード209およびマウス210から入力した情報を受けるための手段である。
【0031】
キーボード209およびマウス210は、設計者がブロック図の追加・削除および編集を実行し、シミュレーションモデルの選択を行うための入力手段である。
【0032】
設計データベース203は、設計情報をデータベースとして記憶する手段である。ブロック図編集制御部201により作成されたブロック図、既存モジュールの設計情報、各機能モジュールに対応した各種モデル、バスの設計情報、バスに対応した各種モデルを格納している。
【0033】
以下、図3の処理の流れに従い動作を説明する。
【0034】
設計者がブロック図表示部101にシステムを構成する機能モジュールを配置していく。設計者は機能モジュールの配置とともに機能モジュールのモデルの選択を行う。モデル選択のためのコマンドを入力すると、モデル選択部102が表示され、設計者により機能モジュールのモデルが選択される。
【0035】
機能モジュールのモデルは、設計データベース203内に格納されているものが表示される。機能モジュールに対し、TL記述、BCA記述、RTL記述の3種類が格納されていれば、モデル選択部102に3種類のモデルが表示され選択可能となる。TL記述の1種類しか格納されていない場合には、モデル選択部102には1種類のモデルが表示される。図4に機能モジュールの記述例を示す。図4に示す例はクロックに同期して動作するモジュールの記述例である。機能モジュールは並列に動作可能なプロセスを複数含んでいる。
【0036】
設計者が機能モジュールのモデルを選択しない場合、機能モジュールのモデルは最も抽象度の高いものが選択される。通常、TL記述のシミュレーションモデルが選択されることになる。
【0037】
設計者により、機能モジュールの配置およびモデルの選択は繰り返し実行される。
【0038】
設計者が、機能モジュールの配置および機能モジュールに対するモデルの選択を終了すると、バスの選択を実行する。
【0039】
システムを構成するバスの選択を行い、ブロック図表示部101上にバスを配置する。
【0040】
設計者は、ブロック図表示部101上に配置した機能モジュールとバスの接続を行い、システムを構築する。
【0041】
設計者によるシステムの構築が終了すると、詳細設計時間予測部202で、各機能モジュールおよびバスごとの詳細設計時間を予測し、システムLSI全体の詳細設計にかかる時間を計算する。
【0042】
シミュレーション時間の予測計算方法の1例を図5に示す。
【0043】
TL記述、BCA記述、RTL記述の各モデルのシミュレーション時間係数が詳細設計時間係数データベース204に格納されている。詳細設計時間係数は、各記述の詳細設計において経験的に得られた係数である。詳細設計に最も時間のかかるTL記述に対する係数が最も大きくなる。詳細設計にかかる時間が短いRTL記述に対する係数が最も小さい。
【0044】
機能モジュールが持つ最も抽象度の低いモデルの詳細設計時間係数を予測に用いる。設計者が選択した抽象度のモデルの詳細設計時間係数は用いない。
【0045】
設計者が選択した抽象度から、より低い抽象度への詳細化がすでに行われているとみなすことができるからである。
【0046】
TLモデルしか持たない機能モジュールの場合は、モデルに含まれるプロセス数、詳細設計時間係数から機能モジュールの詳細設計時間が計算される。
【0047】
BCAモデルまたはRTLモデルを持つ機能モジュールの場合は、最も抽象度が低いモデルのコードサイズ、詳細設計時間係数から機能モジュールの詳細設計時間が計算される。
【0048】
バスの場合は、バスに接続されるモジュールの数により、バスの配線性が変わる。バスに接続されるモジュールが多ければ、信号線数が増え詳細化が複雑になる。
【0049】
バスの詳細設計時間は、詳細設計時間係数とバスに接続されるモジュールの数から計算される。
【0050】
システムLSI全体の予測詳細設計時間は、機能モジュールおよびバスごとの予測詳細設計時間の和として計算される。
【0051】
既存の機能モジュールに対しては、あらかじめ該当するモジュールのRTLの論理合成時間を測定しておき、詳細設計時間係数データベース204に格納しておくことも可能である。この場合、選択されるモデルがTLまたはBCAであっても、すでにRTLが存在しているため、TLまたはBCAからRTLへの詳細化にかかる時間は0であり、RTLの論理合成時間のみを格納する。
【0052】
既存機能モジュールの詳細設計予測時間として測定したRTLの論理合成時間を使用し、システム全体の詳細設計時間予測を行う。
【0053】
システムLSI全体の詳細設計時間が計算されると、詳細設計予測時間表示部103に予測結果が表示される。
【0054】
設計者は、表示された詳細設計予測時間表示部を確認し、システムをLSI化するためにかかる時間が現実的かどうか判断を行う。
【0055】
システムをLSI化するためにかかる時間が非現実的である場合、ブロック図の追加・削除・編集から繰り返す。
【0056】
本実施例の説明では、詳細設計時間の予測に機能モジュールのプロセス数、コードサイズを使用したが、機能モジュールの動作周波数、入出力信号のタイミング条件、機能モジュールに与えられる物理的な面積を加味した予測も可能である。
【0057】
以下、RTL記述を例に説明する。
【0058】
J[i]:各条件の詳細設計時間係数
N:条件の数
K:無条件時の詳細設計時間係数
M:最終的な詳細設計時間係数
L:RTLモデルのコードサイズ
T:RTLモデルの詳細設計予測時間
i=0;
M=0;
T=0;
for(i=0;i<N;++i){
M+=J[i];
};
T=(M+K)*L;
ここで、各条件の詳細設計時間係数は、与えられた条件の複雑度により変わる。
【0059】
機能モジュールの動作周波数の場合は、動作周波数が早くなれば詳細設計にかかる時間も増加するため、詳細設計時間係数も大きくなる。
【0060】
入出力信号のタイミング条件は、出力信号の遅延が短く、入力信号の遅延も短ければ詳細設計にかかる時間が増加し、詳細設計時間係数が大きくなる。
【0061】
機能モジュールに与えられる物理的な面積は、面積が小さいほど詳細設計にかかる時間が増加し、詳細設計時間係数が大きくなる。
【0062】
以上、詳細に説明したように本発明の実施例1によれば、ブロック図の追加・削除・編集が可能な設計ツールにおいて、システム全体の詳細設計にかかる時間を予測し、予測時間が画面上に表示するようにしたため以下のような効果が得られる。
【0063】
1.設計者が詳細設計にかかる時間を簡単に知ることができ、最適な機能モジュールおよびバスの組合わせでシステムを構成することが可能となる。このため、LSI化までの時間が非現実的になり実装が困難になるといった問題が無くなる。
【0064】
2.モデルのプロセス数やコード量を予測に使用することにより、精度の高い予測が可能である。
【0065】
3.既存機能モジュールのモデルに対し、あらかじめ測定した値を使用することにより、さらに精度を高めることができる。
【0066】
4.機能モジュールに与えられる設計条件を加味することで、さらに予測の精度を高めることが可能である。
【0067】
(構成要件)
機能モジュール選択手段
バス選択手段
モデル選択手段
詳細設計時間予測手段
予測結果出力手段
【図面の簡単な説明】
【0068】
【図1】本発明の第1の実施例の画面表示例を示す図
【図2】本発明の第1の実施例の構成例を示す図
【図3】本発明の第1の実施例の処理の流れを示す図
【図4】機能モジュールの記述例を示す図
【図5】詳細設計予測時間の演算例を示す図
【符号の説明】
【0069】
101 ブロック図表示部
102 モデル選択部
103 詳細設計予測結果表示部
201 ブロック図編集制御部
2011 画面編集制御部
2012 モデル選択制御部
202 詳細設計時間予測部
2021 詳細設計予測時間演算部
2022 予測結果表示制御部
203 設計データベース
204 詳細設計時間係数データベース
205 ユーザインタフェース制御部
206 出力部
207 モニター
208 入力部
209 キーボード
210 マウス




 

 


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