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液晶表示パネル及びその製造方法 - エルジー.フィリップス エルシーデー カンパニー,リミテッド
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発明の名称 液晶表示パネル及びその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−178983(P2007−178983A)
公開日 平成19年7月12日(2007.7.12)
出願番号 特願2006−158122(P2006−158122)
出願日 平成18年6月7日(2006.6.7)
代理人 【識別番号】100064447
【弁理士】
【氏名又は名称】岡部 正夫
発明者 呉 彰 浩 / 陳 賢 哲 / 朴 珍 永 / 卓 英 美
要約 課題
本発明の目的は、残像を最小化させ、画質を向上できる液晶表示パネル及びその製造方法を提供することにある。

解決手段
本発明は、互いに交差するように位置するゲートラインとデータラインにより定義される画素セルがマトリクス状に配列された液晶表示パネルにおいて、前記画素セルのそれぞれは、前記ゲートラインとデータラインの交差領域に位置する薄膜トランジスタと、前記薄膜トランジスタと接続される画素電極と、前記薄膜トランジスタと隣接して位置し、前記薄膜トランジスタのゲート電極と寄生キャパシタを形成すると共に、前記画素電極と接触される金属パターンを備え、それぞれの前記金属パターンは、前記画素セルの位置により面積が互いに異なる。
特許請求の範囲
【請求項1】
互いに交差するように位置するゲートラインとデータラインにより定義される画素セルがマトリクス状に配列された液晶表示パネルにおいて、前記画素セルのそれぞれは、前記ゲートラインとデータラインの交差領域に位置する薄膜トランジスタと、前記薄膜トランジスタと接続される画素電極と、前記薄膜トランジスタと隣接するように位置し、前記薄膜トランジスタのゲート電極との間で寄生キャパシタを形成すると共に、前記画素電極と接触された金属パターンを備え、それぞれの前記金属パターンは、前記画素セルの位置により面積が互いに異なることを特徴とする液晶表示パネル。
【請求項2】
前記それぞれの金属パターンは、一つのゲートラインに共通して接続される画素セルの中で中心に位置する画素セルから左右に行くほど面積が異なることを特徴とする請求項1に記載の液晶表示パネル。
【請求項3】
前記それぞれの金属パターンは、一つのゲートラインに共通して接続される画素セルの中で中心に位置する画素セルから左右に行くほど面積が小さくなることを特徴とする請求項1に記載の液晶表示パネル。
【請求項4】
前記金属パターンは、前記画素電極と同一物質から形成されることを特徴とする請求項1に記載の液晶表示パネル。
【請求項5】
前記金属パターンと前記ゲート電極により形成される寄生キャパシタの大きさは、前記画素セルの位置により異なることを特徴とする請求項1に記載の液晶表示パネル。
【請求項6】
前記金属パターンと前記ゲート電極により形成される寄生キャパシタの大きさは、一つのゲートラインに共通して接続される画素セルの中で中心に位置する画素セルから左右に行くほど小さくなることを特徴とする請求項1に記載の液晶表示パネル。
【請求項7】
前記薄膜トランジスタは、前記ゲート電極と、ゲート絶縁膜を間において前記ゲート電極と重畳される半導体パターンと、前記半導体パターン上に位置し、前記データラインから延在するソース電極と、前記ソース電極と対向し、保護膜を貫通する接触ホールを介して前記画素電極と接触されるドレイン電極とを備えることを特徴とする請求項1に記載の液晶表示パネル。
【請求項8】
前記金属電極パターンは、前記ゲート絶縁膜及び保護膜を間において前記ゲート電極と部分的に重畳されることを特徴とする請求項7に記載の液晶表示パネル。
【請求項9】
マトリクス状に配列された多数の画素セルを形成する段階を含む液晶表示パネルの製造方法において、前記それぞれの画素セルを形成する段階は、ゲートライン及び前記ゲートラインと接触されたゲート電極を含むゲートパターンを基板上に形成する段階と、ゲート絶縁膜を間において前記ゲート電極と重畳される半導体パターンと、前記ゲートラインと交差されるデータラインと、前記半導体パターン上に位置するソース電極と、前記ソース電極と対向するドレイン電極とを形成する段階と、前記ドレイン電極を露出させる接触ホールを有する保護膜を形成する段階と、前記接触ホールを介して前記保護膜と接触される画素電極と、前記ゲート絶縁膜および保護膜を間において位置し、寄生キャパシタを形成すると共に、前記画素電極と接触される、金属パターンとを形成する段階とを含むことを特徴とする液晶表示パネルの製造方法。
【請求項10】
前記画素セルそれぞれの前記金属パターンは、前記画素セルの位置により面積が互いに異なるように形成されることを特徴とする請求項9に記載の液晶表示パネルの製造方法。
【請求項11】
前記ぞれぞれの金属パターンの面積は、一つのゲートラインに共通して接続される画素セルの中で中心に位置する画素セルから左右に行くほど金属パターンの面積が異なることを特徴とする請求項10に記載の液晶表示パネルの製造方法。
【請求項12】
前記それぞれの金属パターンの面積は、一つのゲートラインに共通して接続される画素セルの中で中心に位置する画素セルから左右に行くほど金属パターンの面積が小さくなることを特徴とする請求項10に記載の液晶表示パネルの製造方法。
【請求項13】
前記金属パターンと前記ゲート電極により形成される寄生キャパシタの大きさは、前記画素セルの位置により異なることを特徴とする請求項9に記載の液晶表示パネルの製造方法。
【請求項14】
前記金属パターンと前記ゲート電極により形成される寄生キャパシタの大きさは、一つのゲートラインに共通して接続される画素セルの中で中心に位置する画素セルから左右に行くほど小さくなることを特徴とする請求項9に記載の液晶表示パネルの製造方法。
【請求項15】
前記金属電極パターンは、前記ゲート絶縁膜及び保護膜を間において前記ゲート電極と部分的に重畳されることを特徴とする請求項9に記載の液晶表示パネルの製造方法。
発明の詳細な説明
【技術分野】
【0001】
本発明は液晶表示装置に関し、特に残像を最小化させ、画質を向上できる液晶表示パネル及びその製造方法に関する。
【背景技術】
【0002】
一般に、液晶表示装置は、電界を用いて液晶の光透過率を調節することで画像を表示する。このため、液晶表示装置は、液晶セルがマトリクス状に配列された液晶パネルと、液晶パネルを駆動するための駆動回路とを備える。
【0003】
液晶パネルは、互いに対向する薄膜トランジスタアレイ基板及びカラーフィルターアレイ基板と、2つの基板間に一定のセルギャップを維持するため位置するスペーサーと、そのセルギャップに満たされた液晶とを備える。
【0004】
薄膜トランジスタアレイ基板は、ゲートライン及びデータラインと、そのゲートラインとデータラインの交差部毎にスイッチ素子で形成された薄膜トランジスタと、液晶セル単位で形成され、薄膜トランジスタに接続された画素電極などと、それらの上に塗布された配向膜から構成される。ゲートラインとデータラインは、それぞれのパッド部を介して駆動回路より信号が供給される。薄膜トランジスタは、ゲートラインに供給されるスキャン信号に応答し、データラインに供給される画素電圧信号を画素電極に供給する。
【0005】
カラーフィルターアレイ基板は、液晶セル単位で形成されたカラーフィルターと、カラーフィルター間の区分及び外部光を反射するためのブラックマトリクスと、液晶セルに共通的に基準電圧を供給する共通電極などと、それらの上に塗布される配向膜から構成される。
【0006】
液晶パネルは、薄膜トランジスタアレイ基板とカラーフィルターアレイ基板を別途に製作し、合着した後、液晶を注入して封入することにより完成される。
【0007】
図1は、従来の薄膜トランジスタアレイ基板を示す平面図であり、図2は、図1に示した薄膜トランジスタアレイ基板をI-I’線に沿って切断して示す断面図である。
【0008】
図1及び図2に示す薄膜トランジスタアレイ基板は、下部基板42上にゲート絶縁膜44を間において交差するように形成されたゲートライン2及びデータライン4と、その交差部毎に形成された薄膜トランジスタ(Thin Film Transistor: 以下、「TFT」という)6と、その交差構造で備えられたセル領域に形成された画素電極18とを備える。そして、TFTアレイ基板は、画素電極18と前段ゲートライン2の重畳部に形成されたストレージキャパシタ20を備える。
【0009】
TFT6は、ゲートライン2に接続されたゲート電極8と、データライン4に接続されたソース電極10と、画素電極18に接続されたドレイン電極12と、ゲート電極8と重畳され、ソース電極10とドレイン電極12との間にチャンネルを形成する活性層14とを備える。活性層14は、データライン4、ソース電極10及びドレイン電極12と重畳されるように形成され、ソース電極10とドレイン電極12との間のチャンネル部を更に含む。活性層14上には、データライン4、ソース電極10及びドレイン電極12とオーミック接触のためのオーミック接触層48が更に形成される。
【0010】
このようなTFT6は、ゲートライン2に供給されるゲート信号に応答し、データライン4に供給される画素電圧信号が画素電極18に充填され、維持されるようにする。
【0011】
画素電極18は、保護膜50を貫通する接触ホール16を介してTFT6のドレイン電極12と接続される。画素電極18は、充填された画素電圧により図示していない上部基板に形成される共通電極と電位差を発生させる。この電位差により、TFTアレイ基板とカラーフィルターアレイ基板との間に位置する液晶が誘電異方性により回転し、図示していない光源より画素電極18を経由して入射される光を上部基板側に透過させる。
【0012】
ストレージキャパシタ20は、前段ゲートライン2と画素電極18により形成される。ゲートライン2と画素電極18との間には、ゲート絶縁膜44及び保護膜50が位置する。このようなストレージキャパシタ20は、画素電極18に充填された画素電圧が次の画素電圧が充填されるまで維持されるように役に立つことになる。
【0013】
以下、図3A〜図3Dを参照してTFTアレイ基板の製造方法を説明すると次のとおりである。
まず、下部基板42上にスパッタリング法などの蒸着方法によりゲート金属層が形成された後、フォトリソグラフィー工程とエッチング工程でゲート金属層がパターニングされることにより、図3Aに示すように、ゲートライン2、ゲート電極8を含むゲートパターンが形成される。
【0014】
ゲートパターンが形成された下部基板42上にPECVD、スパッタリングなどの蒸着方法によりゲート絶縁膜44が形成される。ゲート絶縁膜44が形成された下部基板42上に非晶質シリコン層、n+非晶質シリコン層、そして、ソース/ドレイン金属層が順次形成される。
【0015】
ソース/ドレイン金属層上に回折マスクを用いたフォトリソグラフィ工程及びエッチング工程などを用い、データライン4、ソース電極10、ドレイン電極12を含むソース/ドレインパターンと、ソース/ドレインパターン下部にオーミック接触層48と活性層14とを含む半導体パターン45が形成される。
【0016】
一方、半導体パターン45は、別途のマスク工程を用いてソース/ドレインパターンとは別に形成することもある。
【0017】
ソース/ドレインパターンが形成されたゲート絶縁膜44上にPECVDなどの蒸着方法で保護膜50が全面形成された後、フォトリソグラフィ工程とエッチング工程でパターニングされることにより、図3Cに示すように、接触ホール16が形成される。接触ホール16は、保護膜50を貫通し、ドレイン電極12が露出されるように形成される。
【0018】
保護膜50上にスパッタリングなどの蒸着方法で透明電極物質が全面蒸着された後、フォトリソグラフィ工程とエッチング工程により透明電極物質がパターニングされることにより、図3Dに示すように、画素電極18が形成される。画素電極18は、接触ホール16を介してドレイン電極12と電気的に接続される。また、画素電極18は、ゲート絶縁膜44および保護膜50を間において前段ゲートライン2と重畳されるように形成されることにより、ストレージキャパシタ20を構成する。
【0019】
このようなTFTアレイ基板においては、図4のように、TFT6のゲート電極8にスレッショルド電圧以上のゲート電圧Vgが供給されると共に、ソース電極10にデータ電圧Vdが供給され、TNモードの液晶表示パネルにおいてはカラーフィルターアレイ基板に位置し、IPSモードの液晶表示パネルにおいてはTFTアレイ基板に位置する共通電極に直流DC共通電圧Vcomが供給される。これにより、TFT6のソース電極10とドレイン電極12間にチャンネルが形成され、データ電圧VdがTFTのソース電極10とドレイン電極12を経由してストレージキャパシタ20に充填される。
【0020】
ここで、共通電極に供給される共通電圧Vcomは、共通電圧供給部から遠くなるほど、ライン抵抗の増加により、その大きさが減少する問題が発生する。即ち、共通電圧供給部から近い箇所での画素セルにかかる実効共通電圧値Aと共通電圧供給部から遠い箇所での画素セルにかかる実効共通電圧値Bとの間の電圧差dが発生する。例えば、TNモード液晶表示パネルにおける共通電圧Vcomは、液晶表示パネルの外郭から銀ドットを介してカラーフィルターアレイ基板の全面に形成された共通電極に供給される。これにより、外郭から中心に行くほど、実効共通電圧値が小さくなる。
【0021】
このような共通電圧の不均一により、液晶表示パネル160における位置毎に画像の差が生じ、フリッカなどの残像が残ることになる。
【発明の開示】
【発明が解決しようとする課題】
【0022】
よって、本発明の目的は、フリッカなどの残像を最小化させ、画質を向上できる液晶表示パネル及びその製造方法を提供することにある。
【課題を解決するための手段】
【0023】
上記の目的を達成するため、本発明は、互いに交差するように位置するゲートラインとデータラインにより定義される画素セルがマトリクス状に配列された液晶表示パネルにおいて、前記画素セルのそれぞれは、前記ゲートラインとデータラインの交差領域に位置する薄膜トランジスタと、前記薄膜トランジスタと接続される画素電極と、前記薄膜トランジスタと隣接されるように位置し、前記薄膜トランジスタのゲート電極との間で寄生キャパシタを形成すると共に、前記画素電極と接触された金属パターンを備え、それぞれの前記金属パターンは、前記画素セルの位置により面積が互いに異なることを特徴とする。
【0024】
前記それぞれの金属パターンは、一つのゲートラインに共通して接続される画素セルの中で中心に位置する画素セルから左右に行くほど面積が異なることを特徴とする。
【0025】
前記それぞれの金属パターンは、一つのゲートラインに共通して接続される画素セルの中で中心に位置する画素セルから左右に行くほど面積が小さくなることを特徴とする。
【0026】
前記金属パターンは、前記画素電極と同一物質から形成されることを特徴とする。
【0027】
前記金属パターンと前記ゲート電極により形成される寄生キャパシタの大きさは、前記画素セルの位置により異なることを特徴とする。
【0028】
前記金属パターンと前記ゲート電極により形成される寄生キャパシタの大きさは、一つのゲートラインに共通して接続される画素セルの中で中心に位置する画素セルから左右に行くほど小さくなる。
【0029】
前記薄膜トランジスタは、前記ゲート電極と、ゲート絶縁膜を間において前記ゲート電極と重畳される半導体パターンと、前記半導体パターン上に位置し、前記データラインから延在するソース電極と、前記ソース電極と対向し、保護膜を貫通する接触ホールを介して前記画素電極と接触されるドレイン電極とを備える。
【0030】
前記金属電極パターンは、前記ゲート絶縁膜及び保護膜を間において前記ゲート電極と部分的に重畳される。
【0031】
本発明は、マトリクス状に配列される多数の画素セルを形成する段階を含む液晶表示パネルの製造方法において、前記それぞれの画素セルを形成する段階は、ゲートライン及び前記ゲートラインと接触されたゲート電極を含むゲートパターンを基板上に形成する段階と、ゲート絶縁膜を間において前記ゲート電極と重畳される半導体パターンと、前記ゲートラインと交差されるデータラインと、前記半導体パターン上に位置するソース電極と、前記ソース電極と対向するドレイン電極とを形成する段階と、前記ドレイン電極を露出させる接触ホールを有する保護膜を形成する段階と、前記接触ホールを介して前記保護膜と接触される画素電極と、前記ゲート絶縁膜および保護膜を間において位置し、寄生キャパシタを形成すると共に、前記画素電極と接触される、金属パターンとを形成する段階とを含む。
【0032】
前記画素セルそれぞれの前記金属パターンは、前記画素セルの位置により面積が互いに異なるように形成される。
【0033】
前記ぞれぞれの金属電極パターンの面積は、一つのゲートラインに共通して接続される画素セルの中で中心に位置する画素セルから左右に行くほど金属パターンの面積が異なる。
【発明の効果】
【0034】
本発明に係る液晶表示装置及びその製造方法は、ぞれぞれの画素セルの薄膜トランジスタと隣接領域に薄膜トランジスタのゲート電極と寄生キャパシタを形成する金属パターンを形成する。そして、それぞれの金属パターンの面積は、一つのゲートラインに共通して接続される画素セルの中で中心に位置する画素セルから左右に行くほど小さく形成される。これにより、一つのゲートラインに共通して接続される画素セルの中で中心に位置する画素セルから左右に行くほどゲート電極と金属パターン間の寄生キャパシタCgs2値を小さくし、または、左右端の画素セルから中心画素セルに行くほどゲート電極と金属パターンとの間の寄生キャパシタCgs2値を大きく設定することにより、画素セルそれぞれのCgs及び△Vpの大きさを調節することができる。この結果、画素セルの位置により供給される共通電圧のバラツキを減らすことにより、フリッカなどの残像が防止されるなど画質が向上される。
【発明を実施するための最良の形態】
【0035】
以下、本発明の好ましい実施形態を図5〜図11Dを参照して、詳しく説明する。
本発明の実施形態に係る液晶表示装置を概略的に示すブロック図である。
図5に示す液晶表示装置は、m個のデータラインD1〜Dmとn個のゲートラインG1〜Gnにより定義される画素(Pixel)Pセルがマトリクス状に配列され、液晶駆動により画像が具現される液晶表示パネル160、液晶表示パネル160のデータラインD1〜Dmにデータ電圧を供給するためのデータドライバ162と、ゲートラインG1〜Gnにゲート電圧を供給するためのゲートドライバ164と、データドライバ162及びゲートドライバ164を制御するためのタイミングコントローラ168とを備える。
【0036】
データドライバ162は、タイミングコントローラ168からの制御信号に応答し、デジタルビデオデータをアナログデータ電圧に変換して、該アナログデータ電圧をデータラインD1〜Dmに供給する。ゲートドライバ164は、タイミングコントローラ168からの制御信号に応答し、データ電圧に同期されるデート電圧VghをゲートラインG1〜Gnに順次に供給し、データ電圧が供給される液晶表示パネル160の水平ラインを選択する。
【0037】
タイミングコントローラ168は、垂直/水平同期信号及びクロック信号を用い、ゲートドライバ164、データドライバ162を制御するための制御信号を生成する。
【0038】
液晶表示パネル160は、液晶を間において対向する薄膜トランジスタアレイ基板とカラーフィルターアレイ基板からなり、それぞれの画素セルP内には液晶セルClc、データラインD1〜DmとゲートラインG1〜Gnの交差部に形成されたTFT106、液晶セルClcに供給される電圧を維持するためのストレージキャパシタCstなどを備える。
【0039】
図6は、図5の液晶表示パネル160に係る薄膜トランジスタアレイ基板を示す平面図であり、図7は、図6におけるII-II’及びIII-III’線を切り抜いて示した断面図である。説明の便宜上、図6及び図7には一つのRGBのうち何れか一つの色を具現できるある一つの画素のみを示した。
【0040】
図6及び図7に示した薄膜トランジスタアレイ基板は、下部基板142上にゲート絶縁膜144を間において交差するように形成されたゲートライン102及びデータライン104と、その交差部毎に形成されたTFT106と、その交差構造で備えられた画素領域に形成された画素電極118、画素電極118と前段ゲートライン102の重畳部に形成されたストレージキャパシタ120、TFT106と隣接して位置し、TFT106のゲート電極108と寄生キャパシタを形成すると共に、画素電極118と接触される金属パターン135とを備える。
【0041】
TFT106は、ゲートライン102に接続されたゲート電極108と、データライン104に接続されたソース電極110と、画素電極118に接続されたドレイン電極112と、ゲート電極108と重畳され、ソース電極110とドレイン電極112との間にチャンネルを形成する活性層114とを備える。活性層114は、データライン104、ソース電極110及びドレイン電極112と重畳されるように形成され、ソース電極110とドレイン電極112間にチャンネル部を更に含む。活性層114上には、データライン104、ソース電極110及びドレイン電極112とオーミック接触のためのオーミック接触層148が更に形成される。ここで、ソース電極110とドレイン電極112との間のチャンネルは、“U”型で形成されることにより、電流の移動度を向上することができる。
【0042】
また、ソース電極110及びドレイン電極112と共にTFT106は、ゲート電極108は従来、図1のように、ゲートライン102からゲートライン102と交差される方向に延在してもよく、且つ、図6のようにゲートライン102と並んで画素電極118方向に延在してもよい。更には、ゲート電極108がゲートライン102自体に含まれることもある。
【0043】
このようなTFT106は、ゲートライン102に供給されるゲート信号に応答し、データライン104に供給される画素電圧信号が画素電極118に充填され、維持されるようにする。
【0044】
画素電極118は、保護膜150を貫通する接触ホール116を介してTFT106のドレイン電極112と接続される。画素電極118は、充填された画素電圧により図示していない上部基板に形成される共通電極と電位差を発生させる。
【0045】
ストレージキャパシタ120は、前段ゲートライン102と画素電極118により形成される。ゲートライン102と画素電極118間には、ゲート絶縁膜144及び保護膜150が位置する。このようなストレージキャパシタ120は、画素電極118に充填された画素電圧が次の画素電圧が充填されるまで維持されるように役に立つことになる。
【0046】
金属パターン135は、図8に示すように、同一ゲートラインに対応されるm個の画素の中で中心から左右に行くほど面積が小さく形成される。このような金属パターン135は、TFT106のゲート電極108と寄生キャパシタを形成し、液晶表示パネルに供給される共通電圧Vcomのバラツキを補償する役割をする。
【0047】
以下、図8〜図10を参照して、更に詳しく説明すると次のとおりである。
従来、図4を参照すると、液晶を駆動するための画素セルPにデータ電圧Vdが供給されると共に、ゲート電圧Vgが供給される。これと同時に、TNモードの液晶表示パネルにおいては、カラーフィルターアレイ基板に位置し、IPSモードの液晶表示パネルにおいては、TFTアレイ基板に位置する共通電極(図示せず)に直流DC共通電圧Vcomが供給される。しかし、共通電極は、共通電圧供給部より遠くなるほど、抵抗性の増加及びゲートライン102におけるライン抵抗などにより共通電極に供給されるべき共通電圧Vcom値が液晶表示パネル160内における共通電極の位置により異なる。この結果、共通電極の位置により供給されるべき最適の共通電圧Vcom値においても異なることになる。
【0048】
図9は、画素セルの位置により共通電圧Vcomの大きさが異なることを鑑み、画素セルの位置により供給されるべき最適の共通電圧値を示す実験データである。図9の実験データを調べると、抵抗が一番大きくなると期待される液晶表示パネルの中心において一番大きさの大きい共通電圧Vcomが要求されることをわかる。
【0049】
しかし、それぞれの画素セルPに供給される共通電圧Vcomは直流DCであり、位置毎に独立的に調節することができない。よって、本願発明は、共通電圧供給源から供給される共通電圧Vcomが抵抗により強くなる程度に応じ、それぞれの画素セル内において、寄生キャパシタ値を調節することで、それぞれの画素セルに均一な大きさの共通電圧が伝えられる方案を提案する。
【0050】
一般に、共通電圧Vcom値は、フィードスルー電圧(Feed Through Voltage:△Vp)に比例する特性を有する。このような特性を用い、本願発明においては、図9における実験データを用い、共通電圧Vcomが大きく要求される領域では、△Vp値を大きく形成することにより、それぞれの画素セル間に供給される共通電圧Vcom間のバラツキを減らすようにしている。即ち、ゲートライン102に共通して接続される多数の画素セルP内における△Vp値を中心に位置する画素セルPから左右に位置する画素セルPに行くほど小さく形成することにより、位置による共通電圧Vcomのバラツキを補償することができる。
【0051】
このような△Vp値調節のための共通電圧Vcomのバラツキを補償するため、本願発明における金属パターン135が備えられる。
【0052】
一般に、△Vp値は数学式1で定義される。
【0053】
【数1】


【0054】
ここで、CgsはTFTのゲート電極とドレイン電極との間、またはデート電極とソース電極との間に形成される寄生キャパシタであり、△Vgはゲートハイ電圧Vghとゲートロウ電圧Vglの差電圧であり、Cstはストレージキャパシタ120の容量であり、Clcは液晶による静電容量である。
【0055】
上記数学式1より分かるように、△VpはCgs値と比例することが分かる。
【0056】
結局、本願発明は、Cgs値の大きさを図9における曲線と類似して設定することにより、図10に示すように、画素セルの位置に関わらず同一な大きさに共通電圧が供給される効果を有することができる。
【0057】
図7を参照すると、本願発明のCgsは、ソース/ドレイン電極110、112とゲート電極108間の第1のCgs(Cgs1)と、金属パターン135とゲート電極108間の第2のCgs(Cgs2)からなる。即ち、従来に比べ、本願発明においては、金属パターン135とゲート電極108間の第2のCgs(Cgs2)値を更に含み、この大きさを調節することで、△Vp値を位置毎に調節することができる。
【0058】
結局、金属パターン135をTFT106のゲートライン102と寄生キャパシタを形成させ、該寄生キャパシタの値は金属パターン135の面積で調節することができる。
【0059】
よって、図8のように、それぞれの画素セルP内における金属パターン135の面積を中心画素セルPから遠くするほど面積の大きさを小さくし、且つ、外郭から中心に行くほど面積を大きくすることにより、共通電圧のバラツキを補償することができる。
【0060】
ここで、それぞれの画素セル内におけるCgs及び△Vpを数学式2及び3のとおりに示すことができる。
【0061】
【数2】


【0062】
【数3】


(1からmは、一つのゲートラインに共通して接続される画素セルの数)
【0063】
このように、本発明に係る液晶表示パネルは、一つのゲートライン102に共通して接続される画素セルPの中で中心画素セルPから左右に行くほどゲート電極108と金属パターン135との間の寄生キャパシタCgs2値を小さくし、左右端より中心に位置する画素セルPからゲート電極108と金属パターン135との間の寄生キャパシタCgs2値を大きく設定する。これにより、数学式2のように、それぞれの画素セルP内におけるCgs値が数学式2のような関係を持ち、△Vp値が数学式3のような関係を持つことにより、位置による共通電圧Vcomのバラツキを減らすことができる。
【0064】
この結果、共通電圧Vcomのバラツキによるフリッカなどの残像を防止することができる。
【0065】
一方、図8においては、金属パターン135がm個の画素の中で中心から左右に行くほど面積が小さく形成されることを示したが、上下の長手方向に面積を調節することもできる。即ち、金属パターン135の線幅をそのままにし、長さを延ばすか縮めることにより、面積を調節することもできる。
【0066】
以下、図11A〜図11Dを参照し、TFTアレイ基板の製造方法を説明すると次のとおりである。
【0067】
図11Aを参照すると、下部基板上にゲート電極108、ゲートライン102などを含むゲートパターンが形成される。
【0068】
下部基板142上にスパッタリング法などの蒸着方法によりゲート金属層が形成される。次いで、マスクを用いたフィトリソグラフィ工程とエッチング工程でゲート金属層がパターニングされることにより、ゲートライン102、ゲート電極108を含むゲートパターンが形成される。ゲート金属としては、クロムCr、モリブデンMo、アルミニウム系金属などが単一層または二重層構造で用いられる。
【0069】
図11Bを参照すると、ゲートパターンが形成された下部基板142上にゲート絶縁膜144、活性層114、オーミック接触層148、そしてソース/ドレインパターンが順次に形成される。
【0070】
ゲートパターンが形成された下部基板142上にPECVD、スパッタリングなどの蒸着方法により、ゲート絶縁膜144、非晶質シリコン層、n+非晶質シリコン層、そしてソース/ドレイン金属層が順次形成される。
【0071】
ソース/ドレイン金属層上にマスクを用いたフォトリソグラフィ工程によりフォトレジスタパターンを形成する。この場合、マスクとしては、薄膜トランジスタのチャンネル部に回折露光部を有する回折露光マスクを用いることにより、チャンネル部のフォトレジスタパターンが他のソース/ドレインパターン部より低い高さを有する。
【0072】
次いで、フォトレジスタパターンを用いた湿式エッチング工程で、ソース/ドレイン金属層がパターニングされることにより、データライン104、ソース電極110、該ソース電極110と一体化されたドレイン電極112、ストレージ下部電極122を含むソース/ドレインパターンが形成される。
【0073】
その次に、同一なフォトレジスタパターンを用いた乾式エッチング工程でn+非晶質シリコン層と非晶質シリコン層が同時にパターニングされることにより、オーミック接触層148と活性層114が形成される。
【0074】
そして、チャンネル部で、相対的に低い高さを有するフォトレジスタパターンがアッシング(Ashing)工程で除去された後、乾式エッチング工程でチャンネル部のソース/ドレインパターン及びオーミック接触層148がエッチングされる。これにより、チャンネル部の活性層114が露出され、活性層114が活性化されない場合、ソース電極110とドレイン電極112が電気的に分離される。
【0075】
次いで、ストリップ工程でソース/ドレインパターン部上に残っているフォトレジスタパターンが除去される。
【0076】
ゲート絶縁膜144の材料としては、酸化シリコンSiOx、または窒化シリコンSiNxなどの無機絶縁物質が用いられる。ソース/ドレイン金属としては、モリブデンMo、チタン、タンタル、モリブデン合金(Mo alloy)、銅Cu、アルミニウム系金属などが用いられる。
【0077】
図11Cを参照すると、ソース/ドレインパターンが形成されたゲート絶縁膜144上にPECVDなどの蒸着方法で保護膜50が全面形成される。この後、マスクを用いたフォトリソグラフィ工程とエッチング工程でパターニングされることにより、ドレイン電極12を露出させる接触ホール116が形成される。
【0078】
保護膜50の材料としては、ゲート絶縁膜94のような無機絶縁物質や誘電率の小さいアクリル(acryl)系有機化合物、BCBまたはPFCBなどのような有機絶縁物質が用いられる。
【0079】
図11Dを参照すると、保護膜50上に透明電極パターンが形成される。
保護膜50上にスパッタリングなどの蒸着方法で透明電極物質が全面蒸着される。次いで、マスクを用いたフォトリソグラフィ工程とエッチング工程により透明電極物質がパターニングされることにより、画素電極118及び金属パターン135を含む透明電極パターンが形成される。画素電極18は、接触ホール16を介してドレイン電極112と電気的に接続され、前段ゲートライン102と重畳されてストレージキャパシタ120をなす。
【0080】
金属パターン135は、TFT106と隣接するように位置すると共に、保護膜150及びゲート絶縁膜144を間においてゲート電極108と寄生キャパシタをなす。
【0081】
透明電極物質としては、インジウム錫酸化物(Indium Tin Oxide:ITO)や錫酸化物(Tin Oxide:TO)、又は、酸化インジウム亜鉛(Indium Zinc Oxide:IZO)が用いられる。
【図面の簡単な説明】
【0082】
【図1】従来の液晶表示パネルの薄膜トランジスタアレイ基板の一部を示す平面図である。
【図2】図1に示した薄膜トランジスタアレイ基板をI−I’線に沿って切断して示す断面図である。
【図3A】図2に示した薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。
【図3B】図2に示した薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。
【図3C】図2に示した薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。
【図3D】図2に示した薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。
【図4】液晶表示パネルに供給される電圧及び共通電圧の位置による電圧降下を示す波形図である。
【図5】本発明に係る液晶表示装置を概略的に示すブロック図である。
【図6】図5の一つの画素セルに対応される薄膜トランジスタアレイ基板を示す平面図である。
【図7】図6に示した薄膜トランジスタアレイ基板のII-II’及びIII-III’線に沿って切断して示す断面図である。
【図8】画素セルの位置による金属パターンの面積を示す図である。
【図9】液晶表示パネルの位置毎に最適な共通電圧を示す図である。
【図10】本発明に係る金属パターンにより最適化された共通電圧の位置毎の特性を示す図である。
【図11A】図7に示した薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。
【図11B】図7に示した薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。
【図11C】図7に示した薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。
【図11D】図7に示した薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。
【符号の説明】
【0083】
2、102:ゲートライン
4、104:データライン
6、106:薄膜トランジスタ
8、108:ゲート電極
10、110:ソース電極
12、112:ドレイン電極
14、114:活性層
16、116:接触ホール
18、118:画素電極
20、120:ストレージキャパシタ
44、144:ゲート絶縁膜
50、150:保護膜
135:金属パターン




 

 


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