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発明の名称 光I/O部作製方法および光集積回路
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−164110(P2007−164110A)
公開日 平成19年6月28日(2007.6.28)
出願番号 特願2005−364170(P2005−364170)
出願日 平成17年12月19日(2005.12.19)
代理人
発明者 三川 孝 / 青柳 昌宏 / 仲川 博 / 菊地 克弥 / 岡田 義邦 / 伊藤 日出男 / 所 和彦
要約 課題
チップ内光伝送およびチップ間光伝送における双方向光伝送を可能ならしめ、且つ、総配線距離および総配線間隔の低減ならびに総伝送容量の増大を図ることのできる光I/O部を作製する方法、およびこの光I/O部を備えた光集積回路を提供する。

解決手段
エピタキシャル・リフトオフにより生成された光素子を、光集積回路内における光配線との間で光入出力を行う部位に転写する。
特許請求の範囲
【請求項1】
エピタキシャル・リフトオフにより生成された光素子を、光配線との間で光入出力を行う部位に転写することを特徴とする光I/O部作製方法。
【請求項2】
複数のプロセッサコアとキャッシュが集積されたマルチコアプロセッサ内において、プロセッサコアとキャッシュを結ぶ光配線バスとの間で光入出力を行う部位に、前記光素子を転写することを特徴とする請求項1記載の光I/O部作製方法。
【請求項3】
複数のプロセッサコアとキャッシュが集積されたマルチコアプロセッサ内において、プロセッサコア同士を結ぶ光配線バスとの間で光入出力を行う部位に、前記光素子を転写することを特徴とする請求項1記載の光I/O部作製方法。
【請求項4】
複数のプロセッサコアとキャッシュが集積されたマルチコアプロセッサにおいて、他の半導体チップを結ぶ光配線との間で光入出力を行う部位に、前記光素子を転写することを特徴とする請求項1記載の光I/O部作製方法。
【請求項5】
複数のメモリチップで構成されるメモリにおいて、他の半導体チップを結ぶ光配線との間で光入出力を行う部位に、前記光素子を転写することを特徴とする請求項1記載の光I/O部作製方法。
【請求項6】
複数のプロセッサコアとキャッシュが集積されたマルチコアプロセッサからの電気信号を電気的に多重分離するディマルチプレクサにおける光配線との間で光入出力を行う部位に、前記光素子を転写することを特徴とする請求項1記載の光I/O部作製方法。
【請求項7】
複数のメモリチップで構成されるメモリからの複数の電気信号を電気的に多重化するマルチプレクサにおける光配線との間で光入出力を行う部位に、前記光素子を転写することを特徴とする請求項1記載の光I/O部作製方法。
【請求項8】
光素子がWDM対応の光素子であることを特徴とする請求項1記載の光I/O部作製方法。
【請求項9】
回路内の光配線との間で光入出力を行う光I/O部が、エピタキシャル・リフトオフにより生成された光素子で構成されていることを特徴とする光集積回路。
【請求項10】
他の光集積回路を結ぶ光配線との間で光入出力を行う光I/O部が、エピタキシャル・リフトオフにより生成された光素子で構成されていることを特徴とする光集積回路。
発明の詳細な説明
【技術分野】
【0001】
本願発明は、Si−LSI等の光集積回路におけるチップ内光伝送およびチップ間光伝送に有用な光I/O部を作製する方法、およびその光I/O部を備えた光集積回路に関するものである。
【背景技術】
【0002】
従来、Siフォトニクス等の呼称の基に、Si−LSI内の光配線や光I/O部等のチップ内光伝送に関する研究が活発化しており、a)ヘテロジニアス・エピタキシ技術、b)Si基板上のSi導波路やSiON導波路等の光配線形成技術、c)SOI(Silicon
On Insulator)技術、d)CMOS(Complementary Metal Oxide Semiconductor)技術などが知られている。
【0003】
特に、Si−LSI上に化合物半導体またはGe等をヘテロエピタキシャル成長させることにより、光I/O部(=光入出力部)を付与する手段がしばしば用いられている。また、CMOS/SOI技術により、1.55μm長波長帯等のラマンレーザ素子、0.85μm短波長帯等のエバネッセント光入射型の受光素子、光変調器などの各種光素子を、チップ上に形成する技術も盛んに研究開発されている。
【0004】
一方、CPUやメモリ間等のチップ間光配線については、a)ELOプロセス技術、b)ヘテロジニアス集積技術、c)ポリマやファイバによるボード上への導波路形成技術などが知られている。
【0005】
特に、発光/受光素子の活性層、つまり薄膜の能動部分のみを基板から取り出すELO(Epitaxial Lift Off:エピタキシャル・リフトオフ)プロセス技術により、ELO発光/受光薄膜素子を、Si−LSIや光導波路上に搭載する、または光導波路内に埋め込むといったヘテロジニアス集積技術が盛んに研究開発されている。この集積技術により、チップ間の光伝送を目的として、Si−LSIや光導波路に光I/Oインタフェースを付与することが可能となる。
【発明の開示】
【発明が解決しようとする課題】
【0006】
しかしながら、上記のとおりの従来技術には、以下のような解決すべき点がある。
【0007】
まず、チップ内光伝送のためのヘテロエピタキシャル成長技術に関しては、エピ層内の欠陥除去等において、基礎研究的取り組みがおこなわれている段階であり、CMOS/SOI技術に関しても、基礎研究段階にあり、レーザ発振出力も極めて低く、また、レーザの発光側と受光側で波長が一致していない。すなわち、発光側は長波長、受光側は短波長であるため、長波長光の受光を行うことができず、両者を組み合わせても光の送受ができない状況にある。したがって、チップ内光伝送については、実用的な双方向光伝送の手段が存在していない。
【0008】
また、ボード間光伝送等と比べて、チップ内のような狭い空間では、総配線距離や配線間隔をできるだけ抑え、且つ総伝送容量を大きくとることが望まれる。しかしながら、こういった要求を実現するための有効な実用的手段も、未だ実現されていない。
【0009】
他方、チップ間光伝送については、上述のようにSi−LSI、光素子、導波路等にヘテロジニアス集積技術を用いることが知られているものの、チップ間光伝送のボトルネックであるメモリバンド幅の不足問題に、これらのヘテロジニアス集積実装技術を有効に活かす実用的な手段は存在していない。
【0010】
そこで、以上のとおりの事情に鑑み、本願発明は、チップ内光伝送およびチップ間光伝送における双方向光伝送を可能ならしめ、且つ、総配線距離および配線間隔の短縮ならびに総伝送容量の増大を図ることのできる光I/O部を作製する方法、およびこの光I/O部を備えた光集積回路を提供することを課題としている。
【課題を解決するための手段】
【0011】
本願発明の光I/O部作製方法は、上記の課題を解決するものとして、第1には、エピタキシャル・リフトオフにより生成された光素子を、光配線との間で光入出力を行う部位に転写することを特徴とする。
【0012】
第2には、複数のプロセッサコアとキャッシュが集積されたマルチコアプロセッサ内において、プロセッサコアとキャッシュを結ぶ光配線バスとの間で光入出力を行う部位に、前記光素子を転写することを特徴とする。
【0013】
第3には、複数のプロセッサコアとキャッシュが集積されたマルチコアプロセッサ内において、プロセッサコア同士を結ぶ光配線バスとの間で光入出力を行う部位に、前記光素子を転写することを特徴とする。
【0014】
第4には、複数のプロセッサコアとキャッシュが集積されたマルチコアプロセッサにおいて、他の半導体チップを結ぶ光配線との間で光入出力を行う部位に、前記光素子を転写することを特徴とする。
【0015】
第5には、複数のメモリチップで構成されるメモリにおいて、他の半導体チップを結ぶ光配線との間で光入出力を行う部位に、前記光素子を転写することを特徴とする。
【0016】
第6には、複数のプロセッサコアとキャッシュが集積されたマルチコアプロセッサからの電気信号を電気的に多重分離するディマルチプレクサにおける光入出力を行う部位に、前記光素子を転写することを特徴とする。
【0017】
第7には、複数のメモリチップで構成されるメモリからの複数の電気信号を電気的に多重化するマルチプレクサにおける光入出力を行う部位に、前記光素子を転写することを特徴とする。
【0018】
第8には、光素子がWDM対応の光素子であることを特徴とする。
【0019】
また、本願発明の集積回路は、第9には、回路内の光配線との間で光入出力を行う光I/O部が、エピタキシャル・リフトオフにより生成された光素子で構成されていることを特徴とする。
【0020】
またさらに、本願発明の集積回路は、第10には、他の光集積回路を結ぶ光配線との間で光入出力を行う光I/O部が、エピタキシャル・リフトオフにより生成された光素子で構成されていることを特徴とする。
【発明の効果】
【0021】
上記第1〜第8の発明によれば、従来のヘテロエピタキシ成長技術やCMOS/SOI技術を用いることなく、ELOにより光素子を生成し、これを上記部位に転写することで、チップ内光伝送およびチップ間光伝送を担う光I/O部を作製できる。ELOによれば薄膜化した受発光素子を形成できるため、この光素子で構成される光I/O部によって、短波長光および長波長光いずれのチップ内送受およびチップ間送受も可能になるとともに、光I/O部および光配線を含む総配線距離や光I/O部と光配線との間隔の短縮を実現でき、さらに総伝送容量の増大をも図ることができるようになる。
【0022】
そして、上記第9および第10の発明によれば、ELOによる光素子を光I/O部として用いることで、同様に優れたチップ内光伝送およびチップ間光伝送が可能な光集積回路を実現することができる。
【発明を実施するための最良の形態】
【0023】
[チップ内光伝送に関する実施形態]
図1は、チップ内光伝送に関する本願発明の一実施形態を示したものである。
【0024】
本願発明では、この図1に例示したように、光集積回路1内における光伝送を目的として、ELOにより生成された光素子(以下「ELO光素子」と呼ぶ)5を、基板に実装されているCPU2やキャッシュ3等を結ぶ光配線4との間で光入出力を行う部位に転写することで、その光配線4に対する光I/O部50が形成されている。
【0025】
さらに説明すると、図1の実施形態では、半導体チップ光集積回路1が、Si基板6上に複数のプロセッサコア2とキャッシュ3を集積したマルチコアプロセッサ10となっており、このマルチコアプロセッサ10内にて、プロセッサコア2とキャッシュ3との間のグローバル・メモリバス、およびプロセッサコア2間のバスが、光導波路等の光配線4で構成されており、これら光配線4で接続されるプロセッサコア2の光I/O部50およびキャッシュ3の光I/O部50として、受発光機能を持つELO光素子5がヘテロジニアス集積されている。
【0026】
このELO光素子5を実装したマルチコアプロセッサ10では、光信号伝送に用いる光波長として、ELO光素子5や光配線4の材料に従い、850nmの短波長帯および1300〜1550nmの長波長帯のいずれも自由に選択可能である。たとえば、短波長帯では、発光素子としてAlGaAs系VCSEL(Vertical Cavity Surface Emitting Laser)、受光素子としてSi、GaAs、InP等を適用できる。長波長帯では、発光素子および受光素子ともにInGaAs(P)系素子を適用できる。
【0027】
このELO光素子5としては、WDM(Wavelength Division Multiplexing:波長分割多重)対応の多波長の受発光素子を用いてもよい。
【0028】
また、光配線4としては、たとえば図2(a)(b)に例示したように、SOI構造の光導波路40を適用できる。図2(a)(b)では、各々、Si基板6およびSiO膜7上にSiONでなるコアサイズ3×2μm(Δ3%程度、特にΔ3.3%)の光導波路40(図2(a))、Siでなるコアサイズ0.5×0.2μm(Δ5〜6%程度、特にΔ5.8%)の光導波路40(図2(b))が、RIE(Reactive Ion Etching:反応性イオンエッチング)等を用いて作製され、この光導波路40の上方にELO光素子5が実装されており、互いに光入出力が可能となっている。
【0029】
ここで、ELO光素子5の実装プロセスについて、図3を適宜参照しながら説明する。
【0030】
まず、アライナ装置、プラズマCVD(Chemical Vapor Deposition:化学気相成長)装置、IBE(Ion Beam Evaporation:イオンビーム蒸着)装置、EB(Electron Beam:電子ビーム)蒸着装置、抵抗加熱蒸着装置、イオンミリング装置、シンタ炉等の半導体プロセス装置を用いて、ウェハ状態の基板11上にエッチストップ層12を介して積層されたエピ層13(図3(a))から光素子51を形成し(図3(b))、その上に電極52を形成し(図3(c))、そして保護用のワックス剤14を付着させる(図3(d))。
【0031】
続いて、上記のとおりに素子化プロセス済みのウェハに対して、SiCl、SF等の反応ガスを用いたRIEを施し、光素子51を基板11から分離する(図3(e))。これによりELO光素子5が形成される。
【0032】
そして、このELO光素子5を拡張シートリング類のダイアフラム15へ転写し(図3(f))、これを、電極16が形成されている上記マルチコアプロセッサ10のSi基板6、つまりSi−LSI基板6上に、アライナ装置、FC(Flip Chip:フリップチップ)ボンダ装置、押圧プローブ装置等を用いて転写する(図3(g))。
【0033】
なお、ここまでの光素子5の転写プロセスそのものは公知であり、たとえば”IEEE Photon. Lett., 1991, 3(12), pp.1123-1126”に開示されている。本願発明では、光素子5を光配線4との間で光入出力を行う部位に光I/O部50として転写することを主な特徴としているのであり、転写プロセスは公知のものを採用できる。
【0034】
他方、オリジナルな転写プロセスとしては、ELO光素子5とダイアフラム15の間に、UV光照射時に接着強度が低下するような接着剤を塗布して、転写を行い(図3(f))、その後UV光照射装置を用いてUV光を照射することで、ELO光素子5をダイアフラム15より分離し、Si基板6上に転写する(図3(g))。
【0035】
後は、FCボンダ装置、フラッシュアロイ炉、プラズマクリーン装置等を用いて、Si−LSI基板6上のバンプ状の電極16およびELO光素子5の電極52を互いに接着させる(図3(h))。
【0036】
これにより、ELO光素子5の形成およびそのSi−LSI基板6への実装が行われて、上記マルチコアプロセッサ10の光I/O部50が形成されることとなる。
【0037】
完成後は、SEM(Scanning Electron Microscopy:走査電子顕微鏡)、TEM(Transmission Electron Microscopy:透過電子顕微鏡)等を用いて形態的評価をすればよい。
【0038】
ELO光素子5がWDM対応のものである場合は、上記の工程と同様にして、複数の波長λ〜λに対応した発光素子または受光素子をダイアフラム15上に搭載し、波長λ〜λ毎に順次転写を行うことにより、Si−LSI基板6にWDM対応のELO光素子5をヘテロジニアス集積することができる。
【0039】
光配線4を構成する光導波路40としてポリマ材を使用する場合には、ポリマ材に薄片化したELO光素子5を埋め込んだ後、このELO光素子5付きの光導波路40とSi−LSI基板6を対向させて実装するプロセス、あるいは、上記のように先にELO光素子5をSi−LSI基板6上に転写した後、光導波路40と対向させて実装するプロセスの両方を考慮できる。いずれのプロセスであっても、光配線4との間で光入出力する部位にELO光素子5を転写した構成となることには変わりない。
【0040】
前者の埋込み形態についてさらに説明すると、たとえば図4および図5に例示したように、光素子5を、光導波路40を構成する支持基板43(図4)やクラッド42(図5)に埋め込んだりすることができる。
【0041】
図4におけるELO光素子5は、それに設けられた電極52および支持基板43に貫通形成したスルーホール電極431を介して、支持基板43の底部に当接された電気基板9(またはLSI等の半導体素子)に電気的接続されている。図5におけるELO光素子5は、電極52のみがクラッド42の外側に突出して、クラッド42の底部に近接配置された電気基板9(またはLSI等の半導体素子)に電気的接続されている。
【0042】
なお図4の形態では、支持基板43がクラッド42と同じポリマ材で形成されており、コア41およびクラッド42とともに光導波路2を一体構成している。無論、支持基板43として、クラッド材とは異なるポリマ材を使用することも可能である。
【0043】
ここで、図4の埋込み型の作製プロセスの一例について、図6(a)〜(e)を適宜参酌しながら説明する。
【0044】
まず、図6(a)に例示したように、光導波路40上に、ELOにより薄片化した光素子51およびそれに突出して設けられた電極52を有するELO光素子5を、透光性樹脂53により直接貼り付ける。その接着は、裏面からのUV光照射や加熱等により透光性樹脂53を硬化させて行う。続いて、図6(b)に例示したように、クラッド42と同じポリマ材を用いて、支持基板43を、ELO光素子5を覆い且つクラッド42を支持できる形態にスピンコート等によりコーティングする。次に、図6(c)に例示したように、その支持基板43にスルーホール電極431を形成する。そして、図6(d)に例示したように、これを電気基板9(またはLSI等の半導体素子)上に搭載する。
【0045】
以上によれば、図7にも例示したように、ウェハ状の大面積のSi基板6上における任意の位置に、通常のフォトリソ工程により、1チップから、波長の異なる複数チップまでの搭載を自在に行うことができるため、スケーラブル且つ低コストな実装が可能となる。
【0046】
また、WDMにも対応可能なことから、機能拡張性を有し、さらにELO光素子5の厚みは通常10μm以下であることから、ELO光素子5の実装後の配線や諸パターン形成等のフォトリソプロセスが可能となる。
【0047】
なお、図7における8は変調器であり、外部光源からの光(図中の矢印)を変調して光配線4に入力させる、あるいはオンチップ実装された発光素子からの光を変調して光配線4に入力させる。
【0048】
[チップ間光伝送に関する実施形態1]
本願発明は、たとえば図8に例示したように、各半導体チップ間の光伝送のために、マルチコアプロセッサ10や外部メモリ100などにおいて、それらを結ぶ光配線4との間で光入出力を行う部位にELO光素子5を転写実装させて、それぞれの光I/O部50を形成することもできる。
【0049】
この場合の各ELO光素子5の実装プロセスについては、上述した図3の実装プロセスを適用でき、光半導体や導波路材料も上述と同じものを用いることができる。
【0050】
もちろん、図1のチップ内光伝送の実施形態と図8のチップ間光伝送の実施形態を組み合わすことができることは言うまでもなく、マルチコアプロセッサ10内でのELO光素子5と光配線4による光伝送、ならびに、マルチコアプロセッサ10および外部メモリ100との間のELO光素子5と光配線4による光伝送の両方を可能にした光集積回路を実現できる。
【0051】
[チップ間光伝送に関する実施形態2]
ところで、CPU(マルチコアプロセッサ10)と外部メモリ100間の光伝送については、外部メモリ100へのアクセス速度増大を図るべく、たとえば図9に例示したように、1つの外部メモリ100を複数個の個別のメモリチップ110(#1〜#n)に分割した実施形態を採用できる。
【0052】
この場合さらに説明すると、たとえば図9では、複数のメモリチップ110(#1,#2,#3・・・#n)で構成された外部メモリ100が一本の光配線4を介してマルチコアプロセッサ10と光伝送可能に実装された光集積回路200となっており、各メモリチップ110からマルチコアプロセッサ10に送られるべき電気信号を電気的に多重分離(波長λ,λ,λ・・・λ)するマルチプレクサMUX(Multiplexer)における光I/O部50として、また、マルチコアプロセッサ10から各メモリチップ110に送られるべき複数の電気信号を電気的に多重化(波長λ,λ,λ・・・λ)するディマルチプレクサDEMUX(DeMultiplexer)における光I/O部50として、受発光機能を持つELO光素子5が上述した実装プロセスによってヘテロジニアス集積されている。
【0053】
これにより、ELO光素子5および光配線4によるマルチコアプロセッサ10および外部メモリ100間の高速光伝送が可能になるだけでなく、マルチコアプロセッサ10の無駄なアイドリング時間を低減することが可能となり、計算処理時間を従来の1/3〜1/4に短縮することができる。
【0054】
また、必要に応じて各光I/O部50のELO光素子5をWDM構成とすることにより、チャンネル当たりのバンド幅の増大を図ることができる。
【0055】
[チップ間光伝送に関する実施形態3]
外部メモリ100へのアクセス速度増大には、さらに、たとえば図10に例示した実施形態も採用できる。
【0056】
まず、外部メモリ100を構成する各メモリチップ110を、複数段および複数列のツリー状に接続配置する(最上段・左端列=#11 〜 最下段・右端列=#mn)。
【0057】
これら各メモリチップ110に、上述した図3の実装プロセスによってWDM対応のELO光素子5をヘテロジニアス集積させて、光I/O部50を設ける。
【0058】
外部メモリ100の各段に対応するマルチコアプロセッサ10における各光I/O部50も、同様にしてWDM対応のELO光素子5で形成する。
【0059】
そして、メモリチップ110毎に異なる光波長(複数個の波長群でもよい)を割り当てたWDM構成とする。図10において、メモリチップ110の#11〜#mnに波長λ11〜λ1n,λ21〜λ2n・・・λm1〜λmnが割り当てられて、それぞれ担当する波長の受発光を各ELO光素子5が行う。マルチコアプロセッサ10のELO光素子5は、それぞれ担当する各段の波長λ11-1n,λ21〜λ2n・・・λm1〜λmnの受発光を行う。
【0060】
これにより、各メモリチップ110への並列同時読み出し、つまりマルチスレディングが可能となり、計算処理速度の大幅な向上を実現できる。
【図面の簡単な説明】
【0061】
【図1】チップ内光伝送に関する本願発明の一実施形態を示した平面図である。
【図2】(a)(b)は、各々、ELO光素子の一実施形態を示した断面図である。
【図3】ELO光素子の形成・実装プロセスについて説明するためのである図。
【図4】光導波路にELO光素子を埋め込んだ一実施形態を示した断面図である。
【図5】光導波路にELO光素子を埋め込んだ一実施形態を示した断面図である。
【図6】埋込み型の作製プロセスについて説明するための図である。
【図7】チップ内光伝送に関する本願発明について説明するための図である。
【図8】チップ間光伝送に関する本願発明の一実施形態を示した平面図である。
【図9】チップ間光伝送に関する本願発明の別の一実施形態を示した平面図である。
【図10】チップ間光伝送に関する本願発明のさらに別の一実施形態を示した平面図である。
【符号の説明】
【0062】
1 光集積回路
10 マルチコアプロセッサ
2 プロセッサコア(CPU)
3 キャッシュ
4 光配線
40 光導波路
41 コア
42 クラッド
43 支持基板
431 スルーホール電極
5 ELO光素子
50 光I/O部
51 光素子
52 電極
53 透光性樹脂
6 Si基板(Si−LSI基板)
7 SiO
8 変調器
9 電気基板(またはLSI等の半導体素子)
11 基板
12 エッチストップ層
13 エピ層
14 ワックス剤
15 ダイアフラム
16 電極
100 外部メモリ
110 メモリチップ
200 光集積回路




 

 


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