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発明の名称 テスト回路、設計支援装置、設計支援方法、および設計支援プログラム
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−127596(P2007−127596A)
公開日 平成19年5月24日(2007.5.24)
出願番号 特願2005−322336(P2005−322336)
出願日 平成17年11月7日(2005.11.7)
代理人 【識別番号】100104190
【弁理士】
【氏名又は名称】酒井 昭徳
発明者 澁谷 利行
要約 課題
実機と同じ環境で、安価かつ高速なテストをおこなうこと。

解決手段
FF101は、データ信号q1を出力する。FF102は、出力されたデータ信号q1を取り込み、データ信号q2を出力する。FF101およびFF102は、クロック端子CK1,CK2を有しており、クロック信号clkを取り込む。FF103は、FF102と並列に、FF101からデータ信号q1を取り込む。また、FF103は、クロック端子CK3を有しており、FF102のクロック端子CK2と並列にクロック信号を取り込む。バッファ104は、クロック信号clkのクロック端子CK3への到達を遅延させる。比較回路105は、データ信号q2の値と、データ信号q3の値を取り込んで比較する。エラー収集回路106は、データ信号q2の値と、データ信号q3の値との比較結果を取り込み、FF102にタイミングエラーが生じているか否かを判断する。
特許請求の範囲
【請求項1】
半導体集積回路内においてデータ信号の出力元の回路素子から前記データ信号を取り込む第1の出力先の回路素子と、
前記出力元の回路素子から前記データ信号を取り込む第2の出力先の回路素子と、
前記第2の出力先の回路素子の動作タイミングを前記第1の出力先の回路素子の動作タイミングよりも遅延させる遅延素子と、
前記第1の出力先の回路素子に取り込まれた前記データ信号の値と前記第2の出力先の回路素子に取り込まれた前記データ信号の値とを比較する比較回路と、
前記比較回路によって比較された比較結果を収集する収集回路と、
を備えることを特徴とするテスト回路。
【請求項2】
半導体集積回路に関する情報から、前記半導体集積回路内の出力元の回路素子からのデータ信号を取り込む第1の出力先の回路素子に関する情報を取得する取得手段と、
前記取得手段によって取得された第1の出力先の回路素子に関する情報を、当該第1の出力先の回路素子と、前記出力元の回路素子から前記データ信号を取り込む第2の出力先の回路素子と、前記第2の出力先の回路素子の動作タイミングを前記第1の出力先の回路素子の動作タイミングよりも遅延させる遅延素子と、前記第1の出力先の回路素子に取り込まれた前記データ信号の値と前記第2の出力先の回路素子に取り込まれた前記データ信号の値とを比較する比較回路と、前記比較回路によって比較された比較結果を収集する収集回路と、を備えるテスト回路に関する情報に置換する置換手段と、
を備えることを特徴とする設計支援装置。
【請求項3】
前記置換手段は、
前記半導体集積回路のレイアウト結果に基づいて、前記取得手段によって取得された第1の出力先の回路素子に関する情報を、前記テスト回路に関する情報に置換することを特徴とする請求項2に記載の設計支援装置。
【請求項4】
半導体集積回路に関する情報から、前記半導体集積回路内の出力元の回路素子の回路素子からのデータ信号を取り込む第1の出力先の回路素子に関する情報を取得する取得工程と、
前記取得工程によって取得された第1の出力先の回路素子に関する情報を、当該第1の出力先の回路素子と、前記出力元の回路素子から前記データ信号を取り込む第2の出力先の回路素子と、前記第2の出力先の回路素子の動作タイミングを前記第1の出力先の回路素子の動作タイミングよりも遅延させる遅延素子と、前記第1の出力先の回路素子に取り込まれた前記データ信号の値と前記第2の出力先の回路素子に取り込まれた前記データ信号の値とを比較する比較回路と、前記比較回路によって比較された比較結果を収集する収集回路と、を備えるテスト回路に関する情報に置換する置換工程と、
を含んだことを特徴とする設計支援方法。
【請求項5】
半導体集積回路に関する情報から、前記半導体集積回路内の出力元の回路素子の回路素子からのデータ信号を取り込む第1の出力先の回路素子に関する情報を取得させる取得工程と、
前記取得工程によって取得された第1の出力先の回路素子に関する情報を、当該第1の出力先の回路素子と、前記出力元の回路素子から前記データ信号を取り込む第2の出力先の回路素子と、前記第2の出力先の回路素子の動作タイミングを前記第1の出力先の回路素子の動作タイミングよりも遅延させる遅延素子と、前記第1の出力先の回路素子に取り込まれた前記データ信号の値と前記第2の出力先の回路素子に取り込まれた前記データ信号の値とを比較する比較回路と、前記比較回路によって比較された比較結果を収集する収集回路と、を備えるテスト回路に関する情報に置換させる置換工程と、
をコンピュータに実行させることを特徴とする設計支援プログラム。


発明の詳細な説明
【技術分野】
【0001】
この発明は、半導体集積回路のタイミング条件を満たして動作しているか否かの故障を検出するテスト回路、半導体集積回路、設計支援装置、設計支援方法、設計支援プログラム、および記録媒体に関する。
【背景技術】
【0002】
従来、半導体集積回路を製造し、出荷する際に回路が正しく動作しているかを調べるために、テストという処理をおこなう。一般的に、テストは、以下の1)〜3)に分類される。
1)半導体集積回路の基本機能動作を調べるためのファンクションテスト。
2)半導体集積回路を、トランジスタレベルで故障を検出するための論理テスト。
3)半導体集積回路が目標の周波数で動作するかを調べるための遅延テスト。
【0003】
テクノロジの微細化にともない、プロセスのばらつきや電源電圧の低下、クロストークなどによる遅延の変動が増大している。これらの遅延変動は、設計時点では定性的には求めることができないため、不確定な遅延として扱われ、設計時点においては、遅延のマージンとして余分に確保しておく必要がある。
【0004】
近年、これらの設計マージンの増大化のために、タイミング設計が難しくなるという問題が発生している。そのため、不要な遅延マージンをなくすために統計的な手法を用いた遅延計算手法などが採用されつつある。
【0005】
しかし、遅延マージンを削減した場合、製造した回路すべてが目標の周波数で動作しない可能性が起こる場合がある。このようなタイミング不良の回路を選別する手法として、実機周波数でのタイミングで遅延テストを行うat-speedテストを行う必要がある。なお、専用内蔵回路によるat-speedテストについては、下記特許文献1に記載されている。
【0006】
【特許文献1】特開2001−319500号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
しかしながら、上述したat-speedテストは、テストモードと呼ばれる通常のチップの動作条件と異なる条件で行われるため、テストモードでのat-speedテストをパスしたとしても、必ずしも実機での動作が保障されるとは限られないという問題があった。
【0008】
また、実機では動作するチップもat-speedテストではじかれる可能性があるという問題があった。また、at-speedテストは時間がかかる上に、導入するためはBIST(Built-in-self-test)と呼ばれる専用回路を内蔵したり、高価な専用装置を用意する必要がある。このため、製造コストが高くなるという問題があった。
【0009】
この発明は、上述した従来技術による問題点を解消するため、実機と同じ環境で、安価かつ高速なテストをおこなうことができるテスト回路、半導体集積回路、設計支援装置、設計支援方法、設計支援プログラム、および記録媒体を提供することを目的とする。
【課題を解決するための手段】
【0010】
上述した課題を解決し、目的を達成するため、この発明にかかるテスト回路は、半導体集積回路内においてデータ信号の出力元の回路素子から前記データ信号を取り込む第1の出力先の回路素子と、前記出力元の回路素子から前記データ信号を取り込む第2の出力先の回路素子と、前記第2の出力先の回路素子の動作タイミングを前記第1の出力先の回路素子の動作タイミングよりも遅延させる遅延素子と、前記第1の出力先の回路素子に取り込まれた前記データ信号の値と前記第2の出力先の回路素子に取り込まれた前記データ信号の値とを比較する比較回路と、前記比較回路によって比較された比較結果を収集する収集回路と、を備えることを特徴とする。
【0011】
また、上記発明において、前記遅延素子は、前記第2の出力先の回路素子へのクロック信号の出力が切替可能に構成されていることとしてもよい。
【0012】
また、この発明にかかる半導体集積回路は、半導体集積回路内においてデータ信号の出力元の回路素子から前記データ信号を取り込む第1の出力先の回路素子と、前記出力元の回路素子から前記データ信号を取り込む第2の出力先の回路素子と、前記第2の出力先の回路素子の動作タイミングを前記第1の出力先の回路素子の動作タイミングよりも遅延させる遅延素子と、前記第1の出力先の回路素子に取り込まれた前記データ信号の値と前記第2の出力先の回路素子に取り込まれた前記データ信号の値とを比較する比較回路と、前記比較回路によって比較された比較結果を収集する収集回路と、を備えることを特徴とする。
【0013】
また、この発明にかかる設計支援装置、設計支援方法、設計支援プログラム、および記録媒体は、半導体集積回路に関する情報から、前記半導体集積回路内の出力元の回路素子からのデータ信号を取り込む第1の出力先の回路素子に関する情報を取得し、取得された第1の出力先の回路素子に関する情報を、当該第1の出力先の回路素子と、前記出力元の回路素子から前記データ信号を取り込む第2の出力先の回路素子と、前記第2の出力先の回路素子の動作タイミングを前記第1の出力先の回路素子の動作タイミングよりも遅延させる遅延素子と、前記第1の出力先の回路素子に取り込まれた前記データ信号の値と前記第2の出力先の回路素子に取り込まれた前記データ信号の値とを比較する比較回路と、前記比較回路によって比較された比較結果を収集する収集回路と、を備えるテスト回路に関する情報に置換することを特徴とする。
【0014】
また、上記発明において、前記遅延素子は、前記第2の出力先の回路素子へのクロック信号の出力が切替可能に構成されていることとしてもよい。
【0015】
また、上記発明において、前記半導体集積回路に関するタイミング解析結果に基づいて、前記出力元の回路素子に関する情報を取得することとしてもよい。
【0016】
また、上記発明において、前記半導体集積回路のレイアウト結果に基づいて、取得された第1の出力先の回路素子に関する情報を、前記テスト回路に関する情報に置換することとしてもよい。
【0017】
また、上記発明において、前記半導体集積回路に関するタイミング解析結果から前記半導体集積回路内のクリティカルパスを検出し、検出されたクリティカルパスにデータ信号を伝達させるための信号を検出し、置換された前記半導体集積回路に関する情報に基づいて、複数種類のテストプログラムにより、前記半導体集積回路に関するテストを実行し、信号の検出された検出結果と、テストの実行された実行結果と、に基づいて、前記複数種類のテストプログラムの組み合わせの中から、テストプログラム数が最小となる組み合わせを生成することとしてもよい。
【0018】
また、上記発明において、置換された前記半導体集積回路に関する情報に基づいて、前記半導体集積回路の電源電圧を設定し、置換された前記半導体集積回路に関する情報に基づいて、所定のテストプログラムにより、前記半導体集積回路に関するテストを実行し、実行された実行結果に基づいて、前記半導体集積回路が設定された電源電圧で動作するか否かを判断し、判断された判断結果に基づいて、前記半導体集積回路が動作する最も低い電源電圧を決定することとしてもよい。
【発明の効果】
【0019】
本発明にかかるテスト回路、半導体集積回路、設計支援装置、設計支援方法、設計支援プログラム、および記録媒体によれば、実機と同じ環境で、安価かつ高速なテストをおこなうことができるという効果を奏する。
【発明を実施するための最良の形態】
【0020】
以下に添付図面を参照して、この発明にかかるテスト回路、半導体集積回路、設計支援装置、設計支援方法、設計支援プログラム、および記録媒体の好適な実施の形態を詳細に説明する。
【0021】
(実施の形態1)
まず、この発明の実施の形態1にかかるテスト回路および当該テスト回路を有する半導体集積回路について説明する。図1は、この発明の実施の形態1にかかる半導体集積回路の一例を示す回路図である。図1に示した半導体集積回路100において、太線のパスはデータ信号が伝達されるデータパスであり、細線のパスは、図示しないクロックソースからのクロック信号が伝達されるクロックパスである。
【0022】
図1において、半導体集積回路100は、フロップフロップ(以下、「FF」)101と、FF102と、を有する。FF101とFF102とは、バッファ111〜113を介してデータパスDPで接続されている。FF101は、データ信号q1を出力端子Q1から出力する。
【0023】
FF102は、FF101の出力端子Q1から出力されたデータ信号q1を入力端子D1から取り込む。FF102は、データ信号q1が取り込まれると、データ信号q2を出力する。また、FF101およびFF102は、それぞれクロックパスCPに接続されているクロック端子CK1,CK2を有しており、クロック信号clkを取り込む。これにより、FF101およびFF102は、同一のタイミングで動作する。
【0024】
半導体集積回路100において、データパスにおけるタイミングテストをおこなう場合、FF101から出力されるデータ信号q1の取込先となるFF102に替え、テスト回路110を埋め込む。テスト回路110は、第1の出力先の回路素子(FF102)と、第2の出力先の回路素子(FF103)と、遅延素子と、比較部と、エラー収集部と、を備える。
【0025】
ここで、第1の出力先の回路素子は、データ信号の出力元の回路素子から当該データ信号の取込先となる回路素子である。たとえば、図1において、出力元の回路素子をFF101とした場合、FF101から出力されるデータ信号q1の取込先となるFF102が、第1の出力先の回路素子に相当する。
【0026】
また、第2の出力先の回路素子は、出力元の回路素子からデータ信号を取り込む回路素子である。たとえば、図1において、出力元の回路素子をFF101とした場合、FF102とともにFF101から出力されるデータ信号q1の取込先となるFF103が、第2の出力先の回路素子に相当する。
【0027】
FF103は、FF102と同一構造のFFであり、FF102と並列に、FF101からのデータ信号q1を入力端子D2から取り込む。FF103は、クロック端子CK3を有しており、FF102のクロック端子CK2と並列にクロック信号clkを取り込む。
【0028】
また、遅延素子は、第2の出力先の回路素子の動作タイミングを第1の出力先の回路素子の動作タイミングよりも遅延させる回路素子である。たとえば、図1において、出力元の回路素子をFF101、第1の出力先の回路素子をFF102、および第2の出力先の回路素子をFF103とした場合、FF103のクロック端子CK3の前段のバッファ104が遅延素子に相当する。バッファ104はクロックパスCP上に設けられており、クロック信号clkのクロック端子CK3への到達を遅延させる。
【0029】
このように、遅延素子(バッファ104)を介在させたことにより、FF101からFF103の入力端子D2にデータ信号q1を取り込むタイミングは、FF102の入力端子D1にデータ信号q1を取り込むタイミングよりも余裕を持たせることができる。
【0030】
比較部は、第1の出力先の回路素子に取り込まれたデータ信号の値と第2の出力先の回路素子に取り込まれたデータ信号の値とを比較する。具体的には、たとえば、比較部は、図1において、FF102の出力端子Q2とFF103の出力端子Q3と接続されている比較回路105である。比較回路105は、出力端子Q2からのデータ信号q2の値と、出力端子Q3からのデータ信号q3の値とを取り込んで比較する。より具体的には、たとえば、排他的論理和により比較する。
【0031】
また、エラー収集部は、比較回路105によって比較された比較結果を収集する。具体的には、たとえば、エラー収集部は、比較回路105と接続されているエラー収集回路106であり、データ信号q2の値と、出力端子Q3からのデータ信号q3の値との比較結果を取り込む。この取り込んだ比較結果により、FF102にタイミングエラーが生じているか否かを判断する。
【0032】
つぎに、図1に示したテスト回路110の詳細な回路構成の一例について説明する。図2−1および図2−2は、図1に示したテスト回路110の詳細な回路構成の一例を示す説明図である。図2−1は、クロックパスCPを除いた回路構成をあらわしている。また、図2−2の(a)は、FF102に対するクロックパスCPをあらわしており、同図(b)は、FF103に対するクロックパスCPをあらわしている。
【0033】
図3は、図1に示した半導体集積回路100のタイミングチャートである。図3において、クロック端子CK1にクロック信号clkが取り込まれると、FF101では、出力端子Q1からデータ信号q1を出力する。同様のタイミングで、クロック端子CK2にクロック信号clkが取り込まれると、FF102では、出力端子Q1からのデータ信号q1を入力端子D1から取り込んで、出力端子Q2からデータ信号q2を出力する。
【0034】
一方、FF103においては、遅延素子により、クロック端子CK1,CK2のクロック信号clkの入力タイミングよりも時間d分遅延してクロック端子CK3からクロック信号clkを取り込む。そして、FF101からのデータ信号q1を入力端子D2から取り込むと、出力端子Q3からデータ信号q3を出力する。
【0035】
ここで、FF102の動作時間t内にデータ信号q1が取り込まれてデータ信号q2を出力する場合(図3中、(1))、FF103においても、動作時間t内にデータ信号q1が取り込まれてデータ信号q3を出力する(図3中、(3))。この場合、データパスDPはタイミング制約を遵守しているため、問題ない。
【0036】
一方、FF102の動作時間t外にデータ信号q1が取り込まれてデータ信号q2を出力する場合(図3中、(2))、データパスDPはタイミング制約違反となる。ここで、FF103では、動作時間t内にデータ信号q1が取り込まれてデータ信号q3を出力する(図3中、(4))。
【0037】
したがって、出力端子Q2からのデータ信号q2は、(1)と(2)とによって異なる反面、出力端子Q3からのデータ信号q3は、(3)と(4)とで変わらないため、比較回路105の排他的論理和により、データパスDPのタイミング制約違反(エラー)を検出することができる。
【0038】
このように、実施の形態1によれば、遅延素子による遅延時間tを実際の動作環境に適した時間に調整し、テスト回路110を埋め込んでテストをおこなうことにより、タイミングが厳しいデータパスDPが、実際の動作環境下においてタイミング制約を遵守するか違反するかを検出することができる。
【0039】
(実施の形態2)
つぎに、この発明の実施の形態2について説明する。実施の形態1では、テスト回路110のFF103のクロック端子CK3の前段に遅延素子としてバッファ104を設けた構成について説明したが、実施の形態2では、バッファ104の替わりに、ゲーティング回路を遅延素子として設けた構成である。
【0040】
図4は、この発明の実施の形態2にかかる半導体集積回路100の一例を示す回路図であり、図5−1および図5−2は、図4に示したテスト回路110の詳細な回路構成の一例を示す説明図である。図5−1は、クロックパスCPを除いた回路構成をあらわしている。また、図5−2の(a)は、FF102に対するクロックパスCPをあらわしており、同図(b)は、FF103に対するクロックパスCPをあらわしている。
【0041】
ゲーティング回路107は、たとえば、クロック信号clkとクロックイネーブル信号ceとを入力する2入力AND回路であり、クロックイネーブル信号ceが入力されているときだけ、クロック信号clkをクロック端子CK3に供給する。これにより、ユーザがテストをおこなう場合にのみクロックイネーブル信号ceを与えることにより、消費電力を抑制することができる。
【0042】
(実施の形態3)
つぎに、実施の形態3について説明する。実施の形態1および2では、実機である半導体集積回路100にテスト回路110を埋め込んだ例について説明したが、実施の形態3は、半導体集積回路100の製造前における設計段階において、ソフトウェアである設計支援ツールによりテストをおこなう構成である。これにより、製造前に、実機の実際の動作環境に適した状態でのテストをおこなうことができ、半導体集積回路100の品質向上を図ることができる。
【0043】
(設計支援装置のハードウェア構成)
まず、この発明の実施の形態3にかかる設計支援装置のハードウェア構成について説明する。図6は、この発明の実施の形態3にかかる設計支援装置のハードウェア構成を示すブロック図である。この設計支援装置は、上述した設計支援ツールがインストールされたコンピュータ装置である。
【0044】
図6において、設計支援装置は、CPU601と、ROM602と、RAM603と、HDD(ハードディスクドライブ)604と、HD(ハードディスク)605と、FDD(フレキシブルディスクドライブ)606と、着脱可能な記録媒体の一例としてのFD(フレキシブルディスク)607と、ディスプレイ608と、I/F(インターフェース)609と、キーボード610と、マウス611と、スキャナ612と、プリンタ613と、を備えている。また、各構成部はバス600によってそれぞれ接続されている。
【0045】
ここで、CPU601は、設計支援装置の全体の制御を司る。ROM602は、ブートプログラムなどのプログラムを記憶している。RAM603は、CPU601のワークエリアとして使用される。HDD604は、CPU601の制御にしたがってHD605に対するデータのリード/ライトを制御する。HD605は、HDD604の制御で書き込まれたデータを記憶する。
【0046】
FDD606は、CPU601の制御にしたがってFD607に対するデータのリード/ライトを制御する。FD607は、FDD606の制御で書き込まれたデータを記憶したり、FD607に記憶されたデータを設計支援装置に読み取らせたりする。
【0047】
また、着脱可能な記録媒体として、FD607のほか、CD−ROM(CD−R、CD−RW)、MO、DVD(Digital Versatile Disk)、メモリーカードなどであってもよい。ディスプレイ608は、カーソル、アイコンあるいはツールボックスをはじめ、文書、画像、機能情報などのデータを表示する。このディスプレイ608は、たとえば、CRT、TFT液晶ディスプレイ、プラズマディスプレイなどを採用することができる。
【0048】
I/F609は、通信回線を通じてインターネットなどのネットワーク614に接続され、このネットワーク614を介して他の装置に接続される。そして、I/F609は、ネットワーク614と内部のインターフェースを司り、外部装置からのデータの入出力を制御する。I/F609には、たとえばモデムやLANアダプタなどを採用することができる。
【0049】
キーボード610は、文字、数字、各種指示などの入力のためのキーを備え、データの入力をおこなう。また、タッチパネル式の入力パッドやテンキーなどであってもよい。マウス611は、カーソルの移動や範囲選択、あるいはウィンドウの移動やサイズの変更などをおこなう。ポインティングデバイスとして同様に機能を備えるものであれば、トラックボールやジョイスティックなどであってもよい。
【0050】
スキャナ612は、画像を光学的に読み取り、設計支援装置内に画像データを取り込む。なお、スキャナ612は、OCR機能を持たせてもよい。また、プリンタ613は、画像データや文書データを印刷する。プリンタ613には、たとえば、レーザプリンタやインクジェットプリンタを採用することができる。
【0051】
(設計支援装置の機能的構成)
つぎに、この発明の実施の形態3にかかる設計支援装置の機能的構成について説明する。図7は、この発明の実施の形態3にかかる設計支援装置の機能的構成を示すブロック図である。図7において、設計支援装置700は、ネットリスト710と、取得部701と、置換部702と、実行部703と、出力部704と、を備えている。
【0052】
まず、ネットリスト710は、テスト対象となる半導体集積回路100のネットリスト710である。たとえば、図1に示した半導体集積回路100のうち、FF103、比較回路105、およびエラー収集回路106を除いた回路のネットリスト710が記述されている。
【0053】
また、取得部701は、半導体集積回路100内の出力元の回路素子からのデータ信号を取り込む第1の出力先の回路素子に関する情報を取得する。ここで、出力元の回路素子とは、たとえば、図1に示したFF101が相当し、第1の出力先の回路素子とは、たとえば、図1に示したFF102が相当する。
【0054】
また、第1の出力先の回路素子に関する情報とは、ネットリスト710内のFF102を特定する記述データである。取得部701では、ネットリスト710を読み込み、タイミングが厳しいと思われるデータパスDPのFF102をユーザが指定することで、FF102を特定する記述データを取得する。
【0055】
また、置換部702は、第1の出力先の回路素子(FF102)に関する情報を、テスト回路110に関する情報に置換する。テスト回路110に関する情報とは、テスト回路110を構成する回路の記述データ(テスト回路記述データ)であり、FF102を特定する記述データと置換される。
【0056】
実行部703は、テスト回路110に置換された半導体集積回路100のネットリスト710を読み込んで、所定のテストを実行する。出力部704は、実行部703によるテスト結果を出力する。
【0057】
なお、上述した取得部701、置換部702、実行部703、および出力部704は、具体的には、たとえば、図6に示したROM602、RAM603、HD605などの記録媒体に記録されたプログラムを、CPU601が実行することによって、またはI/F609によって、その機能を実現する。
【0058】
(設計支援処理手順)
つぎに、この発明の実施の形態3にかかる設計支援装置700の設計支援処理について説明する。図8−1は、この発明の実施の形態3にかかる設計支援装置700の設計支援処理手順を示すフローチャートである。
【0059】
図8−1において、まず、取得部701により、半導体集積回路100のネットリスト710が読み込まれるまで待ち受け(ステップS801:No)、ネットリスト710が読み込まれた場合(ステップS801:Yes)、半導体集積回路100の回路素子(たとえば、FF102)が指定されるまで待ち受ける(ステップS802:No)。そして、回路素子が指定された場合(ステップS802:Yes)、FF102の記述データをテスト回路記述データに置換する(ステップS803)。
【0060】
そして、テスト開始入力を待ち受け(ステップS804:No)、テスト開始入力があった場合(ステップS804:Yes)、実行部703により、置換されたネットリスト710を用いたテストを実行する(ステップS805)。そして、出力部704により、テスト結果を出力する(ステップS806)。
【0061】
この実施の形態3によれば、ユーザが指定したFFをテスト回路110に置き換えた半導体集積回路100のネットリスト710を用いてテストを実行することができるため、設計段階において、実機の実際の動作環境に適した状態でのテストをおこなうことができ、半導体集積回路100の品質向上を図ることができる。
【0062】
なお、上述した取得部701では、ユーザにより回路素子(たとえば、FF102)を指定することにより、FF102の記述データをネットリスト710から取得することとしているが、半導体集積回路100に関するタイミング解析結果から自動的に取得することとしてもよい。
【0063】
タイミング解析結果には、タイミング制約違反となるクリティカルパスの情報が列挙されるため、クリティカルパスの受け側の回路素子(たとえば、FF102)を検出することで、自動的にテスト回路記述データと置換されるテスト対象の回路素子を特定することができる。ここで、この場合の設計支援処理について説明する。
【0064】
図8−2は、この発明の実施の形態3にかかる設計支援装置700の他の設計支援処理手順を示すフローチャートである。図8−2において、まず、取得部701により、半導体集積回路100のネットリスト710が読み込まれるまで待ち受け(ステップS811:No)、ネットリスト710が読み込まれた場合(ステップS811:Yes)、半導体集積回路100に関するタイミング解析結果が取得されているか否かを判断する(ステップS812)。
【0065】
タイミング解析結果が取得されていない場合は取得するまで待ち受ける(ステップS812:No)。一方、タイミング解析結果が取得されている場合(ステップS812:Yes)、テスト対象の回路素子(たとえば、FF102)を特定する(ステップS813)。そして、特定された回路素子(FF102)の記述データをテスト回路記述データに置換する(ステップS814)。
【0066】
そして、テスト開始入力を待ち受け(ステップS815:No)、テスト開始入力があった場合(ステップS815:Yes)、実行部703により、置換されたネットリスト710を用いたテストを実行する(ステップS816)。そして、出力部704により、テスト結果を出力する(ステップS817)。この設計支援処理手順によれば、タイミング制約が厳しいパスの受け側のFFを自動的に検出することができるため、テストの効率化を図ることができる。
【0067】
(実施の形態4)
つぎに、実施の形態4について説明する。実施の形態4は、テスト回路記述データに置換された場合のレイアウト処理に関する例である。図9は、この発明の実施の形態4にかかる設計支援装置700の機能的構成を示すブロック図である。図9は、図7に示した実施の形態3の機能的構成(符号701〜704)に、レイアウト処理部900を付加した構成である。
【0068】
レイアウト処理部900は、配置配線されたレイアウトを変更する処理を実行する。図10は、レイアウト処理部900によるレイアウト処理を示す説明図である。図10において、(A)はテスト回路記述データの置換前、(B)はテスト回路記述データの置換後、(C)はレイアウト変更後の説明図である。
【0069】
図10の(A)において、符号1000は、図1に示した半導体集積回路100のレイアウトデータであり、符号1010は、図1に示した半導体集積回路100のFF101のレイアウトデータであり、符号1020は、図1に示した半導体集積回路100のFF102のレイアウトデータである。また、符号1001は、図1に示したFF102の近傍に配置される他のFF(図1では不図示)のレイアウトデータである。
【0070】
置換部702によりFF102の記述データがテスト回路110の記述データ(テスト回路記述データ)に置換されると、レイアウト処理部900により、図10の(B)に示したようなレイアウトとなる。(B)中、符号1100は、図1に示したテスト回路110のレイアウトデータである。FF102からテスト回路110に置換されると、(B)に示したように、テスト回路110のレイアウトデータ1100とFFのレイアウトデータ1001とが重複する。したがって、(C)に示したように、重複したレイアウトデータ1001を、レイアウトデータ1100と重複しないように、位置を変更する。
【0071】
(設計支援処理手順)
つぎに、この発明の実施の形態4にかかる設計支援装置700の設計支援処理について説明する。図11は、この発明の実施の形態4にかかる設計支援装置700の設計支援処理手順を示すフローチャートである。
【0072】
図11において、まず、取得部701により、半導体集積回路100のネットリスト710が読み込まれるまで待ち受け(ステップS1101:No)、ネットリスト710が読み込まれた場合(ステップS1101:Yes)、半導体集積回路100に関するタイミング解析結果が取得されているか否かを判断する(ステップS1102)。
【0073】
タイミング解析結果が取得されていない場合は取得するまで待ち受ける(ステップS1102:No)。一方、タイミング解析結果が取得されている場合(ステップS1102:Yes)、テスト対象の回路素子(たとえば、FF102)を特定する(ステップS1103)。そして、特定された回路素子(FF102)の記述データをテスト回路記述データに置換する(ステップS1104)。
【0074】
レイアウト処理部900では、図10において(A)に示した状態から(B)に示した状態となるように、置換後におけるレイアウト処理を実行する(ステップS1105)。そして、テスト回路110のレイアウトデータ1100が他のFFのレイアウトデータ1001と重複有りかを判断する(ステップS1106)。重複しない場合(ステップS1106:No)、ステップS1108に移行する。
【0075】
一方、重複する場合(ステップS1106:Yes)、テスト回路110のレイアウトデータ1100と重複しないように、FFのレイアウトデータ1001を配置変更する(ステップS1107)。この配置変更は、ユーザの操作により実行してもよく、また、クリティカルパスが生じない程度に自動的に空いている領域に配置変更してもよい。配置変更後は、ステップS1106に戻る。
【0076】
そして、ステップS1108において、テスト開始入力を待ち受け(ステップS1108:No)、テスト開始入力があった場合(ステップS1108:Yes)、実行部703により、置換されたネットリスト710を用いたテストを実行する(ステップS1109)。そして、出力部704により、テスト結果を出力する(ステップS1110)。この設計支援処理手順によれば、タイミング制約が厳しいパスの受け側のFFを自動的に検出することができるため、テストの効率化を図ることができる。
【0077】
この実施の形態4によれば、テスト回路110のレイアウトデータ1100と重なっているFFのレイアウトデータ1001の配置変更ができるため、レイアウト処理時またはレイアウト処理後においても、実機の実際の動作環境に適した状態でのテストをおこなうことができ、半導体集積回路100の品質向上を図ることができる。
【0078】
(実施の形態5)
つぎに、実施の形態5について説明する。実施の形態5は、実施の形態3および実施の形態4において、テストパタンを生成する例である。テストパタンとは、半導体集積回路100のテストに必要なテストプログラムの識別情報の集合である。このテストパタンを生成することにより、テストに最小限必要なアプリケーションを特定することができ、テスト期間の短縮化を図ることができる。なお、実施の形態5のハードウェア構成は、実施の形態3に示したハードウェア構成(図6)と同一であるため、その説明を省略する。
【0079】
図12は、この発明の実施の形態5にかかる設計支援装置1200の機能的構成を示すブロック図である。図12において、設計支援装置1200は、取得部1201と、クリティカルパス検出部1202と、信号セット検出部1203と、実行部1204と、生成部1205と、から構成されている。取得部1201は、半導体集積回路100に関するタイミング解析結果を取得する。
【0080】
クリティカルパス検出部1202は、タイミング解析結果からクリティカルパスを検出する。信号セット検出部1203は、クリティカルパスがデータ信号を伝達する信号セットを検出する。つぎに、信号セットの検出例を具体的に説明する。図13は、半導体集積回路100を示す回路図である。図13において、データパスDPは、クリティカルパス検出部1202に検出されたクリティカルパスである。
【0081】
図13では、データパスDP上のバッファ111およびバッファ112の間にAND回路1301が設けられ、データパスDP上のバッファ112およびバッファ113の間にAND回路1302が設けられている。
【0082】
AND回路1301,1302は、入力端子Aからデータ信号q1を取り込み出力端子Xから出力する。また、入力端子Bから取り込まれる信号の有無により、出力端子Xからのデータ信号q1の出力を制御する。ここで、クリティカルパスであるデータパスDPがデータ信号q1がFF101からFF102に伝達される条件としては、AND回路1301,1302の入力端子Bがともに『1』であることが要求される。このAND回路1301,1302の入力端子Bの信号値が信号セットとなる。
【0083】
また、実行部1204は、テスト回路110に置換された半導体集積回路100のネットリスト710を読み込んで、複数種類のテストプログラムを実行する。そして、テスト回路110への信号伝達を可能にしたテストプログラムの識別情報を記憶する。
【0084】
また、生成部1205は、最適化処理部1206および出力部1207を備え、テストパタンを生成する。最適化処理部1206は、実行部1204によるテストによって得られた、テスト回路110への信号伝達を可能にしたテストプログラムの識別情報を用いて最適化処理をおこなう。ここで、最適化処理とは、テストプログラムの集合と、信号セットの集合とを、Bipartiteのグラフ問題として最適化する。
【0085】
図14は、Bipartiteグラフを示す説明図である。図14において、テストプログラムT1〜T6と信号セットS1〜S6との間で、Bipartiteのグラフ問題として最適化する。たとえば、テストプログラムT1は、信号セットS1,S2,S3により、それぞれ対応するテスト回路110への伝達を可能としている。
【0086】
また、テストプログラムT2は、信号セットS1,S5により、それぞれ対応するテスト回路110への伝達を可能としている。テストプログラムT3は、信号セットS4により、それぞれ対応するテスト回路110への伝達を可能としている。テストプログラムT4は、信号セットS2,S6により、それぞれ対応するテスト回路110への伝達を可能としている。テストプログラムT5は、信号セットS4,S5により、それぞれ対応するテスト回路110への伝達を可能としている。テストプログラムT6は、信号セットS6により、対応するテスト回路110への伝達を可能としている。
【0087】
図14に示したグラフでは、テストプログラムT1,T5,T6のみ実行すれば、すべての信号セットS1〜S6をカバーできる。出力部1207は、テストパタンとして、このテストプログラムT1,T5,T6の識別情報を出力する。
【0088】
なお、上述した取得部1201、クリティカルパス検出部1202、信号セット検出部1203、実行部1204、生成部1205は、具体的には、たとえば、図6に示したROM602、RAM603、HD605などの記録媒体に記録されたプログラムを、CPU601が実行することによって、またはI/F609によって、その機能を実現する。
【0089】
(設計支援処理手順)
つぎに、この発明の実施の形態5にかかる設計支援装置1200の設計支援処理について説明する。図15は、この発明の実施の形態5にかかる設計支援装置1200の設計支援処理手順を示すフローチャートである。図15において、まず、半導体集積回路100に関するタイミング解析結果が取得されるまで待ち受け(ステップS1501:No)、タイミング解析結果が取得された場合(ステップS1501:Yes)、クリティカルパス検出部1202により、半導体集積回路100内のクリティカルパスを検出する(ステップS1502)。
【0090】
そして、信号セット検出部1203により、クリティカルパスがデータ信号を伝達するデータパス上の信号セットを検出する(ステップS1503)。つぎに、i=1とし(ステップS1504)、テスト回路記述データに置換された半導体集積回路100のネットリスト710を用いて、テストプログラムTiを実行する(ステップS1505)。そして、テスト回路110にデータ信号を伝達させる信号セットを記録する(ステップS1506)。iをインクリメントし(ステップS1507)、i>nであるか否かを判断する(ステップS1508)。
【0091】
i>nでない場合(ステップS1508:No)、ステップS1505に戻る。一方、i>nである場合(ステップS1508:Yes)、最適化処理部1206により図14に示したような最適化処理を実行する(ステップS1509)。そして、最適化処理の結果であるテストパタンを出力部1207により出力する(ステップS1510)。
【0092】
この実施の形態5では、最小限必要なテストプログラムT1,T5,T6を特定できるため、実際のテストでは、テストプログラムT2〜T4を実行しなくてもよい。このように、あらかじめテストに不要なアプリケーションを特定することができ、テスト時間の短縮化を図ることができる。
【0093】
(実施の形態6)
つぎに、実施の形態6について説明する。実施の形態6は、実施の形態3および実施の形態4において、電源電圧の最適化処理をおこなう例である。この最適化処理により、実際に必要な電源電圧を確認することができる。なお、実施の形態6のハードウェア構成は、実施の形態3に示したハードウェア構成(図6)と同一であるため、その説明を省略する。
【0094】
図16は、この発明の実施の形態6にかかる設計支援装置の機能的構成を示すブロック図である。図16において、設計支援装置1600は、取得部1601と、設定部1602と、実行部1603と、判断部1604と、決定部1605と、から構成されている。取得部1601は、テスト回路110の記述データ(テスト回路記述データ)に置換された半導体集積回路100のネットリスト710を取得する。
【0095】
設定部1602は、半導体集積回路100の電源電圧を設定する。具体的には、初期の電源電圧の設定、増減変更をおこなう。設定部1602による設定は、ユーザの操作によっておこなってもよく、所定量の増減変更を自動的に実行することとしてもよい。
【0096】
また、実行部1603は、テスト回路110に置換された半導体集積回路100のネットリスト710を読み込んで、所定のテストプログラムを実行する。また、判断部1604は、実行部1603の実行結果に基づき、設定部1602で設定された電源電圧で動作するか否かを判断する。この場合、設定部1602は、この判断結果により電源電圧を増減する。そして、実行部1603では、増減変更された電源電圧で再度テストプログラムを実行する。また、決定部1605は、実行部1603の実行結果により、半導体集積回路100の最適な電源電圧を決定する。
【0097】
なお、上述した取得部1601、設定部1602、実行部1603、判断部1604、および決定部1605は、具体的には、たとえば、図6に示したROM602、RAM603、HD605などの記録媒体に記録されたプログラムを、CPU601が実行することによって、またはI/F609によって、その機能を実現する。
【0098】
(設計支援処理手順)
つぎに、この発明の実施の形態6にかかる設計支援装置1600の設計支援処理について説明する。図17は、この発明の実施の形態6にかかる設計支援装置1600の設計支援処理手順を示すフローチャートである。図17において、取得部1601により、テスト回路110の記述データ(テスト回路記述データ)に置換された半導体集積回路100のネットリスト710が取得されるまで待ち受ける(ステップS1701:No)。
【0099】
ネットリスト710が取得された場合(ステップS1701:Yes)、設定部1602により、初期の電源電圧Vを設定する(ステップS1702)。そして、実行部1603によりテストプログラムを実行し(ステップS1703)、設定された電源電圧Vで半導体集積回路100が動作するかを判断する(ステップS1704)。動作する場合(ステップS1704:Yes)、所定電圧ΔV分、電源電圧Vを下げて(ステップS1705)、実行部1603により再度テストプログラムを実行する(ステップS1706)。
【0100】
一方、動作しない場合(ステップS1704:No)、所定電圧ΔV分、電源電圧Vを上げて、実行部1603により再度テストプログラムを実行する(ステップS1706)。テストプログラムの再実行(ステップS1706)後、所定電圧ΔV分、増減された電源電圧Vで半導体集積回路100が動作するか否かを判断する(ステップS1707)。
【0101】
動作する場合(ステップS1707:Yes)、ステップS1705に戻る。一方、動作しない場合(ステップS1707:No)、所定電圧ΔV分、電源電圧Vを上げて(ステップS1708)、その電源電圧Vを、半導体集積回路100の最適な電源電圧として決定する。
【0102】
この実施の形態6によれば、半導体集積回路100の実際の電源電圧を最適な値、たとえば、最低限動作に必要な電源電圧に設定することができるため、消費電力の低減を図ることができる。また、実施の形態6では、電源電圧を例に挙げて説明したが、その他、各種動作環境に関するパラメータ、たとえば、動作温度なども最適化をすることができる。
【0103】
なお、本実施の形態で説明した設計支援方法は、予め用意されたプログラムをパーソナル・コンピュータやワークステーション等のコンピュータで実行することにより実現することができる。このプログラムは、ハードディスク、フレキシブルディスク、CD−ROM、MO、DVD等のコンピュータで読み取り可能な記録媒体に記録され、コンピュータによって記録媒体から読み出されることによって実行される。またこのプログラムは、インターネット等のネットワークを介して配布することが可能な伝送媒体であってもよい。
【0104】
(付記1)半導体集積回路内においてデータ信号の出力元の回路素子から前記データ信号を取り込む第1の出力先の回路素子と、
前記出力元の回路素子から前記データ信号を取り込む第2の出力先の回路素子と、
前記第2の出力先の回路素子の動作タイミングを前記第1の出力先の回路素子の動作タイミングよりも遅延させる遅延素子と、
前記第1の出力先の回路素子に取り込まれた前記データ信号の値と前記第2の出力先の回路素子に取り込まれた前記データ信号の値とを比較する比較回路と、
前記比較回路によって比較された比較結果を収集する収集回路と、
を備えることを特徴とするテスト回路。
【0105】
(付記2)前記遅延素子は、前記第2の出力先の回路素子へのクロック信号の出力が切替可能に構成されていることを特徴とする付記1に記載のテスト回路。
【0106】
(付記3)付記1または2に記載のテスト回路を備えることを特徴とする半導体集積回路。
【0107】
(付記4)半導体集積回路に関する情報から、前記半導体集積回路内の出力元の回路素子からのデータ信号を取り込む第1の出力先の回路素子に関する情報を取得する取得手段と、
前記取得手段によって取得された第1の出力先の回路素子に関する情報を、当該第1の出力先の回路素子と、前記出力元の回路素子から前記データ信号を取り込む第2の出力先の回路素子と、前記第2の出力先の回路素子の動作タイミングを前記第1の出力先の回路素子の動作タイミングよりも遅延させる遅延素子と、前記第1の出力先の回路素子に取り込まれた前記データ信号の値と前記第2の出力先の回路素子に取り込まれた前記データ信号の値とを比較する比較回路と、前記比較回路によって比較された比較結果を収集する収集回路と、を備えるテスト回路に関する情報に置換する置換手段と、
を備えることを特徴とする設計支援装置。
【0108】
(付記5)前記遅延素子は、前記第2の出力先の回路素子へのクロック信号の出力が切替可能に構成されていることを特徴とする付記4に記載の設計支援装置。
【0109】
(付記6)前記取得手段は、
前記半導体集積回路に関するタイミング解析結果に基づいて、前記出力元の回路素子に関する情報を取得することを特徴とする付記4または5に記載の設計支援装置。
【0110】
(付記7)前記置換手段は、
前記半導体集積回路のレイアウト結果に基づいて、前記取得手段によって取得された第1の出力先の回路素子に関する情報を、前記テスト回路に関する情報に置換することを特徴とする付記4〜6のいずれか一つに記載の設計支援装置。
【0111】
(付記8)前記半導体集積回路に関するタイミング解析結果から前記半導体集積回路内のクリティカルパスを検出するクリティカルパス検出手段と、
前記クリティカルパス検出手段によって検出されたクリティカルパスにデータ信号を伝達させるための信号を検出する信号検出手段と、
前記置換手段によって置換された前記半導体集積回路に関する情報に基づいて、複数種類のテストプログラムにより、前記半導体集積回路に関するテストを実行する実行手段と、
前記信号検出手段によって検出された検出結果と、前記実行手段によって実行された実行結果と、に基づいて、前記複数種類のテストプログラムの組み合わせの中から、テストプログラム数が最小となる組み合わせを生成する生成手段と、
を備えることを特徴とする付記4〜7のいずれか一つに記載の設計支援装置。
【0112】
(付記9)前記置換手段によって置換された前記半導体集積回路に関する情報に基づいて、前記半導体集積回路の電源電圧を設定する設定手段と、
前記置換手段によって置換された前記半導体集積回路に関する情報に基づいて、所定のテストプログラムにより、前記半導体集積回路に関するテストを実行する実行手段と、
前記実行手段によって実行された実行結果に基づいて、前記半導体集積回路が前記設定手段によって設定された電源電圧で動作するか否かを判断する判断手段と、
前記判断手段によって判断された判断結果に基づいて、前記半導体集積回路が動作する最も低い電源電圧を決定する決定手段と、
を備えることを特徴とする付記4〜7のいずれか一つに記載の設計支援装置。
【0113】
(付記10)半導体集積回路に関する情報から、前記半導体集積回路内の出力元の回路素子からのデータ信号を取り込む第1の出力先の回路素子に関する情報を取得する取得工程と、
前記取得工程によって取得された第1の出力先の回路素子に関する情報を、当該第1の出力先の回路素子と、前記出力元の回路素子から前記データ信号を取り込む第2の出力先の回路素子と、前記第2の出力先の回路素子の動作タイミングを前記第1の出力先の回路素子の動作タイミングよりも遅延させる遅延素子と、前記第1の出力先の回路素子に取り込まれた前記データ信号の値と前記第2の出力先の回路素子に取り込まれた前記データ信号の値とを比較する比較回路と、前記比較回路によって比較された比較結果を収集する収集回路と、を備えるテスト回路に関する情報に置換する置換工程と、
を含んだことを特徴とする設計支援方法。
【0114】
(付記11)半導体集積回路に関する情報から、前記半導体集積回路内の出力元の回路素子の回路素子からのデータ信号を取り込む第1の出力先の回路素子に関する情報を取得させる取得工程と、
前記取得工程によって取得された第1の出力先の回路素子に関する情報を、当該第1の出力先の回路素子と、前記出力元の回路素子から前記データ信号を取り込む第2の出力先の回路素子と、前記第2の出力先の回路素子の動作タイミングを前記第1の出力先の回路素子の動作タイミングよりも遅延させる遅延素子と、前記第1の出力先の回路素子に取り込まれた前記データ信号の値と前記第2の出力先の回路素子に取り込まれた前記データ信号の値とを比較する比較回路と、前記比較回路によって比較された比較結果を収集する収集回路と、を備えるテスト回路に関する情報に置換させる置換工程と、
をコンピュータに実行させることを特徴とする設計支援プログラム。
【0115】
(付記12)付記11に記載の設計支援プログラムを記録したコンピュータに読み取り可能な記録媒体。
【産業上の利用可能性】
【0116】
以上のように、本発明にかかるテスト回路、半導体集積回路、設計支援装置、設計支援方法、設計支援プログラム、および記録媒体は、半導体集積回路のタイミングテストに有用である。
【図面の簡単な説明】
【0117】
【図1】この発明の実施の形態1にかかる半導体集積回路の一例を示す回路図である。
【図2−1】図1に示したテスト回路の詳細な回路構成の一例を示す説明図(その1)である。
【図2−2】図1に示したテスト回路の詳細な回路構成の一例を示す説明図(その2)である。
【図3】図1に示した半導体集積回路のタイミングチャートである。
【図4】この発明の実施の形態2にかかる半導体集積回路の一例を示す回路図である。
【図5−1】図4に示したテスト回路の詳細な回路構成の一例を示す説明図(その1)である。
【図5−2】図4に示したテスト回路の詳細な回路構成の一例を示す説明図(その2)である。
【図6】この発明の実施の形態3にかかる設計支援装置のハードウェア構成を示すブロック図である。
【図7】この発明の実施の形態3にかかる設計支援装置の機能的構成を示すブロック図である。
【図8−1】この発明の実施の形態3にかかる設計支援装置の設計支援処理手順を示すフローチャートである。
【図8−2】この発明の実施の形態3にかかる設計支援装置の他の設計支援処理手順を示すフローチャートである。
【図9】この発明の実施の形態4にかかる設計支援装置の機能的構成を示すブロック図である。
【図10】この発明の実施の形態4にかかるレイアウト処理部によるレイアウト処理を示す説明図である。
【図11】この発明の実施の形態4にかかる設計支援装置の設計支援処理手順を示すフローチャートである。
【図12】この発明の実施の形態5にかかる設計支援装置の機能的構成を示すブロック図である。
【図13】この発明の実施の形態5にかかる半導体集積回路を示す回路図である。
【図14】Bipartiteグラフを示す説明図である。
【図15】この発明の実施の形態5にかかる設計支援装置の設計支援処理手順を示すフローチャートである。
【図16】この発明の実施の形態6にかかる設計支援装置の機能的構成を示すブロック図である。
【図17】この発明の実施の形態6にかかる設計支援装置の設計支援処理手順を示すフローチャートである。
【符号の説明】
【0118】
100 半導体集積回路
104 バッファ(遅延素子)
105 比較回路(比較部)
106 エラー収集回路(収集部)
107 ゲーティング回路(遅延素子)
110 テスト回路
700,1200,1600 設計支援装置
701,1201,1601 取得部
702 置換部
703,1204,1603 実行部
704 出力部
900 レイアウト処理部
1202 クリティカルパス検出部
1203 信号セット検出部
1205 生成部
1602 設定部
1604 判断部
1605 決定部




 

 


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