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発明の名称 定電圧生成回路
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−34557(P2007−34557A)
公開日 平成19年2月8日(2007.2.8)
出願番号 特願2005−215309(P2005−215309)
出願日 平成17年7月26日(2005.7.26)
代理人 【識別番号】100105647
【弁理士】
【氏名又は名称】小栗 昌平
発明者 玉越 晃
要約 課題
位相補償用のコンデンサを外部に設けなくとも、発振を防止し、安定して正確な定電圧を出力できる定電圧生成回路を提供する。

解決手段
定電圧生成回路は、出力端子21から出力される出力電流を制御するPMOSトランジスタM1と、該出力電流に比例した比例電流を生成するPMOSトランジスタM2と、出力端子21の電位VOと所定の基準電位VIとを比較し、出力電位VOを基準電位VIに保つようにPMOSトランジスタM1,M2を駆動する比較増幅器3と、出力端子21に一端が接続されたPMOSトランジスタM3と、ノード11に一端が接続されたPMOSトランジスタM4からなる第1のカレントミラーと、PMOSトランジスタM3の他端に一端が接続され他端が接地されたNMOSトランジスタM5と、PMOSトランジスタM4の他端に一端が接続され他端が接地されたNMOSトランジスタM6とからなる第2のカレントミラーとを備える。
特許請求の範囲
【請求項1】
定電圧を生成する定電圧生成回路であって、
出力端子から出力される出力電流を制御する第1のトランジスタと、
前記出力電流に比例した比例電流を生成する第2のトランジスタと、
前記出力端子の電位に係わる電位と所定の基準電位とを比較し、前記出力端子の電位に係わる電位を前記基準電位に保つように、前記第1および第2のトランジスタを駆動する比較制御手段と、
前記出力端子に一端が接続された第3のトランジスタと、前記比例電流が流れる比例電流生成ノードに一端が接続された第4のトランジスタからなる第1のカレントミラーと、
前記第3のトランジスタの他端に一端が接続され他端が接地された第5のトランジスタと、前記第4のトランジスタの他端に一端が接続され他端が接地された第6のトランジスタとからなる第2のカレントミラーとを備える定電圧生成回路。
【請求項2】
請求項1記載の定電圧生成回路であって、
前記出力端子の電位に係わる電位は、前記比例電流生成ノードの電位である定電圧生成回路。
【請求項3】
請求項1または2記載の定電圧生成回路であって、
前記第2のカレントミラーを流れる電流を所定の定電流と比較し、前記第2のカレントミラーを流れる電流が所定の制限電流値を越えないように、前記比較制御手段による前記第1および第2のトランジスタの駆動を制限する電流制限機能回路を備える定電圧生成回路。
【請求項4】
請求項1記載の定電圧生成回路であって、
前記出力端子の電位に係わる電位は、前記出力端子の電位を抵抗で分圧した電位であり、
前記第2のカレントミラーを流れる電流を所定の定電流と比較し、前記第2のカレントミラーを流れる電流が所定の制限電流値を越えないように、前記比較制御手段による前記第1および第2のトランジスタの駆動を制限する電流制限機能回路を備える定電圧生成回路。
【請求項5】
請求項1または2記載の定電圧生成回路であって、
前記第1、第2、第3および第4のトランジスタがそれぞれ第1、第2、第3および第4のPMOSトランジスタで構成され、前記第5および第6のトランジスタがそれぞれ第5および第6のNMOSトランジスタで構成され、
前記第3および第4のPMOSトランジスタは、ゲートが共通で同一サイズであり、前記第5および第6のNMOSトランジスタは、ゲートが共通で同一サイズである定電圧生成回路。
【請求項6】
請求項3または4記載の定電圧生成回路であって、
前記第1、第2、第3および第4のトランジスタがそれぞれ第1、第2、第3および第4のPMOSトランジスタで構成され、前記第5および第6のトランジスタがそれぞれ第5および第6のNMOSトランジスタで構成され、
前記第3および第4のPMOSトランジスタは、ゲートが共通で同一サイズであり、前記第5および第6のNMOSトランジスタは、ゲートが共通で同一サイズである定電圧生成回路。
【請求項7】
請求項6記載の定電圧生成回路であって、
前記第3のPMOSトランジスタと前記第5のNMOSトランジスタの間に第7のNMOSトランジスタを備え、前記第4のPMOSトランジスタと前記第6のNMOSトランジスタの間に第8のNMOSトランジスタを備え、
前記第7および第8のNMOSトランジスタは、それぞれゲート電位が共通で且つ同一サイズである定電圧生成回路。
【請求項8】
請求項7記載の定電圧生成回路であって、
前記電流制限機能回路は、前記所定の定電流を供給する電流源と、前記電流源の出力がゲートに接続され、ソースが接地される第9のNMOSトランジスタと、前記電流源の出力にドレインが接続され、ソースが前記第9のNMOSトランジスタのドレインに接続される第10のNMOSトランジスタと、前記第10のNMOSトランジスタのドレイン電位と、前記第4のPMOSトランジスタと前記第8のNMOSトランジスタの接続部分の接続電位とを比較する比較手段とを備え、前記比較手段の比較結果によって前記比較制御手段による前記第1および第2のPMOSトランジスタの駆動を制限するものであり、
前記第10のNMOSトランジスタのゲートは、前記第7および第8のNMOSトランジスタのゲートに接続され、
前記第10のNMOSトランジスタのドレイン電位が、前記第8のNMOSトランジスタに前記制限電流値に等しい電流が流れたときの前記接続電位と等しい電位となるように、前記第10のNMOSトランジスタのサイズが決められた定電圧生成回路。
【請求項9】
請求項5〜8のいずれか記載の定電圧生成回路であって、
前記第3および第4のPMOSトランジスタのバルクの電位が、前記出力端子の電位と等電位あるいは前記比例電流生成ノードの電位以上の電位となっている定電圧生成回路。
発明の詳細な説明
【技術分野】
【0001】
本発明は、定電圧を生成する定電圧生成回路に関する。
【背景技術】
【0002】
従来、定電圧生成回路は、多様な負荷インピーダンスに対し、一定の電圧を供給するように構成されている。高負荷インピーダンスの場合、一定の電圧を維持するためには、少ない出力電流で済むが、負荷インピーダンスが低くなると、より多くの出力電流が必要となってくる。大きな出力電流が流れる場合でも、安定して線形な動作が保証されるように、出力電流を駆動するトランジスタは、一般に大容量のサイズで設計される。また、負荷短絡(ショート)のような安全動作条件を越える、極端に大きな出力電流に対しては、素子保護のため、負荷に流れる電流を定電流で制限する制限機能が設けられている。
【0003】
図9は従来の定電圧生成回路の構成を示す図である。尚、従来の定電圧生成回路であることを明らかにするために、本願発明の実施形態と対応する構成要素には、ダッシュの符号が付加されている。この定電圧生成回路は、出力端子21’から出力される出力電流を制御するPMOSトランジスタM1’と、該出力電流に比例した比例電流を生成するPMOSトランジスタM2’と、NMOSトランジスタM6’と、ドライブ回路50’とを備える。この定電圧生成回路では、基準電位VIと出力端子21’からの出力電位VOがドライブ回路50’で比較され、出力電位VOが基準電位VIと同電位となるように、PMOSトランジスタM1’、M2’のゲート入力となるノード10’の信号が駆動され、出力電流IOが調整される。但し、出力電流IOが制限電流を越えて流れようとする場合、出力電流IOが制限電流に抑えられるように、ノード10’の信号が駆動される。
【0004】
この定電圧生成回路では、出力電流IOが制限電流値に達するまでの期間、PMOSトランジスタM1’、M2’は、飽和状態で動作するようになっている。また、PMOSトランジスタM1’、M2’間では、ゲート(ノード10’)およびソース(電源VDD)が共通であるので、PMOSトランジスタM1’のドレイン電流IOとPMOSトランジスタM2’のドレイン電流Iは、各サイズに比例した電流値となる。PMOSトランジスタM2’のドレインである比例電流生成ノード12’を流れるドレイン電流Iは、ドレイン−ゲート間が接続されたNMOSトランジスタM6’のドレイン電流となる。そして、NMOSトランジスタM6’のドレインに接続され、電流制限機能付きドライブ回路50’(図10参照)に入力されるノード12’の電位は一意に決められる。
【0005】
図10は電流制限機能付きドライブ回路50’の構成を示す図である。この電流制限機能付きドライブ回路50’は、定電流源6’、NMOSトランジスタM8’、M9’、M10’、PMOSトランジスタM7’および比較増幅器3’から構成される。定電流源6’は、通常、飽和状態における電流値Iaをドレイン電流として動作するPMOSトランジスタから構成される。
【0006】
PMOSトランジスタM7’は、そのバルク及びソースが電源に接続され、そのドレイン及びゲートがそれぞれノード10’に接続される。NMOSトランジスタM8’は、そのドレインがPMOSトランジスタM7’のドレインに接続され、そのゲートが定電流源6’の出力に接続されるノード13’に接続される。NMOSトランジスタM9’は、そのドレインがNMOSトランジスタM8’のソースに接続され、そのゲートが比較増幅器3’の出力に接続され、そのバルク及びソースが接地される。NMOSトランジスタM10’は、そのドレインがノード13’に接続され、そのゲートがノード12’に接続され、そのバルク及びソースが接地される。
【0007】
このような構成の電流制限機能付きドライブ回路50’では、ノード12’の電位が低く、NMOSトランジスタM10’のドレイン電流が電流値Iaより小さい場合、定電流源6’は高抵抗負荷に対するように作用する。NMOSトランジスタM10’のドレインに接続されるノード13’の電位はほぼ電源VDDの電位となり、ノード13’をゲートとするNMOSトランジスタM8’のON抵抗は小さくなる。
【0008】
一方、ノード12’の電位が高くなり、NMOSトランジスタM10’のドレイン電流が電流値Iaを越えようとすると、NMOSトランジスタM10’は、飽和状態から三極領域(非飽和状態)に移行して低抵抗となる。これにより、ノード13’の電位が下がり、NMOSトランジスタM8’のON抵抗は大きくなる。
【0009】
NMOSトランジスタM8’のON抵抗が小さい期間では、NMOSトランジスタM9’のドレイン電位が十分高く、比較増幅器3’を用いてNMOSトランジスタM9’のドレイン電流Iを大きく調整することが可能である。一方、NMOSトランジスタM8’のON抵抗が大きくなると、NMOSトランジスタM9’のドレイン電位は低くなって非飽和状態となり、そのドレイン電流はNMOSトランジスタM9’のゲート電位に殆ど依存せずにほぼ一定の値となる。
【0010】
NMOSトランジスタM9’のドレイン電流Iは、ゲート−ドレイン間が接続されたPMOSトランジスタM7’のドレイン電流と共通である。また、PMOSトランジスタM7’とPMOSトランジスタM1’、M2’(図9参照)とは、カレントミラーを構成している。したがって、PMOSトランジスタM1’、M2’のドレイン電流IO、Iは、電流Iに比例した値となる。よって、比較増幅器3’の調整によらず、電流Iが一定の値になると、電流IO、Iも同様に一定の値になる。
【0011】
また、NMOSトランジスタM10’は、NMOSトランジスタM6’とカレントミラーを構成している。したがって、NMOSトランジスタM8’のON抵抗を低抵抗から高抵抗に切り替えるタイミングは、ノード12’の電位が上昇してNMOSトランジスタM10’のドレイン電流が飽和状態のまま電流Iaに等しくなる時点である。この状態のとき、ドレイン電流Iは、電流Iaに比例した電流値となっており、NMOSトランジスタM10’、M6’のサイズ比に等しくなるので、各トランジスタのチャネル長Lを同一とし、チャネル幅をそれぞれW10、W6とすると、電流Iの電流制限値は数式(1)に示すようになり、この値に達した時点で、それ以上の電流が流れないように、電流制限がかかる。
=Ia×(W6/W10) …… (1)
【0012】
また、電流IO、Iは、PMOSトランジスタM1’、M2’のサイズ比に比例した電流となるので、チャネル長Lを同一とし、チャネル幅をそれぞれW1、W2とすると、出力電流IOは、数式(2)で表される。
IO=I×(W1/W2) …… (2)
【0013】
結局、出力電流IOの制限電流値は、数式(3)に示す値となる。
IO=I×(W6/W10)×(W1/W2) …… (3)
【0014】
また、このような定電圧生成回路に関連する技術として、過電流保護回路を有する定電圧回路(特許文献1参照)、電圧安定化回路(特許文献2参照)およびカレントミラーを用いた電流制限回路(特許文献3参照)が知られている。
【0015】
【特許文献1】特開2004−234619号公報
【特許文献2】特開2001−34351号公報
【特許文献3】特開平8−286774号公報
【発明の開示】
【発明が解決しようとする課題】
【0016】
しかしながら、上記従来の定電圧生成回路では、以下に掲げる点において、改善が要望された。
即ち、出力電流を検知するためにカレントミラーとして設けられているPMOSトランジスタM2’、M7’、M1’では、それぞれのドレイン側の電位が必ずしも一致していなかった。図11はPMOSトランジスタのドレイン−ソース間の電流電圧特性を示す図である。この図には、チャネル幅Wを有するPMOSトランジスタM2’、およびこのチャネル幅Wのn倍のチャネル幅を有するPMOSトランジスタM1’の2通りの場合が示されている。尚、チャネルの長さLおよびゲート−ソース間電圧VGSは同じである。図示するように、非飽和領域から飽和領域に至っても、電流IDSはすぐには飽和せず、ドレイン−ソース間電圧VDSの増加につれて僅かに増加する。したがって、飽和領域で動作していても、ドレイン−ソース間電圧VDSが異なると、ドレイン電流値IDSも異なるので、ドレイン電流は、各トランジスタのサイズに比例した電流値からずれてくる。このため、出力電流IOの制限値が、前述した数式(3)に示す理論値からずれてしまい、素子の特性のバラツキによっては仕様(スペック)からはずれ、歩留まりを下げてしまうことが考えられた。
【0017】
また、従来の定電圧生成回路では、大きな出力電流を保証するために、PMOSトランジスタM1’を大きなサイズで形成していた。これにより、PMOSトランジスタM1’の出力部のゲインが大きくなり、この出力部を含むループ内の発振を防止するために、出力部にはキャパシタを付加する必要があった。しかし、キャパシタ(容量)のサイズが大きいので、半導体ICの外部に位置する出力端子に位相補償用のコンデンサCO’を設けなければならず、半導体ICを含むシステム全体のコストが高くなっていた。
【0018】
そこで、本発明は、素子の特性のバラツキに依存することなく、理論値に近い出力電流の制限値を精度良く維持することができる定電圧生成回路を提供することを目的とする。また、本発明は、位相補償用のコンデンサを半導体ICの外部となる出力端子に設けなくとも、発振を防止し、安定して正確な定電圧を出力できる定電圧生成回路を提供することを他の目的とする。
【課題を解決するための手段】
【0019】
本発明の定電圧生成回路は、定電圧を生成する定電圧生成回路であって、出力端子から出力される出力電流を制御する第1のトランジスタと、前記出力電流に比例した比例電流を生成する第2のトランジスタと、前記出力端子の電位に係わる電位と所定の基準電位とを比較し、前記出力端子の電位に係わる電位を前記基準電位に保つように、前記第1および第2のトランジスタを駆動する比較制御手段と、前記出力端子に一端が接続された第3のトランジスタと、前記比例電流が流れる比例電流生成ノードに一端が接続された第4のトランジスタからなる第1のカレントミラーと、前記第3のトランジスタの他端に一端が接続され他端が接地された第5のトランジスタと、前記第4のトランジスタの他端に一端が接続され他端が接地された第6のトランジスタとからなる第2のカレントミラーとを備える。
【0020】
本発明の定電圧生成回路は、前記出力端子の電位に係わる電位が前記比例電流生成ノードの電位である。
【0021】
本発明の定電圧生成回路は、前記第2のカレントミラーを流れる電流を所定の定電流と比較し、前記第2のカレントミラーを流れる電流が所定の制限電流値を越えないように、前記比較制御手段による前記第1および第2のトランジスタの駆動を制限する電流制限機能回路を備える。
【0022】
本発明の定電圧生成回路は、前記出力端子の電位に係わる電位が前記出力端子の電位を抵抗で分圧した電位であり、前記第2のカレントミラーを流れる電流を所定の定電流と比較し、前記第2のカレントミラーを流れる電流が所定の制限電流値を越えないように、前記比較制御手段による前記第1および第2のトランジスタの駆動を制限する電流制限機能回路を備える。
【0023】
本発明の定電圧生成回路は、前記第1、第2、第3および第4のトランジスタがそれぞれ第1、第2、第3および第4のPMOSトランジスタで構成され、前記第5および第6のトランジスタがそれぞれ第5および第6のNMOSトランジスタで構成され、前記第3および第4のPMOSトランジスタは、ゲートが共通で同一サイズであり、前記第5および第6のNMOSトランジスタは、ゲートが共通で同一サイズである。
【0024】
本発明の定電圧生成回路は、前記第1、第2、第3および第4のトランジスタがそれぞれ第1、第2、第3および第4のPMOSトランジスタで構成され、前記第5および第6のトランジスタがそれぞれ第5および第6のNMOSトランジスタで構成され、前記第3および第4のPMOSトランジスタは、ゲートが共通で同一サイズであり、前記第5および第6のNMOSトランジスタは、ゲートが共通で同一サイズである。
【0025】
本発明の定電圧生成回路は、前記第3のPMOSトランジスタと前記第5のNMOSトランジスタの間に第7のNMOSトランジスタを備え、前記第4のPMOSトランジスタと前記第6のNMOSトランジスタの間に第8のNMOSトランジスタを備え、前記第7および第8のNMOSトランジスタは、それぞれゲート電位が共通で且つ同一サイズである。
【0026】
本発明の定電圧生成回路は、前記電流制限機能回路が、前記所定の定電流を供給する電流源と、前記電流源の出力がゲートに接続され、ソースが接地される第9のNMOSトランジスタと、前記電流源の出力にドレインが接続され、ソースが前記第9のNMOSトランジスタのドレインに接続される第10のNMOSトランジスタと、前記第10のNMOSトランジスタのドレイン電位と、前記第4のPMOSトランジスタと前記第8のNMOSトランジスタの接続部分の接続電位とを比較する比較手段とを備え、前記比較手段の比較結果によって前記比較制御手段による前記第1および第2のPMOSトランジスタの駆動を制限するものであり、前記第10のNMOSトランジスタのゲートは、前記第7および第8のNMOSトランジスタのゲートに接続され、前記第10のNMOSトランジスタのドレイン電位が、前記第8のNMOSトランジスタに前記制限電流値に等しい電流が流れたときの前記接続電位と等しい電位となるように、前記第10のNMOSトランジスタのサイズが決められている。
【0027】
本発明の定電圧生成回路は、前記第3および第4のPMOSトランジスタのバルクの電位が、前記出力端子の電位と等電位あるいは前記比例電流生成ノードの電位以上の電位となっている。
【発明の効果】
【0028】
本発明によれば、素子の特性のバラツキに依存することなく、理論値に近い出力電流の制限値を精度良く維持することができる。また、位相補償用のコンデンサを半導体ICの外部となる出力端子に設けなくとも、発振を防止し、安定して正確な定電圧を出力できる。
【発明を実施するための最良の形態】
【0029】
本発明の定電圧生成回路の実施の形態について図面を参照しながら説明する。本実施形態の定電圧生成回路は半導体ICに形成されるものである。
【0030】
[第1の実施形態]
図1は第1の実施形態における定電圧生成回路の構成を示す図である。
定電圧生成回路は、基準電位VIとノード11の電位Vaを入力して比較する比較増幅器3と、この比較増幅器3の出力に接続されるノード10をゲートとして出力端子21から出力される出力電流を制御するPMOSトランジスタM1と、ノード10をゲートとし、ノード11をドレインとして該出力電流に比例した比例電流を生成するPMOSトランジスタM2と、PMOSトランジスタM1のドレインとなる出力端子21およびノード11をそれぞれソースとし、ゲートを共通とする同一サイズからなるPMOSトランジスタM3、M4と、PMOSトランジスタM3、M4のドレインをそれぞれドレインとし、ゲートを共通とする同一サイズからなるNMOSトランジスタM5、M6とから構成される。また、PMOSトランジスタM3のゲートとドレインが接続され、NMOSトランジスタM6のゲートとドレインが接続されており、PMOSトランジスタM3,M4によって第1のカレントミラーが構成され、NMOSトランジスタM5,M6によって第2のカレントミラーが構成されている。また、PMOSトランジスタM3、M4のバルクおよびPMOSトランジスタM1、M2のソースは正の電源VDDに接続され、NMOSトランジスタM5、M6のソースおよびバルクは接地されている。
【0031】
上記構成を有する定電圧生成回路の動作を示す。この定電圧生成回路では、比較増幅器3にフィードバック入力されるノード11の電位が基準電位VIに等しくなる。また、PMOSトランジスタM2のドレイン電流Iは、PMOSトランジスタM1のドレイン電流IOに比例し、PMOSトランジスタM4およびNMOSトランジスタM6のドレイン電流となる。
【0032】
ここで、NMOSトランジスタM6は、NMOSトランジスタM5と同一サイズであってカレントミラーを構成しているので、NMOSトランジスタM5にもNMOSトランジスタM6のドレイン電流Iと等しいドレイン電流Iが流れる。したがって、PMOSトランジスタM1のドレイン電流IOは、その一部がPMOSトランジスタM3、NMOSトランジスタM5を流れる電流Iとして消費される。しかし、半導体IC内部の消費電流を極力抑えるために、一般にドレイン電流Iはドレイン電流IOに比べて十分に小さく設定されており、出力電流はほぼドレイン電流IOに等しくなる。
【0033】
また、PMOSトランジスタM3、M4に注目し、それぞれのトランジスタの電流増幅率βをβ3、β4とし、ゲート−ソース間電圧をVGS3、VGS4とし、閾値をVT3、VT4とすると、各トランジスタのドレイン電流IDS3、IDS4は、それぞれ数式(4)、(5)に示す通りである。
IDS3 = β3×(VGS3−VT3)2/2 …… (4)
IDS4 = β4×(VGS4−VT4)2/2 …… (5)
【0034】
PMOSトランジスタM3、M4は同一サイズであり、等しいドレイン電流Iが流れるので、数式(6)が得られる。
β3=β4、IDS3=IDS4=I …… (6)
【0035】
これらの数式(4)、(5)、(6)より、数式(7)が成立しなければならない。
VGS3−VT3 = VGS4−VT4 …… (7)
【0036】
出力端子21の電位をVOとし、ノード11の電位をVaとし、PMOSトランジスタM3、M4のゲート電位をVbとすると、VGS3=VO−Vb、VGS4=Va−Vbより数式(8)が得られる。
VO−VT3 = Va−VT4 …… (8)
【0037】
ここで、VO≠Vaになるとして、例えばVO<Vaと仮定すると、基板バイアス効果により、PMOSトランジスタM3のバルク−ソース間電圧はPMOSトランジスタM4のバルク−ソース間電圧より大きくなるので、PMOSトランジスタM3の閾値はPMOSトランジスタM4の閾値より大きくなる(VT3>VT4)。即ち、Va−VT4 > VO−VT3となり、数式(8)が成立しなくなる。よって、VO=Vaでなければならず、出力端子21の電位VOは、ノード11と等しい電位Va、つまり基準電位VIと等しくなる。このように、ノード11の電位は、出力端子21の電位VOと大きく関係しているため、この電位のことを出力端子の電位に係わる電位と定義することができる。
【0038】
このように、第1の実施形態の定電圧生成回路によれば、出力端子21の電位を比較増幅器3に直接フィードバックしなくとも、ノード11の電位をフィードバックさせることにより、出力端子21の電位を基準電位VIに等しくすることが可能となる。したがって、ノード11に位相補償用のキャパシタC2を付加することにより、発振を防止できる。また、ノード11に流れる電流を生成するPMOSトランジスタM2は、電流Iを抑えるために、小サイズであるので、そのゲインは小さく、キャパシタC2に必要とされる容量値も小さくなる。このため、キャパシタC2を半導体ICの内部に設けた場合でも、面積をとることがない。
【0039】
尚、PMOSトランジスタM1は、特許請求の範囲の第1のトランジスタに相当する。PMOSトランジスタM2は、特許請求の範囲の第2のトランジスタに相当する。比較増幅器3は、特許請求の範囲の比較制御手段に該当する。PMOSトランジスタM3、M4は、それぞれ特許請求の範囲の第3、第4のトランジスタに相当する。NMOSトランジスタM5、M6は、それぞれ特許請求の範囲の第5、第6のトランジスタに相当する。ノード11は、特許請求の範囲の比例電流生成ノードに相当する。
【0040】
[第2の実施形態]
図2は第2の実施形態における定電圧生成回路の構成を示す図である。第2の実施形態の定電圧生成回路には、前記第1の実施形態の定電圧生成回路と比べ、第2のカレントミラーを構成するNMOSトランジスタM6を流れるドレイン電流を所定の定電流と比較し、このドレイン電流が所定の制限電流値を越えないように、比較増幅器3によるPMOSトランジスタM1及びPMOSトランジスタM2の駆動を制限する電流制限機能付きドライブ回路50が設けられている。その他の構成は前記第1の実施形態と同じである。
【0041】
図3は電流制限機能付きドライブ回路50の構成を示す図である。
この電流制限機能付きドライブ回路50は、従来と同一の構成(図10参照)を有するものである。図3において、図10に示したものと同じ構成要素には、図10の符号からダッシュ(’)を除いた符号を付した。図2に示すように、電流制限機能付きドライブ回路50は、定電流源6、NMOSトランジスタM8、M9、M10、PMOSトランジスタM7および図1に示す比較増幅器3から構成される。電流制限機能付きドライブ回路50の動作は従来と同様であるので、その説明を省略する。
【0042】
第2の実施形態の定電圧生成回路では、前記第1の実施形態で示したように、出力端子21とノード11が等電位となる。PMOSトランジスタM1、M2に注目すると、各ドレイン電位が等電位となっているので、ドレイン電流IO、Iは各トランジスタのサイズ比に正確に比例した電流値となる。そして、PMOSトランジスタM2のドレイン電流Iは、ドレインとゲートが共通に接続されたNMOSトランジスタM6のドレイン電流となる。また、NMOSトランジスタM6のドレインとゲートが共通となっているので、ノード12の電位は一意に決まる。このノード12の電位は電流制限機能付きドライブ回路50に入力され、電流制限動作に供される。
【0043】
このように、第2の実施形態の定電圧生成回路によれば、ドレイン電流IO、Iは各トランジスタのサイズ比に正確に比例した電流値となるので、出力電流IOの制限電流値を理論値通りに維持することができる。
【0044】
尚、電流制限機能付きドライブ回路50において、比較増幅器3を除く構成要素は、特許請求の範囲の電流制限機能回路に該当する。
【0045】
[第3の実施形態]
前記第2の実施形態における電流制限機能付きドライブ回路50では、出力電流であるドレイン電流IOの増加とともにドレイン電流Iが増加し、ノード12の電位が上昇して電流制限がかかる時点で、NMOSトランジスタM10が非飽和状態に移行してNMOSトランジスタM8のON抵抗が高インピーダンスとなる。このとき、素子の特性によっては非飽和状態への移行期間が長くなり、NMOSトランジスタM8のゲート電位が不定となる状態が長くなる可能性がある。
【0046】
第3の実施形態の定電圧生成回路における電流制限機能付きドライブ回路は、NMOSトランジスタM8のゲート電位が不定となる状態が長くなることを防止するものである。図4は第3の実施形態の定電圧生成回路における電流制限機能付きドライブ回路150の構成を示す図である。この電流制限機能付きドライブ回路150は、前記第2の実施形態の電流制限機能付きドライブ回路(図3参照)において、NMOSトランジスタM10をNMOSトランジスタM11に変更し、比較増幅器5を追加した点のみが異なる。
【0047】
NMOSトランジスタM11は、ソース及びバルクが接地され、ドレイン及びゲートがそれぞれ定電流源6の出力に接続されるノード14に接続されている。比較増幅器5は、ノード14を入力とし、ノード12を反転入力とし、その出力がNMOSトランジスタM8のゲートに接続される。
【0048】
この電流制限機能付きドライブ回路150では、定電流源6の出力に接続されるノード14が、NMOSトランジスタM11のドレインおよびゲートに共通しているので、一定のドレイン電流Iaによりノード14の電位は一意に決まる。比較増幅器5は、ノード14の電位とノード12の電位を比較し、その差からNMOSトランジスタM8のON抵抗を決める。比較増幅器5によってノード間の電位が直接比較されるので、NMOSトランジスタM8に対する非飽和状態への移行期間が長くなることが防止される。
【0049】
ここで、ノード12の電位がノード14の電位に等しくなるドレイン電流Iは、NMOSトランジスタM11とNMOSトランジスタM6のサイズ比で決まる。これらの両トランジスタのチャネル長Lを同一とし、チャネル幅をそれぞれW11、W6とすると、ドレイン電流Iが数式(9)を満たすとき、両ノード間の電位が等しくなり、NMOSトランジスタM8のON抵抗が上昇し、電流制限がかかる。
= Ia×W6/W11 …… (9)
【0050】
このように、第3の実施形態の定電圧生成回路によれば、NMOSトランジスタM8のゲート電位が不定となる状態を短くでき、安定した定電圧を生成できる。
【0051】
[第4の実施形態]
前記第1の実施形態では、PMOSトランジスタM3、M4のバルク電位を電源VDDの電位としたが、出力端子21の電位VOと電源VDDの電位差が大き過ぎると、基板バイアス効果によりPMOSトランジスタM3、M4の閾値が高くなり過ぎることが考えられた。第4の実施形態では、この点を考慮したものである。
【0052】
図5は第4の実施形態における定電圧生成回路の構成を示す図である。第4の実施形態の定電圧生成回路では、図1に示す構成において、PMOSトランジスタM3、M4のバルクが出力端子21の電位VOに等しい電位を有するノード11に接続されている点のみが異なる。
【0053】
このような構成によれば、基板バイアス効果によりPMOSトランジスタM3、M4の閾値が高くなることを防止できる。尚、PMOSトランジスタM3、M4のバルクをノード11に接続する代わりに、PMOSトランジスタM3、M4のバルク電位をノード11の電位以上の電位となるようにしても、同様の効果を得ることができる。
【0054】
[第5の実施形態]
前記各実施形態における、カレントミラーを構成するNMOSトランジスタM5、M6(図1、図2、図5参照)は、その特性によりPMOSトランジスタに比べ、飽和領域で動作するときのドレイン電位の相違によるドレイン電流の相違は小さくて済むが、第5の実施形態では、このドレイン電流の相違を補正し、更に正確な定電圧(VO)および電流制限機能を有する定電圧生成回路を示す。
【0055】
図6は第5の実施形態における定電圧生成回路の構成を示す図である。第5の実施形態の定電圧生成回路では、図2に示す構成において、PMOSトランジスタM3とNMOSトランジスタM5の間、およびPMOSトランジスタM4とNMOSトランジスタM6の間に、それぞれNMOSトランジスタM17、M18を設け、電流制限機能付きドライブ回路50を電流制限機能付きドライブ回路250に変更した点のみが異なる。NMOSトランジスタM17は、特許請求の範囲の第7のNMOSトランジスタに相当し、NMOSトランジスタM18は、特許請求の範囲の第8のNMOSトランジスタに相当する。
【0056】
NMOSトランジスタM17は、そのドレインがPMOSトランジスタM3のドレインに接続され、そのソースがNMOSトランジスタM5のドレインに接続される。NMOSトランジスタM18は、そのドレインがPMOSトランジスタM4のドレインに接続され、そのソースがNMOSトランジスタM6のドレインに接続される。つまり、NMOSトランジスタM5とNMOSトランジスタM17、NMOSトランジスタM6とNMOSトランジスタM18は、それぞれカスコード構造となっている。NMOSトランジスタM17、M18は同一サイズであり、両ゲートは、電流制限機能付きドライブ回路250に入力される共通のノードVCに接続されている。
【0057】
図7はノードVCが入力される電流制限機能付きドライブ回路250の構成を示す図である。
この電流制限機能付きドライブ回路では、第3の実施形態における電流制限機能付きドライブ回路150において、NMOSトランジスタM11をNMOSトランジスタM13に変更し、NMOSトランジスタM12を新たに設けた点が異なる。
【0058】
NMOSトランジスタM12は、そのドレインが定電流源6の出力に接続されるノード15に接続され、そのソースが、ノード15をゲートとし、ソースを接地とするNMOSトランジスタM13のドレインに接続されている。NMOSトランジスタM12のゲートには、NMOSトランジスタM17、M18のゲートと同一のノードVCが接続されている。ノードVCの電位は、ノードVCがゲートに接続されるNMOSトランジスタM17、M18、M12が飽和領域で動作するような電位Vcに設定される。
【0059】
NMOSトランジスタM17、M18に注目し、各NMOSトランジスタM17、M18の電流増幅率βをβ17、β18とし、ソース−ゲート間電圧をVGS17、VGS18とし、閾値をVT17、VT18とすると、ドレイン電流IDS17、IDS18は、それぞれ数式(10)、(11)に示す通りである。
IDS17 = β17×(VGS17−VT17)2/2 …… (10)
IDS18 = β18×(VGS18−VT18)2/2 …… (11)
【0060】
NMOSトランジスタM17、M18は同一サイズであり、等しいドレイン電流Iが流れるので、数式(12)が得られる。
β17=β18、IDS17=IDS18=I …… (12)
【0061】
これらの数式(10)、(11)、(12)より、数式(13)が得られる。
VGS17−VT17 = VGS18−VT18 …… (13)
【0062】
ノードVCの電位をVc、NMOSトランジスタM17のソース電位をVd、NMOSトランジスタM18のソース電位をVeとすると、VGS17=Vc−Vd、VGS18=Vc−Veより数式(14)が得られる。
Vd+VT17 = Ve+VT18 …… (14)
【0063】
ここで、Vd≠Veになるとして、例えばVd<Veと仮定すると、NMOSトランジスタM18のバルク−ソース間電圧がNMOSトランジスタM17のバルク−ソース間電圧より大きくなるので、基板バイアス効果によりNMOSトランジスタM18の閾値はNMOSトランジスタM17の閾値より大きくなる(VT18>VT17)。即ち、Ve+VT18 > Vd+VT17となり、数式(14)が成立しなくなる。よって、Vd=Veでなければならず、NMOSトランジスタM17、M18のソース電位、つまり第2のカレントミラーを構成するNMOSトランジスタM5、M6のドレイン電位を等しくすることができる。よって、NMOSトランジスタM5、M6のドレイン電流を正確に一致させることができ、出力端子21の電位VOを、ノード11と等しい電位Va、つまり基準電位VIに精度良く一致させることができる。
【0064】
また、図7に示すドライブ回路の構成では、NMOSトランジスタM12のドレイン電位と、ドレイン電流Iが制限電流値に達したときのNMOSトランジスタM18のソース電位とが等しくなるように、NMOSトランジスタM12のサイズを決めておくことが好ましい。このようにすれば、ドレイン電流Iが制限電流値に達したとき、NMOSトランジスタM6のゲート、即ちノード12と、ノード15の電位を正確に一致させることができるようになり、NMOSトランジスタM8のゲート電位が不定となる状態を短くしながら、電流制限を高精度に行うことができるようになる。
【0065】
上記のような条件が成り立つのは、両トランジスタのチャネル長Lを同一として、NMOSトランジスタM12、NMOSトランジスタM18、NMOSトランジスタM6、NMOSトランジスタM13の各チャネル幅をW12、W18、W6、W13とすると、数式(15)を満たすときである。
W12 = W13×W18/W6 …… (15)
【0066】
このように、本実施形態によれば、第2のカレントミラーを構成するNMOSトランジスタM5、M6のドレイン電位を等しくすることができる他、ドレイン電流Iが制限電流値に達したとき、NMOSトランジスタM6のゲートに接続されるノード12の電位と、NMOSトランジスタM12のドレインに接続されるノード15の電位とを正確に一致させることができ、電流制限を高精度に行うことができる。
【0067】
尚、NMOSトランジスタM12は、特許請求の範囲の第10のNMOSトランジスタに相当し、NMOSトランジスタM13は、特許請求の範囲の第9のNMOSトランジスタに相当する。
【0068】
[第6の実施形態]
図8は第6の実施形態における定電圧生成回路の構成を示す図である。第6の実施形態の定電圧生成回路は、前記第2の実施形態の定電圧生成回路とほぼ同様の構成を有する。第6の実施形態の定電圧生成回路では、図2に示す構成において、PMOSトランジスタM2のドレイン電位を比較増幅器3にフィードバックするのではなく、出力端子21に抵抗R1、R2を直列接続し、これによって生成された抵抗R1と抵抗R2の間における分圧電位Vfbを、比較増幅器3にフィードバックするようにしたものである。
【0069】
図8に示す電流制限機能付きドライブ回路50は、比較増幅器3で分圧電位Vfbと基準電位VIとを比較し、分圧電位Vfbが基準電位VIに等しくなるように、PMOSトランジスタM1及びPMOSトランジスタM2を直接制御して出力端子から所定の定電位VOを出力させる。このように、ノード11の電位は、電位VOと大きく関係しているため、この電位のことを出力端子21の電位VOに係わる電位と定義することができる。
【0070】
この定電圧生成回路は、従来構成に近いフィードバック型のものであるが、出力電流IOの制限電流値を理論値通りに維持するために、NMOSトランジスタM5、M6によるカレントミラー回路およびPMOSトランジスタM3、M4を備えていることが特徴である。
【0071】
このような構成によれば、PMOSトランジスタM3、M4のソース電位、つまりPMOSトランジスタM1のドレイン電位となる定電位出力VOと、PMOSトランジスタM2のドレインの電位とが等電位となり、ドレイン電流IO、Iを各トランジスタのサイズに正確に比例した電流値にすることができる。したがって、従来のフィードバック構成の定電圧生成回路であっても、素子の特性のバラツキに依存することなく、理論値に近い出力電流の制限値を精度良く維持することができる。
【0072】
尚、本発明は、上記実施の形態の構成に限られるものではなく、特許請求の範囲で示した機能、または実施の形態の構成が持つ機能が達成できる構成であればどのようなものであっても適用可能である。
【0073】
例えば、第4の実施形態におけるPMOSトランジスタM3、M4の構成(図5参照)を他の実施形態に適用してもよいことは勿論である。また、第5の実施形態におけるNMOSトランジスタM17、M18、M12の構成(図6、7参照)を他の実施形態に適用してもよいことは勿論である。
【図面の簡単な説明】
【0074】
【図1】第1の実施形態における定電圧生成回路の構成を示す図である。
【図2】第2の実施形態における定電圧生成回路の構成を示す図である。
【図3】図2に示す電流制限機能付きドライブ回路の構成を示す図である。
【図4】第3の実施形態の定電圧生成回路における電流制限機能付きドライブ回路の構成を示す図である。
【図5】第4の実施形態における定電圧生成回路の構成を示す図である。
【図6】第5の実施形態における定電圧生成回路の構成を示す図である。
【図7】図6に示す電流制限機能付きドライブ回路の構成を示す図である。
【図8】第6の実施形態における定電圧生成回路の構成を示す図である。
【図9】従来の定電圧生成回路の構成を示す図である。
【図10】図9に示す電流制限機能付きドライブ回路の構成を示す図である。
【図11】PMOSトランジスタのドレイン−ソース間の電流電圧特性を示す図である。
【符号の説明】
【0075】
3 比較増幅器
10、11、12 ノード
21 出力端子
50 電流制限機能付きドライブ回路
C2 キャパシタ
、IO ドレイン電流
M1、M2、M3、M4、M7 PMOSトランジスタ
M5、M6、M8、M9、M10 NMOSトランジスタ
VI 基準電位
VO 出力端子の電位




 

 


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