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発明の名称 半導体装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−24765(P2007−24765A)
公開日 平成19年2月1日(2007.2.1)
出願番号 特願2005−209990(P2005−209990)
出願日 平成17年7月20日(2005.7.20)
代理人 【識別番号】100098291
【弁理士】
【氏名又は名称】小笠原 史朗
発明者 内木場 俊貴 / 坂元 正二
要約 課題
同一半導体基板上に形成された多数のメモリの検査結果を判別するために必要な端子数を削減すると共に、確実なメモリの識別を実現する。

解決手段
複数のメモリ2と、複数のメモリ2をテストする自己テスト回路(BIST)3と、複数のメモリ2を識別する信号を生成するメモリ識別回路5aを有し、メモリ識別回路5aを構成するシフトレジスタに各メモリ2のテスト結果と、メモリ識別回路5a内で生成される識別信号をセットする。次に、クロックを入力することにより順次データがシフトされ、端子に各メモリのテスト結果と識別信号がシーケンシャルに出力される。
特許請求の範囲
【請求項1】
メモリとロジック回路とが混載した半導体装置であって、
複数のメモリと、
前記複数のメモリをテストする自己テスト回路と、
前記複数のメモリを識別するためのメモリ識別信号及び前記自己テスト回路からの信号に基づいたテスト出力信号を生成するメモリ識別回路と、
前記自己テスト回路及び前記メモリ識別回路の動作を制御する自己テスト制御回路とを備え、
前記メモリ識別回路は、前記テスト出力信号と前記メモリ識別信号とを同一の端子から出力することを特徴とする、半導体装置。
【請求項2】
前記テスト出力信号は、前記複数のメモリのテスト結果を表すテスト結果信号であることを特徴とする、請求項1に記載の半導体装置。
【請求項3】
前記テスト出力信号は、前記複数のメモリのテストが終了したことを表すテスト終了信号であることを特徴とする、請求項1に記載の半導体装置。
【請求項4】
前記メモリ識別回路は、前記テスト出力信号と前記メモリ識別信号とを同一の端子からシーケンシャルに出力することを特徴とする、請求項1に記載の半導体装置。
【請求項5】
前記メモリ識別回路は、前記テスト出力信号の出力後に、前記メモリ識別信号を出力することを特徴とする、請求項1に記載の半導体装置。
【請求項6】
前記メモリ識別回路は、前記メモリ識別信号の出力後に、前記テスト出力信号を出力することを特徴とする、請求項1に記載の半導体装置。
【請求項7】
前記メモリ識別信号及び前記テスト出力信号が出力されるタイミングを、別の端子でモニターできることを特徴とする、請求項1に記載の半導体装置。
【請求項8】
前記メモリ識別回路は、ヒューズ回路を含み、当該ヒューズ回路に用いられるヒューズを切断することにより、前記複数のメモリを識別するユニークなメモリ識別信号を生成することを特徴とする、請求項1に記載の半導体装置。
【請求項9】
前記メモリ識別回路は、複数の論理回路を含み、当該論理回路の組み合わせによって、前記複数のメモリを識別するユニークなメモリ識別信号を生成することを特徴とする、請求項1に記載の半導体装置。
【請求項10】
前記メモリ識別回路は、不揮発メモリ回路を含み、当該不揮発メモリ回路を構成する不揮発メモリをプログラミングすることによって、前記複数のメモリを識別するユニークなメモリ識別信号を生成することを特徴とする、請求項1に記載の半導体装置。
【請求項11】
前記メモリ識別回路は、シフトレジスタを含み、当該シフトレジスタに前記テスト出力信号及び前記メモリ識別信号のデータをセットし、入力するクロックに従ってセットしたデータを順次シフトさせることで、前記テスト出力信号と前記メモリ識別信号とを同一の端子からシーケンシャルに出力することを特徴とする、請求項1に記載の半導体装置。
【請求項12】
前記シフトレジスタは、D型フリップフロップで構成されていることを特徴とする、請求項11に記載の半導体装置。
【請求項13】
前記シフトレジスタは、D型フリップフロップのセット端子に前記テスト結果信号及び前記メモリ識別信号を入力することで、データをセットすることを特徴とする、請求項12に記載の半導体装置。
【請求項14】
前記D型フリップフロップのセット端子に入力される信号は、前記テスト信号から生成されたパルス信号であることを特徴とする、請求項12に記載の半導体装置。
【請求項15】
前記テスト出力信号の信号レベルが第1のレベルのときだけ、前記シフトレジスタにデータをセットすることを特徴とする、請求項11に記載の半導体装置。
【請求項16】
前記自己テスト制御回路の動作を停止させる停止回路をさらに備える、請求項1に記載の半導体装置。
【請求項17】
前記停止回路は、前記複数のメモリのテスト結果信号を論理和する回路であることを特徴とする、請求項16に記載の半導体装置。
【請求項18】
前記停止回路は、第1の信号レベルの時には前記自己テスト制御回路を停止させ、第2の信号レベルの時には前記自己テスト制御回路を動作させる生成信号を、前記自己テスト制御回路へ出力することを特徴とする、請求項16に記載の半導体装置
【請求項19】
前記停止回路は、前記複数のメモリのテスト結果信号が第1の信号レベルになった時、前記自己テスト制御回路へ出力する生成信号を第1の信号レベルに設定し、前記テスト出力信号と前記メモリ識別信号とが同一の端子から出力し終わると、前記メモリ識別回路を構成するシフトレジスタと同じ段数のシフトレジスタの出力信号からリセット信号を生成し、前記自己テスト制御回路へ出力する生成信号を第2の信号レベルに設定することを特徴とする、請求項16に記載の半導体装置。

発明の詳細な説明
【技術分野】
【0001】
本発明は、複数のメモリを混載した半導体装置に関し、より特定的には、複数のメモリの識別及び検査結果出力が可能な半導体装置に関する。
【背景技術】
【0002】
近年、ダイナミック・ランダム・アクセス・メモリ(以下、DRAMと記す)やスタティック・ランダム・アクセス・メモリ(以下、SRAMと記す)と、ロジック回路とを、同一の半導体基板上に形成した半導体装置、例えば混載メモリシステムLSIが実用化されている。昨今のシステムの高度化及び高機能化に伴い、より多くのメモリを半導体基板上に搭載する傾向にある。しかし、半導体基板上に搭載されるメモリの数やメモリの記憶容量が増えれば増えるほど、検査時間は長くなって検査コストが増大する。そこで、自己テスト(以下、BISTと記す)を行う回路を搭載して、複数のメモリを一括して検査する方法が考案されている。
【0003】
以下に、BIST回路を搭載した従来の半導体装置(システムLSI)を説明する。
図28は、BIST回路を搭載した従来のシステムLSI101の構成を示すブロック図である。図28において、システムLSI101は、4つのメモリ102と、4つのBIST回路103と、BIST制御回路104と、BIST出力信号セレクタ回路130とを含み、クロック端子150、BISTイネーブル端子151、BISTテスト結果端子152、BISTテスト終了端子154、及びメモリセレクト端子A160〜B161を備える。なお、ここでは簡単のため、メモリ以外の他の回路(ロジック回路等)については、図示を省略している。また、以下の説明では、4つのメモリ102をメモリ1〜4と、4つのBIST回路103をBIST1〜4と、それぞれ表記する。
【0004】
メモリ1〜4は、DRAMやSRAM等のメモリである。BIST1〜4は、メモリ1〜4をテストする回路であり、各メモリに対応して複数設けられる。このBIST1〜4は、対応するメモリへアドレス信号ADD、制御信号MCONT及びデータ入力信号DINを出力し、対応するメモリからデータ出力信号DOUTを入力する。また、各BIST1〜4は、BISTテストの結果を示す信号GO1〜4と、メモリ1〜4のテストが終了したことを示す信号DONE1〜4とを出力する。BIST制御回路104は、BISTイネーブル端子151から入力される自己回路をイネーブルにする信号(BISTEN)と、クロック端子50から入力されるクロック信号(CLOCK)とに基づいて、クロック信号(BCLOCK)及びBIST制御信号(BCONT)を生成する。そして、BIST制御回路104は、生成したBCLOCK信号及びBCONT信号をBIST1〜4へ出力することで、BIST1〜4の動作を制御する。
【0005】
BIST出力信号セレクタ回路130は、BIST1〜4からGO1信号〜GO4信号及びDONE1信号〜DONE4信号を入力し、またメモリセレクト端子A160及びB161からセレクト信号を入力する。そして、BIST出力信号セレクタ回路130は、セレクト信号に従って、GO1信号〜GO4信号のいずれか1つの信号を選択的にBISTテスト結果端子152に出力すると共に、DONE1信号〜DONE4信号の論理積(AND)を取った信号をBISTテスト終了端子154に出力する。
【0006】
次に、BIST回路を搭載した従来のシステムLSI101の動作について説明する。
BISTイネーブル端子151からBIST制御回路104の動作をイネーブルにする信号、例えば論理Hレベルの信号が入力されると、BIST制御回路104は、BIST回路103を動作させるBCONT信号とBCLOCK信号とを生成する。このBCONT信号とBCLOCK信号の生成によって、BIST1〜4を用いたメモリ1〜4のテストが開始される。BIST1〜4は、対応するメモリからデータ出力するDOUT信号を受けて逐次期待値との比較を行い、その結果をGO1信号〜GO4信号として出力する。例えば、期待値と異なったDOUT信号を受けたBISTは、論理Hレベルの信号を出力して、全てのメモリ1〜4のテストが終了するまでこの論理Hレベルを維持する。
【0007】
システムLSI101外部の回路等は、BISTテスト終了端子154をモニターして、全メモリ1〜4のテストが終了したことを示す信号、例えば論理Hレベルの信号を検知すると、メモリセレクト端子A160及びB161の論理レベルを切り替えて(この例では、4通り)、どのメモリがフェイルしているのかを判別する。
【0008】
しかし、1チップに数十個〜数百個のメモリを搭載したシステムLSIを考えた場合、上述した手法では、BIST回路から出力されるBISTテスト結果信号を選択的に外部に出力させるために多くのメモリセレクト端子が必要となる。このため、チップ面積縮小化及び端子数削減の面でデメリットとなり、ひいてはチップコストの増加につながる。また、上述した手法では、複数のメモリセレクト端子に与える信号の論理レベルの組み合わせで、どのメモリのBISTテスト結果信号を出力するかを決めるため、混載するメモリ数に比例して、回路設計やレイアウト設計等の開発段階での検証が煩雑になり、検証工数も増加する。加えて、どのメモリのBISTテスト結果信号かを、BIST回路から直接ではなく、メモリセレクト端子に与えられた論理レベルの組み合わせで間接的に判別及び確認するので、論理レベルの組み合わせに対する信頼性が大事になる。
【0009】
なお、どのメモリがフェイルしたかを判別しない方法もある。しかし、この場合には、どのメモリがどのアドレスでフェイルしたか分からないため、解析が困難となるデメリットがある。
【0010】
従来、検査時間の短縮及び検査コストの低減を図るため、半導体ウエハ上の集積回路ブロックを並行して試験を行い、各集積回路の試験結果データを、シフトレジスタを形成するD型フリップフロップにそれぞれにラッチさせ、試験終了した後にD型フリップフロップにクロックを供給することによって、1端子より順次テスト結果データを出力する方法が提案されている(特許文献1を参照)。
【特許文献1】特開2003−229463号公報
【発明の開示】
【発明が解決しようとする課題】
【0011】
しかしながら、上記特許文献1に記載の方法では、D型フリップフロップで構成されるシフトレジスタのシフト動作によって1端子から順次出力される各集積回路の試験結果データの順番から、どの集積回路の試験結果データであるかを判別する。このため、内部故障等や信号遅延により試験結果データが正しいタイミングで出力されない場合には、どの集積回路の試験結果データなのかを正しく判別できなくなるという課題がある。
【0012】
また、上記特許文献1に記載の方法では、試験が終了した時に各集積回路の試験結果がパスなのかフェイルなのかの情報だけを得る。よって、この方法は、単に試験結果がパスなのかフェイルなのかを判別するのみなら良い。しかし、この集積回路が特にDRAMやSRAM等といったメモリであった場合、検査における不良メモリセルの予備メモリセル(冗長セルとも言う)への置き換えのためや評価解析の時などに、パス/フェイルの情報だけでなくメモリのどのアドレスで何ビットがフェイルしているかを知る必要がある。
【0013】
それ故に、本発明の目的は、端子数を削減しても確実にメモリのテスト結果を判別することができ、また試験中に逐次どこのメモリセルでフェイルしているかを検知することができる低コストかつ高解析性を兼ね備えた半導体装置を提供することである。
【課題を解決するための手段】
【0014】
本発明は、メモリとロジック回路とが混載した半導体装置に向けられている。そして、上記目的を達成させるために、本発明の半導体装置は、複数のメモリ、自己テスト回路、メモリ識別回路、及び自己テスト制御回路を備える。自己テスト回路は、複数のメモリをテストする。メモリ識別回路は、複数のメモリを識別するためのメモリ識別信号と、自己テスト回路からの信号に基づいたテスト出力信号とを生成する。自己テスト制御回路は、自己テスト回路及びメモリ識別回路の動作を制御する。そして、メモリ識別回路は、テスト出力信号とメモリ識別信号とを同一の端子から出力する。典型的なテスト出力信号は、複数のメモリのテスト結果を表すテスト結果信号、又は複数のメモリのテストが終了したことを表すテスト終了信号である。
【0015】
このメモリ識別回路は、テスト出力信号とメモリ識別信号とを同一の端子からシーケンシャルに出力するか、テスト出力信号の出力後にメモリ識別信号を出力するか、メモリ識別信号の出力後にテスト出力信号を出力する。ここで、メモリ識別信号及びテスト出力信号が出力されるタイミングを、別の端子でモニターすればなおよい。
【0016】
好ましくは、メモリ識別回路にヒューズ回路を組み込んで、このヒューズ回路に用いられるヒューズを切断することにより、複数のメモリを識別するユニークなメモリ識別信号を生成する。又は、メモリ識別回路に複数の論理回路を組み込んで、この論理回路の組み合わせによって、複数のメモリを識別するユニークなメモリ識別信号を生成する。あるいは、メモリ識別回路に不揮発メモリ回路を組み込んで、この不揮発メモリ回路を構成する不揮発メモリをプログラミングすることによって、複数のメモリを識別するユニークなメモリ識別信号を生成する。
【0017】
また、メモリ識別回路は、組み込んだシフトレジスタにテスト出力信号及びメモリ識別信号のデータをセットし、入力するクロックに従ってセットしたデータを順次シフトさせることで、テスト出力信号とメモリ識別信号とを同一の端子からシーケンシャルに出力してもよい。このシフトレジスタは、D型フリップフロップで構成されており、セット端子に入力される信号はテスト信号から生成されたパルス信号であることが好ましい。また、D型フリップフロップのセット端子にテスト結果信号及びメモリ識別信号を入力することで、データをセットすることができる。なお、テスト出力信号の信号レベルが第1のレベルのときだけ、シフトレジスタにデータをセットしてもよい。
【0018】
また、自己テスト制御回路の動作を停止させる停止回路をさらに備えてもよい。この停止回路は、典型的には、複数のメモリのテスト結果信号を論理和する回路である。そして、停止回路は、第1の信号レベルの時には自己テスト制御回路を停止させ、第2の信号レベルの時には自己テスト制御回路を動作させる生成信号を、自己テスト制御回路へ出力することが好ましい。又は、停止回路は、複数のメモリのテスト結果信号が第1の信号レベルになった時、自己テスト制御回路へ出力する生成信号を第1の信号レベルに設定し、テスト出力信号とメモリ識別信号とが同一の端子から出力し終わると、メモリ識別回路を構成するシフトレジスタと同じ段数のシフトレジスタの出力信号からリセット信号を生成し、自己テスト制御回路へ出力する生成信号を第2の信号レベルに設定することが好ましい。
【発明の効果】
【0019】
本発明によれば、テスト出力信号とメモリ識別信号とを同一端子から出力するため、端子数を削減することができる。また、テスト出力信号にメモリ識別信号を付加するため、テスト出力信号がどのメモリのものなのかを確実に認識することができる。また、テスト出力信号及びメモリ識別信号の出力タイミングを別の端子でモニターするため、いずれかのメモリがフェイルしたタイミングを捉えることができ、メモリ識別信号及びテスト出力信号のレベルにかかわらず確実に結果を判定することができる。また、D型フリップフロップにクロックを入力することによって、D型フリップフロップにセットされたテスト出力信号とメモリ識別信号とをシフトして、1つの端子から順次シーケンシャルにデータを出力することができる。また、テスト出力信号の波形モードによらず同一のパルスが発生できるため、様々なテスト出力信号の波形モードに対応することができる。また、テストがフェイルしたメモリの識別信号のみを出力するので、フェイルしたメモリを確実に認識することができる。また、いずれかのメモリがフェイルしたときに自己テスト回路を停止させることにより、別のメモリからの新たなテスト出力信号の入力によりシフトレジスタにセットされたデータが破壊されるのを防止することができる。また、テスト出力信号及びメモリ識別信号を端子から出力し終わると再び自己テスト回路を動作させてテスト終了までテストを継続することができるので、最初にフェイルした1アドレスのみでなくフェイルしたアドレスを全て知ることができる。
【発明を実施するための最良の形態】
【0020】
以下、本発明に各実施形態に係る半導体装置を、図面に基づいて詳細に説明する。
〔第1の実施形態〕
図1は、本発明の第1の実施形態に係る半導体装置1aの構成を示すブロック図である。図1に示す半導体装置1aは、4つのメモリ2と、4つのBIST回路3と、BIST制御回路4aと、4つのメモリ識別回路5aと、論理和回路6とを含み、クロック端子50、BISTイネーブル端子51、BISTテスト結果端子A52及びBISTテスト結果端子B53を備える。この半導体装置1aは、例えばシステムLSIである。なお、ここでは簡単のため、メモリ以外の他の回路(ロジック回路等)については、図示を省略している。また、以下の説明では、4つのメモリ2をメモリ1〜4と、4つのBIST回路3をBIST1〜4と、4つのメモリ識別回路5aをID1〜4と、それぞれ表記する。
【0021】
メモリ1〜4は、DRAMやSRAM等のメモリである。BIST制御回路4aは、BISTイネーブル端子51から自己回路をイネーブルにする信号(BISTEN)を、クロック端子50からクロック信号(CLOCK)を、論理和回路6からBISTテスト結果端子B53へ出力される信号(HALT)を、それぞれ入力する。そして、BIST制御回路4aは、ヒューズの状態を確定する信号(FSET)と、BIST1〜4を制御するためのクロック信号(BCLOCK)及び制御信号(BCONT)とを、それぞれ出力する。BIST1〜4は、メモリ1〜4をテストする回路であり、メモリ1〜4にそれぞれ対応して設けられる。このBIST1〜4は、対応するメモリ1〜4へ、アドレス信号(ADD)、制御信号(MCONT)及びデータ入力信号(DIN)を出力し、対応するメモリ1〜4からデータ出力信号(DOUT)を入力する。また、BIST1〜4は、BISTテストの結果を示す信号GO1〜4をそれぞれ出力する。
【0022】
ID1は、GO1信号、CLOCK信号、FSET信号及びHALT信号を入力して、Qa1信号を出力する。ID2は、GO2信号、CLOCK信号、FSET信号及びQa1信号を入力して、Qa2信号を出力する。ID3は、GO3信号、CLOCK信号、FSET信号及びQa2信号を入力して、Qa3信号を出力する。ID4は、GO4信号、CLOCK信号、FSET信号及びQa3信号を入力して、Qa4信号を出力する。論理和回路6は、結果信号GO1〜4を入力して、HALT信号を出力する。
【0023】
上記構成による第1の実施形態に係る半導体装置1aの動作を、以下に説明する。
BISTイネーブル端子51から入力されるBISTEN信号の信号レベルをHレベルにし、クロック端子50からCLOCK信号を入力することで、BIST制御回路4aが動作可能状態となる。動作可能状態となったBIST制御回路4aは、BIST1〜4の動作をイネーブルにするBCONT信号と、BCLOCK信号とを生成し、BIST1〜4を制御する。BIST1〜4は、BIST制御回路4aからの制御を受けて、メモリ1〜4を動作させるADD信号、MCONT信号及びDIN信号を、メモリ1〜4へ出力する。これによって、メモリ1〜4のテストが開始される。また、BIST制御回路4aは、HレベルのパルスをFSET信号として発生させ、ID1〜4内のヒューズ情報を確定し、メモリ1〜4を識別するための内部信号を生成する。
【0024】
BIST1〜4は、メモリ1〜4からテスト結果として出力されたDOUT信号と、内部で予め保持する期待値とを、それぞれ比較する。そして、BIST1〜4は、双方が異なる場合にはHレベルの信号を、双方が同じになる場合にはLレベルの信号を、それぞれGO1信号〜GO4信号としてID1〜4へ出力する。ID1〜4は、GO1信号〜GO4信号を受けて、ID4の情報を先頭に、ID3の情報、ID2の情報、及びID1の情報を、順々にBISTテスト結果端子A52から出力する。この情報には、対応するメモリ1〜4のテスト結果と、各メモリ1〜4を識別する信号が含まれている。また、メモリ1〜4のうち、いずれかのメモリのテストがフェイルすると、論理和回路6から出力されるHALT信号はHレベルになってBIST制御回路4aを非動作にさせ、BIST制御回路4aによるメモリ1〜4のテストを停止させる。同時に、HALT信号は、BISTテスト結果端子B53によりフェイルしたタイミングをモニターする。
【0025】
図2は、図1に示したID1〜4の詳細な構成例を示す図である。図2に示すID1〜4は、それぞれ、3つのセット端子付きD型フリップフロップ(DFF)12a〜12c、インバータINV1、2つの否定論理積回路NAND1〜2、排他的論理和回路EXOR1、遅延回路10、及び2つのフューズ回路11aを含む。なお、以下の説明では、2つのフューズ回路11aをFUSE1〜2と、それぞれ表記する。
【0026】
メモリnから出力されるGOn信号は、IDnの遅延回路10に入力される(nは、1〜4のそれぞれ)。遅延回路10から出力されるDL1信号とGOn信号とは、排他的論理和回路EXOR1に入力される。排他的論理和回路EXOR1から出力されるN1信号は、インバータINV1、否定論理積回路NAND1の一方端、及び否定論理積回路NAND2の一方端に入力される。FUSE1及び2には、FSET信号が入力され、Hレベル固定信号又はLレベル固定信号が、FO1信号及びFO2信号としてそれぞれ出力される。FO1信号は、否定論理積回路NAND1の他方端に入力され、FO2信号は、否定論理積回路NAND2の他方端に入力される。インバータINV1が出力するSa信号は、DFF12aのセット端子Sに入力され、否定論理積回路NAND1が出力するSb信号は、DFF12bのセット端子Sに入力され、否定論理積回路NAND2が出力するSc信号は、DFF12cのセット端子Sに入力される。DFF12a〜12cのクロック端子CKには、CLOCK信号が入力される。DFF12cのデータ入力端子DにはDc信号が入力され、出力端子Qから出力データであるQcn信号が出力される。DFF12bのデータ入力端子DにはQcn信号が入力され、出力端子Qから出力データであるQbn信号が出力される。DFF12aのデータ入力端子DにはQbn信号が入力され、出力端子Qから出力データであるQan信号が出力される。
【0027】
ここで、FUSE1及び2の動作について説明する。図3は、図2に示したFUSE1及び2の詳細な構成例を示す図である。図3に示すFUSE1及び2は、ウエハ検査時にレーザにより切断されるヒューズfuse、PMOS型のトランジスタPM1〜2、及びNMOS型のトランジスタNM1〜3を含む。
FSET信号は、トランジスタPM1及びNM1のゲートGに入力される。トランジスタPM1のソースSは、fuseを介して電源VDDに接続される。トランジスタPM1、NM1及びNM3のドレインDと、トランジスタPM2及びNM2のゲートGとは、共通接続され、接続点の信号がFOm信号として出力される(mは、1〜2のそれぞれ)。トランジスタPM2及びNM2のドレインDと、トランジスタNM3のゲートGとは、ノードN2によって共通接続される。トランジスタNM1〜3のソースSは、それぞれ接地電位に接続される。トランジスタPM2のソースSは、電源VDDに接続される。
【0028】
以上のように構成されたFUSE1及び2の動作を図4A及び図4Bを用いて説明する。図4Aは、fuseが切断していない時の信号波形である。電源投入時のFSET信号はLレベルなので、トランジスタPM1及びNM1で構成されるインバータから出力されるFOm信号は、Hレベルにある。また、FOm信号をゲート入力とするトランジスタPM2及びNM2で構成されるインバータの出力ノードN2は、Lレベルになる。ここで、Lレベルの信号がゲートGに入力されるトランジスタNM3は、ターンオフ状態となる。次に、FSET信号にHレベルのパルス信号が入力されると、FOm信号はLレベルに下がり、ノードN2はHレベルになり、トランジスタNM3はターンオンしてFOm信号のLレベルを維持する。さらに、FSET信号がLレベルに戻ると、FOm信号はHレベルになり、ノードN2がLレベルになり、トランジスタNM3はターンオフされる。従って、fuse未切断時は、FSET信号のHレベルパルスが入力された後、FOm信号はHレベルを維持する。
【0029】
図4Bは、fuseが切断している時の信号波形である。電源投入時にはFOm信号及びノードN2のレベルは不定であるが、FSET信号にHレベルのパルス信号が入力されると、トランジスタNM1はターンオンし、FOm信号をLレベルにする。これによって、トランジスタPM2及びNM2で構成されるインバータの出力ノードN2はHレベルになり、トランジスタNM3をターンオンし、FOm信号をLレベルに維持する。このように、Hレベルパルス信号のFSET信号を入力し、fuse切断時は、FOm信号はLレベルに確定し、上述の通り未切断時はHレベルに確定する。
また、図5Aは、メモリ1〜4に対応するID1〜4の内部に有するfuseの状態を設定した例である。例えば、メモリ2に対応するID2のFUSE1内のfuseは切断しており、FUSE2内のfuseは切断していない状態である。
【0030】
図2のように構成されたID1〜4の動作を、図6のタイミングチャートをさらに用いて、メモリ2がフェイルした場合を想定して説明する。なお、この場合、図2中の‘n’が‘2’に置き換えられる。
GO2信号は、時刻t1でメモリ2がフェイルしたことによりHレベルとなり、以降Hレベルを維持する。GO2信号が入力される遅延回路10(例えば、バッファ等により構成される)が出力するDL1信号には、適宜設定された遅延時間td1だけ遅れてGO2信号が表れる。GO2信号とDL1信号とを入力する排他的論理和回路EXOR1が出力するN1信号には、時刻t1〜td1の期間だけHパルスが表れる。Sa信号は、N1信号をインバータINV1によって反転した信号であり、DFF12aのセット端子Sへ入力される。
【0031】
また、上述のように、メモリ2に対応するID2のFUSE1内のfuseが切断しているため、FO1信号はLレベル固定である。また、FUSE2内のfuseは切断していないため、FO2信号はHレベル固定である。FO1信号がLレベル固定であるため、否定論理積回路NAND1が出力するSb信号はHレベル固定であり、DFF12bのセット端子SにはHレベルを与える。また、FO2信号はHレベル固定であるため、否定論理積回路NAND2が出力するN1信号の反転信号が表れる。従って、時刻t1〜td1の期間は、Sa信号と同様にLレベルになる。ここで、Dc信号はLレベル固定であるとする。
【0032】
時刻t1でSa信号及びSc信号がLレベルになることで、DFF12a及びDFF12cはデータ入力端子Dから入力されている信号を受け付けずに、出力端子Qから強制的にHレベルを出力する。従って、Qa2信号及びQc2信号は、時刻t1にHレベルに変化する。一方、DFF12bのセット端子Sに入力されるSb信号はHレベルであるため、Qcn信号を入力とし、クロックの立ち上がり時にQb2信号を出力する通常のフリップフロップ動作を行う。従って、Qb2信号は、時刻t1のクロックの立ち上がりで時刻t1より前のQc2信号の値であるLレベルを出力する。なお、時刻t1でセット端子SへのLレベル入力によりHレベルになったQa2信号及びQc2信号は、次のクロック立ち上がりの時刻t2までHレベルを保持している。次に、時刻t2では、Qc2信号は、時刻t2より前のDc信号のLレベルを出力してLレベルに変化する。Qb2信号は、時刻t2より前のQc2信号のHレベルを出力してHレベルに変化する。Qa2信号は、時刻t2より前のQb2信号のLレベルを出力してLレベルに変化する。次に、時刻t3では、Qc2信号は、時刻t3より前のDc信号のLレベルを出力してLレベルを維持する。Qb2信号は、時刻t3より前のQc2信号のLレベルを出力してLレベルに変化する。Qa2信号は、時刻t3より前のQb2信号のHレベルを出力してHレベルに変化する。次に、時刻t4では、Qc2信号は、時刻t4より前のDc信号のLレベルを出力してLレベルを維持する。Qb2信号は、時刻t4より前のQc2信号のLレベルを出力してLレベルを維持する。Qa2信号は、時刻t4より前のQb2信号のLレベルを出力してLレベルに変化する。
【0033】
このように、ID2が出力するQa2信号は、時刻t1〜t2ではメモリ2がフェイルしたことを示すHレベルを示し、時刻t2〜t3ではQb2信号の時間t1〜t2のLレベルを示し、時刻t3〜t4ではQc2信号の時刻t1〜t2のHレベルを示すというように、DFF12a〜12cでシフトレジスタを形成し、順々にデータが出力される仕組みである。時刻t1でメモリnがフェイルし、GOn信号がHレベルになると、時刻t1〜t2の区間でメモリnがフェイルしたことを示すHレベルが出力され、時刻t2〜t3(区間1)及びt3〜t4(区間2)でメモリnを識別する信号を出力する。この実施形態では、各メモリの区間1及び区間2における信号レベルは図5Bに示すようになる。なお、この実施形態では、メモリがフェイルしたときのみ区間1及び区間2で図5Bに示すようなメモリ識別信号を出力し、フェイルしていない場合はテスト結果を示す先頭の区間(時刻t1〜t2)、区間1及び区間2は全てLレベルとなる。
【0034】
上記動作を行うID1〜4を図1に示した半導体装置1aのように4つ直列に接続した場合の動作タイミングチャートを、図7に示す。図7に示す例は、メモリ2とメモリ4とが同時にフェイルした場合の例である。
【0035】
BISTEN信号をHレベルにすることにより、BIST制御回路4aが動作可能状態となり、BCONT信号(タイミングチャートに図示せず)とBCLOCK信号とを出力し、BIST1〜4によりメモリ1〜4のテストが開始する。次に、時刻t1でメモリ2及びメモリ4がフェイルし、GO2信号及びGO4信号がHレベルになる。GO1信号及びGO3信号は、メモリ1及びメモリ3がフェイルせずLレベルを維持している。従って、ID1のDFF12a〜12cが出力するQa1信号〜Qc1信号、及びID3のDFF12a〜12cが出力するQa3信号〜Qc3信号は、Lレベルである。一方、ID2のDFF12a〜12cが出力するQa2信号〜Qc2信号の内、テスト結果を表すQa2信号はHレベルに、メモリ識別を表すQc2信号及びQb2信号は図5Bに示すようにそれぞれLレベル及びHレベルになる。また、ID4のDFF12a〜12cが出力するQa4信号〜Qc4信号の内、テスト結果を表すQa4信号はHレベルに、メモリ識別を表すQc4信号及びQb4信号は図5Bに示すように共にHレベルになる。
【0036】
このように、各ID1〜4のDFF12a〜12cは、それぞれ直列につながり、合計12個のDFFからなるシフトレジスタを形成する。従って、BISTテスト結果端子A52には、時刻t1で、Qa4信号=H、時刻t2でQb4信号の時刻t1の値=H、時刻t3でQc4信号の時刻t1での値=Hが出力されるというように、時刻t1でのセットされた各フリップフロップの出力レベルが、クロック信号により順次シフトされBISTテスト結果端子A52に表れる仕組みである。時刻t1〜t2では、メモリ4のテスト結果であるHレベルが出力され、時刻t2〜t4の2クロックでは、メモリ4の識別信号であるH−Hレベルを出力される。時刻t4〜t7では、メモリ3の結果が示され、この例ではパスである。時刻t7〜t10はメモリ2の情報であり、時刻t7〜t8では、メモリ2がフェイルしたことを表すHレベルが、時刻t8〜t10では、メモリ2の識別信号であるL−Hレベルが出力される。時刻t10〜t13はメモリ1の情報であり、この例ではパスである。
【0037】
また、ID1のDFF12cの入力端子Dには、各メモリ1〜4のGO1信号〜GO4信号の論理和(OR)をとったHALT信号が入力されており、シフト動作により順次シフトされ、時刻t13でBISTテスト結果端子A52に表れることになる。このように、いずれかのGO信号がHレベルになってから(この例では時刻t1)最初の3クロックはメモリ4のテスト結果及び識別情報が出力され、次の3クロックでは、メモリ3のテスト結果が出力され、次の3クロックではメモリ2のテスト結果及び識別情報が出力され、次の3クロックではメモリ1のテスト結果が出力される。このように、1つの端子(BISTテスト結果端子A52)から、いずれかのメモリがフェイルしてから12クロック分で、メモリ1〜4のテスト結果とフェイルしているメモリ識別情報とを出力する仕組みである。
【0038】
また、時刻t1以降、BIST回路用のBCLOCK信号が停止しているのは、BIST制御回路4aのHALT端子にメモリ1〜4のGO1信号〜GO4信号のOR信号であるHALT信号のHレベルを入力し、BIST制御回路4a及びBIST1〜4の動作を停止させたためであり、この間メモリのテストは行っていない。というのは、あるメモリがフェイルし、上述の通り12クロックを使ってメモリのテスト結果及び識別情報を出力する間に、BIST1〜4が動作し続けることによって他のメモリがフェイルすると、DFFに強制的に新しいデータが送り込まれるため、BISTテスト結果端子A52から出力中のテスト結果及び識別情報が壊れてしまうためである。
【0039】
また、BISTテスト結果端子B53にはHALT信号が現れ、いずれかのメモリがフェイルしたタイミングがモニターできるようになっている。従って、本半導体装置1aの外部試験装置では、HALT信号がHレベルになったクロックから12クロック分、BISTテスト結果端子A52に現れる各メモリ1〜4のテスト結果信号及び識別信号を判定すればよい訳である。
【0040】
以上のように、本発明の第1の実施形態に係る半導体装置1aによれば、メモリ識別情報を持ったメモリ識別回路を構成するDFFを直列につないでシフトレジスタを形成し、クロック動作に従って1つの端子から順次シリアルに出力する。これにより、従来のように各メモリのテスト結果を選択するためのセレクト端子が不要になり、端子数が削減できるためチップ面積の縮小化、ひいてはチップコストの低減を実現することができる。また、単に各メモリのパスフェイル判定をするだけでなく、どのメモリなのかを識別できる信号も付加されるため、確実にどのメモリなのかを判別することができる。さらに、テスト終了を待たずに、テストがフェイルした時点でフェイル情報及びメモリ識別情報を出力する構成であるので、フェイルした時点までのクロック数を外部試験装置でカウントしておけばメモリ空間のどのアドレスでフェイルしているかも知ることができるため、特に解析のためには有効な方法である。
【0041】
なお、上記第1の実施形態では、メモリの識別手段としてヒューズを用いた回路、FUSE1及びFUSE2を使用したが、例えば図27に示すように、FUSE1及びFUSE2の部分をそれぞれインバータ等の論理回路で置き換え、BISTテスト期間中HレベルであるBISTEN信号を入力することでFO1信号及びFO2信号のレベルをH又はLレベルに固定する方法もある。また、メモリの識別手段はこれら方法に限定されるものではなく、例えば、ROMやフラッシュメモリのような不揮発メモリにデータを持たせる方法や、電気ヒューズを用いて電流を流すことによってヒューズを切断し識別情報を持たせる等、何らかの手段で識別情報を持たすことができればよい。さらに、第1の実施形態におけるメモリ数や具体的回路構成、テスト結果及びメモリ識別情報の出力フォーマットはこの例に限られるものではない。
【0042】
〔第2の実施形態〕
図8は、本発明の第2の実施形態に係る半導体装置1bの構成を示すブロック図である。図8に示す半導体装置1bは、メモリ1〜4と、BIST1〜4と、BIST制御回路4aと、ID1〜4と、論理和回路6と、出力制御回路7とを含み、クロック端子50、BISTイネーブル端子51、及びBISTテスト結果端子A52を備える。この第2の実施形態に係る半導体装置1bは、上記第1の実施形態に係る半導体装置1aに対して、出力制御回路7の構成を加えてBISTテスト結果端子B53を省いた点が異なる。以下、この異なる部分を中心に、第2の実施形態に係る半導体装置1bを説明する。
【0043】
図9は、出力制御回路7の詳細な構成例を示す図である。図9に示す出力制御回路7は、セット端子付きD型フリップフロップ(DFF)12dと、論理積回路AND1とを含む。DFF12dは、ID4が出力するQa4信号を入力端子Dに、クロック端子50に入力されるCLOCK信号をクロック端子CKに、論理和回路6から出力されるHALT信号をセット端子Sに、それぞれ入力し、出力端子QからQd信号を出力する。論理積回路AND1は、HALT信号とQd信号とを入力し、論理結果である制御信号をBISTテスト結果端子A52に出力する。
【0044】
図10を参照して、上記構成による出力制御回路7を用いた第2の実施形態に係る半導体装置1bの動作タイミングチャートを、メモリ4がフェイルした場合を例に挙げて説明する。なお、CLOCK信号、BISTEN信号、BCLOCK信号、GO1信号〜GO4信号、HALT信号、Qa1信号〜Qa4信号の動作は、上記第1の実施形態で説明した通りである。
【0045】
BISTEN信号がHレベルとなり、BCLOCK信号が生成されBIST1〜4によるテスト動作がスタートする。時刻t1でメモリ4がフェイルし、GO4信号がHレベルになり、以降Hレベルは維持される。同時に、時刻t1でHALT信号がHレベルとなることで、BIST制御回路4a及びBIST1〜4が停止し、メモリ1〜4のテスト動作を停止する。メモリ4がフェイルするため、時刻t1ではID4が出力するQa4信号は、Hレベルにセットされる。そして、時刻t2〜t4の間の2クロックでは、H−Hレベルとメモリ4を識別する信号が出力される。また、メモリ1〜3はパスしているため、GO1信号〜GO3信号はLレベルであり、ID1が出力するQa1信号、ID2が出力するQa2信号、及びID3が出力するQa3信号は、Lレベルを出力する。
【0046】
また、DFF12dのセット端子SにはHALT信号が入力されており、時刻t1以前はどのメモリもフェイルしていないため、Lレベルが入力される。従って、Qd信号は、Hレベルとなる。そして、時刻t1でHALT信号がHレベルに立ち上がることで、DFF12dのセット状態が解除され、入力端子DからのQa4信号を受け付け可能な状態になる。時刻t2より前でQa4信号はHレベルであるので、時刻t2でQd信号はHレベルを出力する。時刻t3ではQa4信号の時刻t2〜t3のHレベルを出力し、時刻t4ではQa4信号の時刻t3〜t4のHレベルを出力し、時刻t5ではQa4信号の時刻t4〜t5のLレベルを出力するという具合に、Qd信号にはQa4信号の1クロック遅れた信号を出力する。
【0047】
BISTテスト結果端子A52に現れるのは論理積回路NAND1の出力であるから、HALT信号がHレベルになって以降、時刻t1〜t5はHレベルが出力され、時刻t5〜t14はLレベルが出力され、時刻t14以降はHALT信号のHレベルが出力される。ここで、時刻t1からt2のHレベルは、HALT信号がHレベルになったこと、すなわち、いずれかのメモリがフェイルしたことを示す。そして、時刻t2〜t5はメモリ4の情報であり、時刻t2〜t3では、メモリ4がフェイルしたことを表すHレベルが、時刻t3〜t5では、メモリ4の識別信号であるH−Hレベルが出力される。時刻t5〜t8ではメモリ3が、時刻t8〜t11ではメモリ2が、時刻t11〜t14ではメモリ1が、それぞれパスしていることを示す。
【0048】
以上のように、本発明の第2の実施形態に係る半導体装置1bによれば、各メモリのテスト結果及び識別信号を出力する前の1クロック(図10の例では時刻t1〜t2)で、いずれかのメモリがフェイルしていることを示すHレベルを出力する。この方式により、上記第1の実施形態で説明したようにメモリがフェイルしたタイミングをモニターする必要がなくなり、BISTテスト結果端子Aの1つだけでテスト結果及びメモリ識別を行うことができる。
【0049】
〔第3の実施形態〕
図11は、本発明の第3の実施形態に係る半導体装置1cの構成を示すブロック図である。図11に示す半導体装置1cは、メモリ1〜4と、BIST1〜4と、BIST制御回路4aと、4つのメモリ識別回路5bと、HALT制御回路8とを含み、クロック端子50、BISTイネーブル端子51、及びBISTテスト結果端子A52を備える。この第3の実施形態に係る半導体装置1cは、上記第1の実施形態に係る半導体装置1aに対して、4つのメモリ識別回路5b及びHALT制御回路8の構成が異なる。以下、この異なる部分を中心に、第3の実施形態に係る半導体装置1cを説明する。なお、以下の説明では、4つのメモリ識別回路5bをID1〜4と表記する。
【0050】
ID1は、GO1信号、CLOCK信号、及びFSET信号を入力して、Qa1信号を出力する。ID2は、GO2信号、CLOCK信号、FSET信号及びQa1信号を入力して、Qa2信号を出力する。ID3は、GO3信号、CLOCK信号、FSET信号及びQa2信号を入力して、Qa3信号を出力する。ID4は、GO4信号、CLOCK信号、FSET信号及びQa3信号を入力して、Qa4信号を出力する。HALT制御回路8は、BISTテストの結果を示すGO1信号〜GO4信号及びクロック端子50に入力されるCLOCK信号を入力し、HALT信号をBIST制御回路4a及びBISTテスト結果端子B53へ出力する。
【0051】
図16は、図11に示したID1〜4の詳細な構成例を示す図である。図16に示すID1〜4は、セット端子付きD型フリップフロップ(DFF)12k〜12n、インバータINV4〜7、及びパルス発生回路9を含む。なお、説明を簡単にするため、図2で示したヒューズ回路及びヒューズ回路に対応するDFFの構成を省略している。
メモリ1〜4のBISTテスト結果であるGO1信号〜GO4信号は、それぞれのパルス発生回路9に入力される。パルス発生回路9の出力は、インバータINV4〜7を介してDFF12k〜12nのセット端子Sにそれぞれ入力される。DFF12nの入力端子Dは接地電位に接続されており、Qn信号はDFF12mの入力端子Dに接続され、Qm信号はDFF12lの入力端子Dに接続され、Ql信号はDFF12kの入力端子Dに接続され、Qk信号がBISTテスト結果端子A52に出力される。また、各DFF12k〜12nのクロック端子CKにはCLOCK信号が入力されている。
【0052】
図13は、図16に示したパルス発生回路9の詳細な構成例を示す図である。図13に示すパルス発生回路9は、論理積回路AND2、排他的論理和回路EXOR2、及び遅延回路10を含む。IN信号は、遅延回路10、論理積回路AND2の一方端、及び排他的論理和回路EXOR2の一方端に、それぞれ入力される、遅延回路10が出力するDL2信号は、排他的論理和回路EXOR2の他方端に入力される。排他的論理和回路EXOR2が出力するEO2信号は、論理積回路AND2の他方端に入力される。論理積回路AND2は、論理結果をOUT信号として出力する。
【0053】
このパルス発生回路9の動作を図14及び図15を用いて説明する。
図14において、IN信号は、ある一定期間(時刻t1〜t3)Hレベルの信号である。DL2信号は、IN信号が遅延時間td2だけ遅れた信号である。EO2信号は、IN信号とDL2信号との排他的ORであるので、時刻t1〜t2及び時刻t3〜t4の期間がHレベルになる。OUT信号は、EO2信号とIN信号との論理積であるので、時刻t1〜t2の期間のみがHレベルとなる。図15において、IN信号は、一度Hレベルになると以降Hレベルを維持する信号(時刻t1以降)である。IN信号がHレベルになると、DL2信号は、遅延時間td2だけ遅れてHレベルになり、以降Hレベルを維持する。従って、EO2信号は、時刻t1〜t2の期間にHレベルが現れ、OUT信号もEO2信号と同じ信号が現れることになる。このパルス発生回路9を用いれば、IN信号が、一時的にHレベルになる信号であっても(図14の例)、またHレベルを維持する信号であっても(図15の例)、IN信号がHレベルに立ち上がってから遅延時間td2の間Hレベルとなるパルス信号を生成することができる。
【0054】
このパルス発生回路9を用いたID1〜4のテスト結果出力方法を、図17の動作タイミングチャートを用いて説明する。図17に示す例は、メモリ2がフェイルした場合の例である。なお、CLOCK信号、BISTEN信号、BCLOCK信号、GO1信号〜GO4信号、HALT信号の動作は、上記第1の実施形態で説明した通りである。
【0055】
BISTEN信号がHレベルとなり、BCLOCK信号が生成されBIST1〜4によるテスト動作がスタートする。時刻t1でメモリ2がフェイルし、GO2信号がHレベルになって以降、Hレベルが維持される。同時に、時刻t1でHALT信号がHレベルとなると、BIST制御回路4a及びBIST1〜4が停止し、メモリ1〜4のテスト動作を停止する。時刻t1でメモリ2がフェイルになるとGO2信号がHレベルになるため、前述のパルス発生回路9により、時刻t1から期間td2のHレベルのパルス信号が生成される。従って、インバータINV6によって反転されたSm信号が、DFF12mのセット端子Sに入力される。時刻t1からtd2の期間Lレベルになるため、DFF12mのQm信号は、Hレベルにセットされる。メモリ1、3及び4はパスしているため、各DFF12k、12l及び12nのセット端子Sへ入力されるSk信号、Sl信号及びSn信号はHレベルであり、前段の出力データを受け付けている状態である。メモリ2がフェイルしたことにより、時刻t1でHレベルとなったQm信号のデータは、CLOCK信号により順次シフトされ、時刻t3にBISTテスト結果端子A52(Qk)に現れる。時刻t1〜t2ではメモリ4がパスしていることを示し、時刻t2〜t3ではメモリ3がパスであることを示し、時刻t3〜t4ではメモリ2がフェイルしたことを示し、時刻t4〜t5ではメモリ1がパスしていることを示す。これはメモリ識別信号を用いずにタイミングのみでどのメモリのテスト結果かを判別する例である。どのタイミングでメモリがフェイルしたかは、第1の実施形態で説明した通り、BISTテスト結果信号B端子53に現れるHALT信号をモニターすることによって判別する。
【0056】
次に、図12を用いて、HALT制御回路8の詳細な構成例を説明する。図12に示すHALT制御回路8は、4つのHALT生成回路17、論理和回路OR3、停止期間生成回路13、パルス発生回路9、及びインバータINV3を含む。
各HALT生成回路17は、それぞれ、GO1信号〜GO4信号と、CLOCK信号、リセット信号(Reset)を入力し、HALT1信号〜HALT4信号を出力する。論理和回路OR3は、HALT1信号〜HALT4信号を入力し、論理結果をHALT信号としてBIST制御回路4aに入力する。また、このHALT信号は、4段のD型フリップフロップ(DFF)12j〜12fからなる停止期間生成回路13に入力され、出力であるQj信号がパルス発生回路9に入力される。パルス発生回路9が出力するPQj信号は、インバータINV3に入力され、PQj信号の反転信号であるインバータINV3の出力信号(Reset)が各HALT生成回路17に入力される。ここで、停止期間生成回路13のDFFの段数は、ID1〜4を構成しているDFFの数と同じとなる。第1の実施形態の例であれば12段必要であり、また第2の実施形態のように出力制御回路7にさらに1段追加した場合はその分追加し、合計5段とすればよい。
【0057】
HALT生成回路17は、それぞれ、パルス発生回路9、インバータINV2、論理和回路OR2及びセット/リセット端子付きD型フリップフロップ(DFF)12eで構成される。パルス発生回路9の入力には、対応するGOn信号が入力され、出力されるPGOn信号はインバータINV2と論理和回路OR2へ入力される。インバータINV2でPGOn信号が反転されたのSe信号が、DFF12eのセット端子Sに入力される。データ入力端子Dには、データ出力端子Qから出力されるHALTn信号とPGOn信号とを入力とする論理和回路OR2が出力するDe信号が入力されている。クロック端子CKには、CLOCK信号が入力されている。リセット端子Rには、Reset信号が入力される。上記構成によるHALT制御回路8を用いたテスト結果の出力方法を、図18の動作タイミングチャートを用いて説明する。なお、CLOCK信号、BISTEN信号、BCLOCK信号、GO1信号〜GO4信号の動作、及びHALT信号がHレベルになるとBIST1〜4によるメモリ1〜4のテストが停止されることは、第1の実施形態で説明した通りである。
【0058】
BISTEN信号がHレベルとなり、BCLOCK信号が生成されBIST1〜4によるテスト動作がスタートする。時刻t1でメモリ1がフェイルし、GO1信号がHレベルになった以降、Hレベルは維持される。そして、時刻t1〜td2の間パルス発生回路9によりHレベルのパルス信号であるPGO1信号が生成される。よって、時刻t1〜td2の間、DFF12eのセット端子SにはインバータINV2によるPGO1信号を反転したSe信号が入力され、DFF12eが出力するHALT1信号は、LレベルからHレベルに変化する。また、HALT1信号は論理和回路OR2の入力になっているので、De信号はHレベルになる。セット端子SへのSe信号によるLレベルの入力は、時刻t1〜時間td2の期間のみであるので、時刻t2以降、出力端子Qより出力されるHALT1信号は、リセット端子RにLレベルのReset信号が入力されるまでHレベルが保持されることになる。HALT1信号からHATL4信号を入力とする論理和回路OR3が出力するHALT信号は、時刻t1の時点で他のメモリ2〜4がフェイルしていないため、HALT1信号がそのまま出力されている。時刻t1でこのHALT信号のHレベルが停止期間生成回路13のDFF12fに入力される。停止期間生成回路13は、4段のDFFで構成されているため、このHALT信号のHレベルはシフト動作により4クロック後、すなわち時刻t5にDFF12jの出力であるQj信号に現れる。するとパルス発生回路9により時刻t5より、パルス幅td2のHレベルのパルス信号としてPQj信号を生成する。Reset信号はインバータINV3でPQj信号を反転させた信号であるので、時刻t5にLレベルのパルス信号が生成される。従って、HALT生成回路17を構成するセット/リセット付きDFFのリセット端子RにLレベルが入力される。従って、DFF12eの出力HALT1信号は、入力端子Dに入力されるDe信号の状態にかかわらず、Lレベルとなる。
【0059】
ここで、本第3の実施形態において、DFF4段からなるID1〜4の場合、上述の通り各メモリのテスト結果を出力し終えるにはいずれかのメモリがフェイルしてから、4クロック分必要であるが、HALT制御回路8の停止期間生成回路13を構成するDFFの段数をID1〜4と同じ4段とすることで、HALT信号をt1〜t5期間4クロック分だけHレベルとすることができる。従って、テスト結果がBISTテスト結果端子A52から出力される時刻t1〜t5の間、BIST制御回路4a及びBIST1〜4の動作を停止することでメモリのテストを中断することができる。第1及び第2の実施形態において、HALT信号はGO1信号〜GO4信号の論理和をした信号であったため、いずれかのメモリがフェイルしGOn信号がHレベルになると、HALT信号もHレベルとなり、テスト終了までHレベルを保持していた。従って、いずれかのメモリがフェイルするとその時点でメモリのテストが終了するため、フェイルしたメモリ以外がその後フェイルするのかパスするのかが分からない。
【0060】
本第3の実施形態においては、HALT信号は、GOn信号からではなく、ID1〜4を構成するDFFと同じ段数だけ設けたHALT制御回路8中の停止期間生成回路13を用いてHALT信号を生成するため、テスト結果を出力し終えた後、HALT信号を再びLレベルとすることで、再びBIST制御回路4a及びBIST1〜4が動作しメモリのテストを再開することができる。図18のタイミングチャートにおいては、時刻t5でHALT信号がLレベルになると時刻t6よりBCLOCK信号が再生成されるのに伴い、BIST1〜4によるメモリのテストが再開される。例えば、時刻t8でメモリ2がフェイルした場合、GO2信号がHレベルになることで時刻t8〜t12までの4クロックの期間、HALT2信号がHレベルとなる。この間、テスト結果がBISTテスト結果端子A52より出力される。このように、本第3の実施形態では、いずれかのメモリがテストの途中でフェイルしてもテスト結果をBISTテスト結果端子A52より出力し終えた後にはテストを再開し、全メモリのテストが最後まで終了するまでテストを継続する。従って、最初にフェイルしたメモリのテスト結果だけでなく、他のメモリのパス、フェイル情報を得ることができる。なお、第3の実施形態では、FUSE1及び2等のメモリを識別する回路を設けないID1〜4を用いて説明したが、メモリを識別する回路を設けた場合でも、停止期間生成回路13の段数を必要なだけ、すなわちID1〜4を構成するDFFの段数分設けることで実現可能なであることは言うまでもない。
【0061】
また、図19は、第3の実施形態において、いずれかのメモリがフェイルとなり、GOn信号がHレベルになった後、Hレベルを維持するのではなく、例えば1クロックだけHレベルを出力するGOn信号である場合のタイミングチャートである。HALT制御回路8の動作は、前述と全く同一である。違いは入力信号となるGOn信号がHレベルを保持するか、ある一定期間のみHレベルとなるかの違いである。前述の通り、パルス発生回路9で生成される信号はGOn信号がHレベルを維持する場合でも、再びLレベルに立ち下がる場合でも、同じパルス期間td2の出力パルスを生成するため、生成されるHALT信号も全く同一となる。図19において時刻t1でメモリ1がフェイルし、時刻t1〜t2の期間GO1信号がHレベルになると、前述のようにHALT信号により時刻t1〜t5の期間でBIST1〜4を停止させつつ、メモリ1〜4のテスト結果をBISTテスト結果端子A52に出力する。その後、時刻t6からテストを再開する。例えば、時刻t8で再びメモリ1がフェイルすると、GO1信号も再び、時刻t8〜t9の期間Hレベルを出力する。すると、同様に時刻t8〜t12の期間にメモリ1〜4のテスト結果をBISTテスト結果端子A52に出力する。このように、GOn信号をHレベルを維持する信号でなく、逐一Lレベルに立ち下がるパルス信号にすれば、同一のメモリであっても、テストが最後まで実施される間、フェイルした時には何度でもテスト結果を出力することができる。
【0062】
以上のように、本発明の第3の実施形態に係る半導体装置1cによれば、同一メモリであってもフェイルするたびにテスト結果を出力することができるので、最初にフェイルしたアドレスだけではなく、同一メモリ内でフェイルしたアドレス全てを知ることができる。このことはフェイルしたアドレス(メモリ内の場所)に重要な意味のあるメモリを解析する上で非常に有効な手段となる。
なお、この第3の実施形態では、BISTテスト結果端子Bを用いてテストがフェイルしたタイミングをモニターする例で説明したが、実施の形態2のように出力制御回路A7を追加し、各メモリのテスト結果の前に、いずれかのメモリがフェイルしていることを示すHレベルを1クロックで出力することでBISTテスト結果端子B53を省くこともできる。
【0063】
〔第4の実施形態〕
図20は、本発明の第4の実施形態に係る半導体装置1dの構成を示すブロック図である。図20に示す半導体装置1dは、メモリ1〜4と、BIST1〜4と、論理積回路AND3と、BIST制御回路4bと、4つのメモリ識別回路5cと、出力制御回路14とを含み、クロック端子50、BISTイネーブル端子51、BISTテスト結果端子A52、及びBISTテスト終了端子54を備える。この第4の実施形態に係る半導体装置1dは、上記第3の実施形態に係る半導体装置1cに対して、論理積回路AND3、出力制御回路14、BIST制御回路4b、及び4つのメモリ識別回路5cの各構成、及びBISTテスト結果端子B53をBISTテスト結果端子B53に代えた点が異なる。以下、この異なる部分を中心に、第4の実施形態に係る半導体装置1cを説明する。なお、以下の説明では、4つのメモリ識別回路5cをID1〜4と表記する。
【0064】
BIST1〜4によるメモリのテスト方法、BIST制御回路4bの動作、及びID1〜4のシフト動作による1端子からのデータ出力方法は、上記第1の実施形態等と同様である。上記第1〜第3の実施形態との違いは、BISTテストの終了を示す信号DONE1〜4を用いていることである。このDONE1信号〜DONE4信号は、メモリ1〜4がBIST1〜4によりテストを行っている間はLレベルを出力し、テストが終了するとHレベルに上がる信号である。各メモリ1〜4のDONE1信号〜DONE4信号は、各々対応するID1〜4及び論理積回路AND3に入力される。論理積回路AND3の論理結果であるDONE信号は、BISTテスト終了端子54、ID1〜4、及び出力制御回路14に出力される。また、出力制御回路14は、ID4が出力するQo信号、BIST制御回路4bで生成されるBCLOCK信号、及びDONE信号とを入力して、ICLOCK信号を出力し、テスト結果データをBISTテスト結果端子A52に出力する。BIST制御回路4bは、HALT端子を設けていないところだけが上記第1〜第3の実施形態のBIST制御回路4aと違い、動作は全く同一である。ID1〜4には、それぞれ対応するメモリのGO信号、DONE信号、及びICLOCK信号が入力される。また、ID1〜4を構成するDFFは、上記第1〜第3の実施形態と同様に直列に接続されている。
【0065】
図21は、図10に示したID1〜4の詳細な構成例を示す図である。図21に示すID1〜4は、セット端子付きD型フリップフロップ(DFF)12o〜12r、インバータINV8〜11、及びパルス発生回路9を含む。なお、説明を簡単にするため、図2で示したヒューズ回路及びヒューズ回路に対応するDFFの構成を省略している。
メモリ1〜4のBISTテスト結果であるGO1信号〜GO4信号を受けてDFFのセット端子Sに入力されるSo信号〜Sr信号を生成する機構は、上記第3の実施形態と同様である(図16を参照)。第3の実施形態との違いは、各DFFのクロック端子CKに入力する信号を、出力制御回路14で生成されるICLOCK信号としている点である。
【0066】
図22は、出力制御回路14の詳細な構成例を示す図である。図22に示す出力制御回路14は、D型フリップフロップ(DFF)12sと、論理積回路AND4〜AND5とを含む。論理積回路AND5は、DONE信号とBCLOCK信号とを入力してICLOCK信号を出力し、DFF12s及びID1〜4に供給する。このICLOCK信号は、テストが終了しDONE信号がHレベルとなったときに、BCLOCK信号から生成される。DFF12sは、ID4が出力するQao信号を入力端子Dに、ICLOCK信号をクロック端子CKに、それぞれ入力し、出力端子QからQs信号を出力する。論理積回路AND4は、DONE信号とQs信号とを入力し、論理結果である制御信号をBISTテスト結果端子A52に出力する。
【0067】
図23を参照して、上記構成による出力制御回路14を用いた第4の実施形態に係る半導体装置1dの動作タイミングチャートを、メモリ1がフェイルした場合を例に挙げて説明する。なお、CLOCK信号、BISTEN信号、BCLOCK信号、及びGO1信号〜GO4信号の動作は、上記第1の実施形態で説明した通りである。
【0068】
BISTEN信号がHレベルとなり、時刻t1でBCLOCK信号が生成されBIST1〜4によるテスト動作がスタートする。同時に、DONE信号もメモリのテスト開始によりLレベルになる。時刻t3でメモリ1がフェイルし、GO1信号がHレベルになって以降、Hレベルが維持される。このとき、メモリ1に対応するID1のDFFのセット端子Sに入力されるSr信号がLレベルとなることで、出力されるQr信号をHレベルとする。時刻t7でテストが終了しDONE信号がHレベルになると、ICLOCK信号が生成され、ID1〜4を構成するDFFのデータが順次シフトされる。Qr信号を出力とするDFF12rの入力端子Dには、DONE信号が入力されているため、時刻t7でQr信号はLレベルになる。また、DFF12rが出力するQr信号を入力するDFF12qの出力は、時刻t7でQr信号のHレベルを出力する。このように、ICLOCK信号により順次データをシフトしていくと、時刻t10でDFF12rが出力するQr信号の時刻t7前のHレベル、すなわちメモリ1のフェイル情報が到達する。従って、BISTテスト結果端子A52には、DONE信号がHレベルになったクロックから4クロックかけてメモリ1〜4のテスト結果が出力されることになる。どのタイミングで全メモリのテストが終了したかは、BISTテスト終了端子54でDONE信号をモニターすればよい。
【0069】
以上のように、本発明の第4の実施形態に係る半導体装置1dによれば、BISTテスト終了信号を用いて、テスト終了後にテスト結果をBISTテスト結果端子A52から出力することができる。
【0070】
〔第5の実施形態〕
図24は、本発明の第5の実施形態に係る半導体装置1eの構成を示すブロック図である。図24に示す半導体装置1eは、メモリ1〜4と、BIST1〜4と、論理積回路AND3と、BIST制御回路4bと、ID1〜4と、出力制御回路16とを含み、クロック端子50、BISTイネーブル端子51、及びBISTテスト結果端子A52を備える。この第5の実施形態に係る半導体装置1eは、上記第4の実施形態に係る半導体装置1dに対して、出力制御回路16の構成、及びBISTテスト結果端子B53を省いた点が異なる。BIST1〜4によるメモリのテスト方法、BIST制御回路4bの動作、及びID1〜4のシフト動作による1端子からのデータ出力方法は、上記第4の実施形態等と同様である。以下、この異なる部分を中心に、第5の実施形態に係る半導体装置1eを説明する。
【0071】
図25は、出力制御回路16の詳細な構成例を示す図である。図25に示す出力制御回路16は、D型フリップフロップ(DFF)12sと、セット端子付きD型フリップフロップ(DFF)12tと、論理積回路AND6〜AND7と、インバータINV12〜13と、パルス発生回路9とを含む。論理積回路AND7は、DONE信号とBCLOCK信号とを入力してICLOCK信号を出力し、DFF12s〜12t及びID1〜4に供給する。DFF12tは、ID4が出力するQao信号を入力端子Dに、ICLOCK信号をクロック端子CKに、DONE信号をインバータINV12、パルス発生回路9及びインバータINV13を介して出力されるSt信号をセット端子Sに、それぞれ入力し、出力端子QからQt信号を出力する。DFF12sは、DFF12tが出力するQt信号を入力端子Dに、ICLOCK信号をクロック端子CKに、それぞれ入力し、出力端子QからQs信号を出力する。論理積回路AND6は、DONE信号とQs信号とを入力し、論理結果である制御信号をBISTテスト結果端子A52に出力する。
【0072】
図26を参照して、上記構成による出力制御回路16を用いた第5の実施形態に係る半導体装置1eの動作タイミングチャートを、メモリ1がフェイルした場合を例に挙げて説明する。なお、CLOCK信号、BISTEN信号、BCLOCK信号、及びGO1信号〜GO4信号の動作は、上記第1の実施形態で説明した通りである。
【0073】
BISTEN信号がHレベルとなり、時刻t1でBCLOCK信号が生成されBIST1〜4によるテスト動作がスタートする。同時に、DONE信号もメモリのテスト開始によりLレベルになる。時刻t3でメモリ1がフェイルし、GO1信号がHレベルになって以降、Hレベルが維持される。このとき、メモリ1に対応するID1のDFFのセット端子Sに入力されるSr信号がLレベルとなることで、出力されるQr信号をHレベルとする。時刻t7でテストが終了しDONE信号がHレベルになるとICLOCK信号が生成され、ID1〜4を構成するDFFがシフト動作を開始し、時刻t7前にHレベルにセットされていたメモリ1に対応するDFF12rが出力するQr信号のHレベルデータ、すなわちメモリ1のフェイル情報は、順次シフトされ、時刻t11にDFF12sが出力するQsに現れる。ここまでの動作は、上記第4の実施形態と同様であるが、図25に示す出力制御回路16にDONE信号から生成されるパルス状のSt信号をセット端子Sの入力とするDFF12tを1段余分に設けたことが異なる。
【0074】
DFF12tは、時刻t1でDONE信号がLレベルになると、反転信号であるN3信号はHレベルになり、パルス発生回路9でパルス幅td2のHレベルパルスのN4信号が生成され、N4信号の反転であるSt信号がDFF12tのセット端子Sに入力される。このため、Qt信号がHレベルにセットされ、DONE信号が再びHレベルになり、ICLOCK信号によるシフト動作が開始さる時刻t7まで出力QtはHレベルを保持する。一方、DFF12tが出力するQt信号が入力されるDFF12sが出力するQs信号は、時刻t7で時刻t7より前のQt信号のHレベルを出力し、Hレベルとなり、時刻t8で時刻t8より前のQt信号のLレベルを出力する。この時刻t7〜t8の期間のHレベルがDONE信号を表すことになる。論理積回路AND6により、DONE信号がHレベルとなる時刻t7からテスト結果をBISTテスト結果端子A52に出力する。従って、時刻t7〜t8の期間で全メモリのテストが終了したことを示すHレベルのDONE信号が出力され、時刻t8〜t12の4クロックで4つのメモリのテスト結果を出力する仕組みである。このように、テストが終了した最初の1クロックで、全メモリのテストが終了したことを示すHレベルのDONE信号を出力するため、どのタイミングで全メモリのテストが終了したかがわかる。従って、上記第4の実施形態で説明したBISTテスト終了端子54によるテスト終了タイミングのモニターが不要となる。
【0075】
以上のように、本発明の第5の実施形態に係る半導体装置1eによれば、BISTテスト終了信号を用いて、テスト終了後にBISTテスト結果端子A52から出力することができると共に、BISTテスト結果信号の最初の1クロックをDONE信号とすることで、別途端子を設けDONE信号をモニターする必要がない。
【0076】
なお、上述した本発明の全ての実施形態におけるメモリ数や具体的回路構成、テスト結果及びメモリ識別情報の出力フォーマットはこの例に限られるものではなく、同等の機能を実現できるものであれば構わない。例えば、テスト結果のパス/フェイルに係わらず、必ずメモリ識別信号を出力する方法でも構わない。
【産業上の利用可能性】
【0077】
本発明は、多数のメモリを混載した半導体装置等において、高いメモリの解析性を有しながら、端子数の削減によるチップコストの低減を実現する技術等として有用である。
【図面の簡単な説明】
【0078】
【図1】本発明の第1の実施形態に係る半導体装置1aの構成を示すブロック図
【図2】図1に示したID1〜4の詳細な構成例を示す図
【図3】図2に示したFUSE1及び2の詳細な構成例を示す図
【図4A】FUSE1及び2のfuse未切断時のタイミングチャート
【図4B】FUSE1及び2のfuse切断時のタイミングチャート
【図5A】ID1〜4のfuseの状態を設定した例
【図5B】図2に示したID1〜4から出力されるメモリ識別信号の例
【図6】図2の構成によるID1〜4の動作タイミングチャート
【図7】本発明の第1の実施形態に係る半導体装置1aの動作タイミングチャート
【図8】本発明の第2の実施形態に係る半導体装置1bの構成を示すブロック図
【図9】図8に示した出力制御回路7の詳細な構成例を示す図
【図10】本発明の第2の実施形態に係る半導体装置1bの動作タイミングチャート
【図11】本発明の第3の実施形態に係る半導体装置1cの構成を示すブロック図
【図12】図11に示したHALT制御回路8の詳細な構成例を示す図
【図13】図12に示したパルス発生回路9の詳細な構成例を示す図
【図14】図13の構成によるパルス発生回路9の動作タイミングチャート
【図15】図13の構成によるパルス発生回路9の他の動作タイミングチャート
【図16】図11に示したID1〜4の詳細な構成例を示す図
【図17】図16の構成によるID1〜4の動作タイミングチャート
【図18】本発明の第3の実施形態に係る半導体装置1cの動作タイミングチャート
【図19】本発明の第3の実施形態に係る半導体装置1cの他の動作タイミングチャート
【図20】本発明の第4の実施形態に係る半導体装置1dの構成を示すブロック図
【図21】図20に示したID1〜4の詳細な構成例を示す図
【図22】図20に示した出力制御回路14の詳細な構成例を示す図
【図23】本発明の第4の実施形態に係る半導体装置1dの動作タイミングチャート
【図24】本発明の第5の実施形態に係る半導体装置1eの構成を示すブロック図
【図25】図24に示した出力制御回路16の詳細な構成例を示す図
【図26】本発明の第5の実施形態に係る半導体装置1eの動作タイミングチャート
【図27】図1に示したID1〜4の詳細な他の構成例を示す図
【図28】従来の半導体装置101の構成を示すブロック図
【符号の説明】
【0079】
1a〜1e、101 半導体装置(システムLSI)
2、102 メモリ1〜4
3、103 BIST回路(BIST1〜4)
4a、4b、104 BIST制御回路
5a〜5c メモリ識別回路(ID1〜4)
6、OR2〜3 論理和回路
7、14、16 出力制御回路
8 HALT制御回路
9 パルス発生回路
10 遅延回路
11a、11b FUSE回路(FUSE1〜2)
12a〜12t D型フリップフロップ(DFF)
13 停止期間生成回路
17 HALT生成回路
130 BIST出力信号セレクタ回路
AND1〜7 論理積回路
EXOR1〜2 排他的論理和回路
INV1〜13 インバータ
NAND1〜2 否定論理積回路
PM1〜2、NM1〜3 トランジスタ





 

 


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