米国特許情報 | 欧州特許情報 | 国際公開(PCT)情報 | Google の米国特許検索
 
     特許分類
A 農業
B 衣類
C 家具
D 医学
E スポ−ツ;娯楽
F 加工処理操作
G 机上付属具
H 装飾
I 車両
J 包装;運搬
L 化学;冶金
M 繊維;紙;印刷
N 固定構造物
O 機械工学
P 武器
Q 照明
R 測定; 光学
S 写真;映画
T 計算機;電気通信
U 核技術
V 電気素子
W 発電
X 楽器;音響


  ホーム -> 測定; 光学 -> 松下電器産業株式会社

発明の名称 LSI検査モジュール、LSI検査モジュールの制御方法、LSI検査モジュールとLSI検査装置との通信方法、およびLSI検査方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−10606(P2007−10606A)
公開日 平成19年1月18日(2007.1.18)
出願番号 特願2005−194725(P2005−194725)
出願日 平成17年7月4日(2005.7.4)
代理人 【識別番号】100077931
【弁理士】
【氏名又は名称】前田 弘
発明者 伊藤 亘
要約 課題

LSI検査のためのテスト用データを生成するLSI検査モジュールにおいて、検査対象LSIの入出力が同期入出力であるか、非同期入出力に係わらず、テスト用データを生成できるようにする。

解決手段
特許請求の範囲
【請求項1】
LSI検査装置が行う機能検査のためにテスト用データを生成するLSI検査モジュールであって、
検査対象LSIが有する入出力インターフェースに適合する入出力インターフェースと、
前記LSI検査装置に対するデータの入出力、および前記入出力インターフェースと検査対象LSIとのデータの入出力を制御するインターフェース制御回路と、
前記テスト用データが格納されるテストデータ用メモリと、
を備えたことを特徴とするLSI検査モジュール。
【請求項2】
請求項1のLSI検査モジュールであって、さらに、
前記検査対象LSIから前記テスト用データに応じて出力されるべき期待値を格納する期待値格納メモリと、
前記結果データと前記期待値格納メモリに格納されている期待値とを比較し、判定結果としてパスまたはフェイルの何れか示す信号を前記LSI検査装置に出力する結果判定回路とを備えていることを特徴とするLSI検査モジュール。
【請求項3】
請求項2のLSI検査モジュールであって、
さらに、前記結果判定回路の判定結果を格納する判定結果格納メモリを備え、
前記結果判定回路は、複数の判定結果をまとめて、前記LSI検査装置に出力するように構成されていることを特徴とするLSI検査モジュール。
【請求項4】
LSI検査装置が行う機能検査のためにテスト用データを生成するLSI検査モジュールを用いたLSI検査方法であって、
検査対象のLSIが有する入出力インターフェースに適合する入出力インターフェースと、
前記LSI検査装置に対するデータの入出力、および前記入出力インターフェースと検査対象LSIとのデータの入出力を制御するインターフェース制御回路と、
前記テスト用データが格納されるテストデータ用メモリと、
前記検査対象LSIから前記テスト用データに応じて出力されるべき期待値を格納する期待値格納メモリと、
前記結果データと前記期待値格納メモリに格納されている期待値とを比較し、判定結果としてパスまたはフェイルの何れか示す信号を前記LSI検査装置に出力する結果判定回路と、
を備えたLSI検査モジュールにおいて、
前記結果判定回路の判定結果に応じて、前記テスト用データの検査対象LSIに書き込み、および結果データの読み込みのうちの何れの動作を行うかを決定することを特徴とするLSI検査方法。
【請求項5】
LSI検査装置が行う機能検査のためにテスト用データを生成するLSI検査モジュールの制御方法であって、
前記機能検査に書き込み動作と読み出し動作が混在する場合、
検査対象のLSIが有する入出力インターフェースに適合する入出力インターフェースと、
前記LSI検査装置に対するデータの入出力、および前記入出力インターフェースと検査対象LSIとのデータの入出力を制御するインターフェース制御回路と、
前記テスト用データが格納されるテストデータ用メモリと、
を備えたLSI検査モジュールにおいて、
前記インターフェース制御回路と前記LSI検査装置との信号チャンネルを接続する状態制御フラグを介して、前記インターフェース制御回路に出力された前記LSI検査装置の検査状態を示す状態信号によって、前記インターフェース制御回路の動作が制御されることを特徴とするLSI検査モジュールの制御方法。
【請求項6】
LSI検査装置が行う機能検査のためにテスト用データを生成するLSI検査モジュールと前記LSI検査装置との通信方法であって、
検査対象LSIが有する入出力インターフェースに適合する入出力インターフェースと、
前記LSI検査装置に対するデータの入出力、および前記入出力インターフェースと検査対象LSIとのデータの入出力を制御する一方、前記検査対象LSIから前記テスト用データに応じて出力される結果データを前記結果データよりも容量が少ないデータに変換して、前記LSI検査装置に出力するインターフェース制御回路と、
前記テスト用データが格納されるテストデータ用メモリと、
を備えたLSI検査モジュールにおいて、
前記インターフェース制御回路と前記LSI検査装置との信号チャンネルを接続する出力制御フラグを用いて、前記結果データを前記LSI検査装置に通信することを特徴とするLSI検査モジュールの制御方法。

発明の詳細な説明
【技術分野】
【0001】
本発明は、LSI検査装置が行う機能検査のためにテスト用データを生成するLSI検査モジュールに関するものである。
【背景技術】
【0002】
従来のLSI検査装置は、2進数で構成されたテストパターン(テスト用データ)を生成してメモリに格納し、格納してあるテストパターンを検査対象のLSIに入力する。そして、その結果LSIから出力された2進数のテスト用データを期待値と比較することでLSIの機能検査を行っていた。このようなLSI検査装置では、検査時に行うべきLSIへの書き込みや読み込みが非常に多い場合は、テストパターン長(パターン容量)が長くなるという問題がある。特に近年のシステムLSIにおいては、パターン容量の増加が顕著である。パターン容量が増加すると、例えば、廉価なLSI検査装置では、テストパターンを格納するためのメモリ容量の制約などから十分に機能検査を行えない場合があった。
【0003】
これに対しては、例えば非同期LSI(相手とハンドシェークを取りながらデータを入出力するLSI)を対象にしたLSI検査装置において、単純なテストパターンを生成する専用ハードウエアと複雑なテストパターンを生成する汎用コンピュータとに作業を分担させてテストパターンを生成させることによって、メモリに格納すべきパターン容量を少なくするようにしたものがある(例えば、特許文献1を参照)。
【特許文献1】特開2002−156419号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかし、上記のテストパターン生成用に専用ハードウエアを備えたLSI検査装置は、非同期LSIに対するデータの書き込みについてのみ対応しているので、同期入出力インターフェース(クロック信号に同期して動作が行われる入出力インターフェース)を有するLSIやLSIから出力されたデータの読み込みに対しては対応できないという問題を有していた。
【0005】
本発明は、前記の問題に着目してなされたものであり、LSI検査のためのテスト用データを生成するLSI検査モジュールにおいて、検査対象LSIの入出力が同期入出力であるか、非同期入出力に係わらず、テスト用データを生成できるようにすることを目的としている。
【課題を解決するための手段】
【0006】
前記の課題を解決するため、請求項1の発明は、
LSI検査装置が行う機能検査のためにテスト用データを生成するLSI検査モジュールであって、
検査対象LSIが有する入出力インターフェースに適合する入出力インターフェースと、
前記LSI検査装置に対するデータの入出力、および前記入出力インターフェースと検査対象LSIとのデータの入出力を制御するインターフェース制御回路と、
前記テスト用データが格納されるテストデータ用メモリと、
を備えたことを特徴とする。
【0007】
これにより、検査対象LSIの入出力が同期入出力であるか、非同期入出力に係わらず、テストデータを生成でき、その結果、テスト用データを格納するメモリ容量が少ないLSI検査装置を用いてもLSIの複雑な機能テストが可能になる。
【0008】
また、請求項2の発明は、
請求項1のLSI検査モジュールであって、さらに、
前記検査対象LSIから前記テスト用データに応じて出力されるべき期待値を格納する期待値格納メモリと、
前記結果データと前記期待値格納メモリに格納されている期待値とを比較し、判定結果としてパスまたはフェイルの何れか示す信号を前記LSI検査装置に出力する結果判定回路とを備えていることを特徴とする。
【0009】
また、請求項3の発明は、
請求項2のLSI検査モジュールであって、
さらに、前記結果判定回路の判定結果を格納する判定結果格納メモリを備え、
前記結果判定回路は、複数の判定結果をまとめて、前記LSI検査装置に出力するように構成されていることを特徴とする。
【0010】
これらにより、検査結果がLSI検査モジュールで行われるので、LSI検査装置における結果判定が簡単になる。
【0011】
また、請求項4の発明は、
LSI検査装置が行う機能検査のためにテスト用データを生成するLSI検査モジュールを用いたLSI検査方法であって、
検査対象のLSIが有する入出力インターフェースに適合する入出力インターフェースと、
前記LSI検査装置に対するデータの入出力、および前記入出力インターフェースと検査対象LSIとのデータの入出力を制御するインターフェース制御回路と、
前記テスト用データが格納されるテストデータ用メモリと、
前記検査対象LSIから前記テスト用データに応じて出力されるべき期待値を格納する期待値格納メモリと、
前記結果データと前記期待値格納メモリに格納されている期待値とを比較し、判定結果としてパスまたはフェイルの何れか示す信号を前記LSI検査装置に出力する結果判定回路と、
を備えたLSI検査モジュールにおいて、
前記結果判定回路の判定結果に応じて、前記テスト用データの検査対象LSIに書き込み、および結果データの読み込みのうちの何れの動作を行うかを決定することを特徴とする。
【0012】
これにより、結果判定回路の判定結果(すなわち検査対象LSIの動作状態)に応じて、前記テスト用データの検査対象LSIに書き込み、または前記結果データの読み込みが行われるので、検査対象LSIと検査モジュールとの間で双方向検査が可能になる。
【0013】
また、請求項5の発明は、
LSI検査装置が行う機能検査のためにテスト用データを生成するLSI検査モジュールの制御方法であって、
前記機能検査に書き込み動作と読み出し動作が混在する場合、
検査対象のLSIが有する入出力インターフェースに適合する入出力インターフェースと、
前記LSI検査装置に対するデータの入出力、および前記入出力インターフェースと検査対象LSIとのデータの入出力を制御するインターフェース制御回路と、
前記テスト用データが格納されるテストデータ用メモリと、
を備えたLSI検査モジュールにおいて、
前記インターフェース制御回路と前記LSI検査装置との信号チャンネルを接続する状態制御フラグを介して、前記インターフェース制御回路に出力された前記LSI検査装置の検査状態を示す状態信号によって、前記インターフェース制御回路の動作が制御されることを特徴とする。
【0014】
これらにより、LSI検査装置によるLSI検査モジュールの動作制御が可能になる。
【0015】
また、請求項6の発明は、
LSI検査装置が行う機能検査のためにテスト用データを生成するLSI検査モジュールと前記LSI検査装置との通信方法であって、
検査対象LSIが有する入出力インターフェースに適合する入出力インターフェースと、
前記LSI検査装置に対するデータの入出力、および前記入出力インターフェースと検査対象LSIとのデータの入出力を制御する一方、前記検査対象LSIから前記テスト用データに応じて出力される結果データを前記結果データよりも容量が少ないデータに変換して、前記LSI検査装置に出力するインターフェース制御回路と、
前記テスト用データが格納されるテストデータ用メモリと、
を備えたLSI検査モジュールにおいて、
前記インターフェース制御回路と前記LSI検査装置との信号チャンネルを接続する出力制御フラグを用いて、前記結果データを前記LSI検査装置に通信することを特徴とする。
【0016】
これにより、LSI検査装置とLSI検査モジュールとの間で、検査結果等の通信が容易にできるようになる。
【発明の効果】
【0017】
本発明によれば、検査対象LSIの入出力が同期入出力であるか、非同期入出力に係わらず、テスト用データを生成でき、その結果、テスト用データを格納するメモリ容量が少ないLSI検査装置を用いてもLSIの複雑な機能テストが可能になる。
【発明を実施するための最良の形態】
【0018】
以下、本発明の実施形態について図面を参照しながら説明する。
【0019】
《発明の実施形態1》
図1は、本発明の実施形態1に係る検査モジュール100の構成を示すブロック図である。検査モジュール100は、LSI検査装置130に制御されて、検査対象LSI110の検査のためのテスト用データ(テストパターン)を検査対象LSI110に出力するようになっている。また、検査モジュール100は、検査対象LSI110から前記テスト用データに応じて出力される結果データを読み込むようになっている。読み込まれた結果データは、LSI検査装置130に出力され、LSI検査装置130によって検査結果が判定される。
【0020】
検査対象LSI110は、入出力インターフェース111を備え、入出力インターフェース111を介して外部とデータを入出力するようになっている。検査対象LSI110は、検査時には、ロードボード120上に取り付けられて、検査モジュール100と接続される。
【0021】
検査モジュール100は、詳しくは、図1に示すように、入出力インターフェース101、インターフェース制御回路102、およびテストデータ用メモリ103を備えて構成されている。
【0022】
入出力インターフェース101は、検査対象LSI110の入出力インターフェース111に対する前記テスト用データの書き込み、および前記結果データの読み込みを行うようになっている。すなわち、入出力インターフェース101は、検査対象LSI110の入出力インターフェース111に対応した入出力インターフェースである。
【0023】
インターフェース制御回路102は、状態制御フラグ121(後述)の値に応じて、入出力インターフェース101を制御し、前記テスト用データの検査対象LSI110への書き込み、および前記結果データの読み込みを行うようになっている。また、インターフェース制御回路102は、読み込んだ結果データを簡単なデータ(前記結果データよりも容量が少ないデータ)に変換し、出力フラグ122(後述)を介してLSI検査装置130に出力するようになっている。
【0024】
テストデータ用メモリ103は、前記テスト用データが格納されるようになっている。
【0025】
ロードボード120は、状態制御フラグ121と出力フラグ122を備え、検査対象LSI110が検査のために取り付けられるようになっている。
【0026】
状態制御フラグ121は、LSI検査装置130が検査時に検査対象LSI110と検査モジュール100とを制御するためのフラグである。具体的には、状態制御フラグ121は、現在の検査状態が、前記テスト用データの「書き込み状態」、前記結果データの「読み出し状態」、および「待ち状態」のうちの何れの状態であるかを示すようになっている。
【0027】
出力フラグ122は、インターフェース制御回路102が出力したデータを格納するようになっている。
【0028】
上記のように構成された検査モジュール100では、検査対象LSI110にテスト用データが書き込まれる場合には、LSI検査装置130によって状態制御フラグ121が「書き込み状態」に設定される。これによりインターフェース制御回路102によって、テストデータ用メモリ103に格納されているテスト用データが読み出され、入出力インターフェース101を介して検査対象LSI110に出力される。これにより、テスト用データに応じた結果データが検査対象LSI110から入出力インターフェース111を介して出力される。
【0029】
検査対象LSI110から出力された結果データが読み込まれる場合には、LSI検査装置130によって状態制御フラグ121が「読み込み状態」に設定される。これにより、検査対象LSI110が出力した結果データは、入出力インターフェース101を介して、インターフェース制御回路102によって読み込まれる。読み込まれた結果データは、インターフェース制御回路102によって簡単なデータに変換され、出力フラグ122を介してLSI検査装置130に出力される。そして、LSI検査装置130によって検査結果が判定される。
【0030】
検査モジュール100において、検査対象LSI110へのテスト用データの書き込み、または結果データの読み込みが行われている場合は、LSI検査装置130は、状態待ちであるか、または出力フラグ122からのデータ受信のみが行われている。すなわち、LSI検査装置130が有しているテストデータ用メモリ(パターンメモリ)は、ループ状態、または短い読み出しパターンとなる。したがって、本実施形態によれば、LSI検査装置130に格納されるテストパターン長を大幅に短くすることが可能になる。
【0031】
また、入出力インターフェース111へのデータの書き込み、およびデータの読み出しパターンは、2進数のテストパターンで記述すると非常に複雑となるが、ハードウェアで構成された検査モジュール100で書き込み、およびデータの読み込みが行われるので、LSI検査装置130では、複雑なテストパターンの生成が不要になる。
【0032】
また、検査モジュール100は、入出力インターフェース111に対応した入出力インターフェース101を有しているので、検査対象LSI110の入出力が同期、非同期に係わらず、検査が可能になる。
【0033】
《発明の実施形態2》
テスト用データの生成に加え、結果データを判定するように構成された検査モジュールの例を説明する。
【0034】
図2は、本発明の実施形態2に係る検査モジュール200の構成を示すブロック図である。なお、以下の実施形態において前記実施形態1等と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。図2に示すように検査モジュール200は、検査モジュール100に対し、さらに結果判定回路204と期待値格納メモリ205とが追加されている。
【0035】
結果判定回路204は、インターフェース制御回路102で簡単なデータに変換された結果データと、予め期待値格納メモリ205に格納されたテスト用データに対する期待値とを比較し、比較結果を出力フラグ122に出力するようになっている。
【0036】
このように構成された検査モジュール200では、LSI検査装置130に対して「パス」、または「フェイル」を示す信号のみが伝達されるようにできる。すなわち、本実施形態によれば、LSI検査装置130における結果判定が簡単になり、LSI検査装置130に格納されるテストパターン長を短くすることができる。
【0037】
なお、テスト用データに対し、複数の読み出し結果がある場合は、例えば図3に示すように、さらに、結果判定回路204の判定結果を格納する判定結果格納メモリ306を備えて構成してもよい。
【0038】
これにより、結果判定回路204で判定した結果を判定結果格納メモリ306に蓄え、蓄えたデータをまとめて、LSI検査装置130に出力することにより、LSI検査装置130に格納されるテストパターン長をさらに短くすることができる。
【0039】
また、検査モジュール200におけるテスト用データの書き込みや結果データの読み込みを図4に示すフローにしたがって制御してもよい。この制御では、検査対象LSI110と検査モジュール200間で双方向検査が可能になる。
【0040】
検査対象LSI110と検査モジュール200との間で双方向検査を行うには、検査対象LSI110の内部状態により次の動作が保障される場合は、例えば十分な待ち時間を持たせることで実現できる。
【0041】
これに対し、図4に示すフローでは、まず、入出力インターフェース101からデータを読み出す。そして、結果判定回路204の判定結果が「フェイル」の場合は、繰り返し同じデータの読み出し、検査対象LSI110の内部状態が変化するのを観測する。また、結果判定回路204の判定結果が「パス」である場合は、検査対象LSI110の内部状態が変化したことを示しているので、次の状態に進む。
【0042】
このように、上記のフローでは、検査対象LSI110の内部状態を正確に確認した上で次の状態に移るので、検査対象LSI110と検査モジュール200の双方向の試験が可能となる。
【産業上の利用可能性】
【0043】
本発明に係るLSI検査モジュール、LSI検査モジュールの制御方法、LSI検査モジュールとLSI検査装置との通信方法、およびLSI検査方法は、検査対象LSIの入出力が同期入出力であるか、非同期入出力に係わらず、テスト用データを生成でき、その結果、テスト用データを格納するメモリ容量が少ないLSI検査装置を用いてもLSIの複雑な機能テストが可能になるという効果を有し、LSI検査装置が行う機能検査のためにテスト用データを生成するLSI検査モジュール等として有用である。
【図面の簡単な説明】
【0044】
【図1】本発明の実施形態1に係る検査モジュールの構成を示すブロック図である。
【図2】本発明の実施形態2に係る検査モジュールの構成を示すブロック図である。
【図3】本発明の実施形態2に係る検査モジュールの変形例を示すブロック図である。
【図4】本発明の実施形態2に係る検査モジュールを用いて、双方向検査が行われる場合の制御フローを示す図である。
【符号の説明】
【0045】
100 検査モジュール
101 入出力インターフェース
102 インターフェース制御回路
103 テストデータ用メモリ
110 検査対象LSI
111 入出力インターフェース
120 ロードボード
121 状態制御フラグ
122 出力フラグ
130 LSI検査装置
200 検査モジュール
204 結果判定回路
205 期待値格納メモリ
306 判定結果格納メモリ





 

 


     NEWS
会社検索順位 特許の出願数の順位が発表

URL変更
平成6年
平成7年
平成8年
平成9年
平成10年
平成11年
平成12年
平成13年


 
   お問い合わせ info@patentjp.com patentjp.com   Copyright 2007-2013