米国特許情報 | 欧州特許情報 | 国際公開(PCT)情報 | Google の米国特許検索
 
     特許分類
A 農業
B 衣類
C 家具
D 医学
E スポ−ツ;娯楽
F 加工処理操作
G 机上付属具
H 装飾
I 車両
J 包装;運搬
L 化学;冶金
M 繊維;紙;印刷
N 固定構造物
O 機械工学
P 武器
Q 照明
R 測定; 光学
S 写真;映画
T 計算機;電気通信
U 核技術
V 電気素子
W 発電
X 楽器;音響


  ホーム -> 測定; 光学 -> セイコーエプソン株式会社

発明の名称 バンプを有する集積回路装置内の抵抗値測定方法及び抵抗値調整方法並びに集積回路装置及び電子機器
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−17399(P2007−17399A)
公開日 平成19年1月25日(2007.1.25)
出願番号 特願2005−201797(P2005−201797)
出願日 平成17年7月11日(2005.7.11)
代理人 【識別番号】100090479
【弁理士】
【氏名又は名称】井上 一
発明者 小松 史和 / 中島 公徳
要約 課題
集積回路内に配置されて絶対的精度が求められる終端抵抗、その他のプルアップ抵抗、プルダウン抵抗等の抵抗素子の抵抗値を、精度よく測定すること。

解決手段
抵抗素子132の一端と導通している第1のバンプ80に第1のプローブ針200を接触させ、抵抗素子132の一端と導通している第2のバンプ82に第2のプローブ針201を接触させ、抵抗素子132の他端と導通している第3のバンプ84に第3のプローブ針202を接触させ、抵抗素子132の他端と導通している第4のバンプ86に第4のプローブ針203を接触させる。第1及び第4プローブ針200,203に電流源210を接続し、第2及び第3のプローブ針201,202に電圧計220を接続する。抵抗素子に132通電された電流値と電圧計220で測定された電圧値に基づいて抵抗素子132の抵抗値を測定する。
特許請求の範囲
【請求項1】
抵抗素子の一端と導通している第1のバンプに第1のプローブ針を接触させ、前記抵抗素子の前記一端と導通している第2のバンプに第2のプローブ針を接触させ、
前記抵抗素子の他端と導通している第3のバンプに第3のプローブ針を接触させ、前記抵抗素子の前記他端と導通している第4のバンプに第4のプローブ針を接触させ、
前記第1及び第2のプローブ針の一方に電流源を接続し、その他方に電圧計を接続し、前記第3及び第4のプローブ針の一方に前記電流源を接続し、その他方に前記電圧計を接続し、
前記抵抗素子に通電された電流値と前記電圧計で測定された電圧値に基づいて前記抵抗素子の抵抗値を測定することを特徴とするバンプを有する集積回路装置内の抵抗値測定方法。
【請求項2】
抵抗素子の一端と導通している第1のバンプに第1のプローブ針を接触させ、前記抵抗素子の前記一端と導通している第2のバンプに第2のプローブ針を接触させ、
前記抵抗素子の他端と導通している第3のバンプに第3のプローブ針を接触させ、前記抵抗素子の前記他端と導通している第4のバンプに第4のプローブ針を接触させ、
前記第1及び第2のプローブ針の一方に電流源を接続し、その他方に電圧計を接続し、前記第3及び第4のプローブ針の一方に前記電流源を接続し、その他方に前記電圧計を接続し、
前記抵抗素子に通電された電流値と前記電圧計で測定された電圧値に基づいて前記抵抗素子の抵抗値を測定し、
前記抵抗素子が、互いに並列接続された第1〜第N(Nは2以上の整数)の抵抗素子と、前記第1〜第Nの抵抗素子のうちのn(1≦n<N)個と直列接続された第1〜第nの切断素子とを含み、測定された前記抵抗素子の抵抗値に基づいて、前記第1〜第nの切断素子の少なくとも一つを切断して、前記抵抗素子の抵抗値を調整することを特徴とするバンプを有する集積回路装置内の抵抗値調整方法。
【請求項3】
抵抗素子と、
前記抵抗素子の一端と導通している第1及び第2のバンプと、
前記抵抗素子の他端と導通している第3及び第4のバンプと、
を有することを特徴とする集積回路装置。
【請求項4】
請求項3において、
前記第1及び第2のバンプに接続され、差動信号対の一方が入力される第1の差動信号線と、
前記第3及び第4のバンプに接続され、前記差動信号対の他方が入力される第2の差動信号線と、
をさらに有し、
前記抵抗素子は、前記第1及び第2の差動信号線間に接続された終端抵抗であることを特徴とする集積回路装置。
【請求項5】
請求項4において、
前記終端抵抗は、
互いに並列接続された第1〜第N(Nは2以上の整数)の抵抗素子と、
各々が、前記第1〜第Nの抵抗素子のうちのn(1≦n<N)個の各々とそれぞれ直列接続された第1〜第nの切断素子と、
を含むことを特徴とする集積回路装置。
【請求項6】
請求項5において、
前記終端抵抗の設計値をMΩとし、前記第1〜第Nの抵抗素子の各抵抗値の設計値をLΩとし、L/N<M<L/(N−n)が成立することを特徴とする集積回路装置。
【請求項7】
請求項5または6において、
前記第1〜第nの切断素子の各々は最上層の金属層にて形成され、前記第1〜第nの切断素子を平面視で囲んで、最下層の金属層から前記最上層の金属層にて重ねて形成される環状配線が設けられ、前記第1〜第nの切断素子の各々の両端には、前記最下層の金属層の下方に位置する非金属配線層により形成される第1,第2の非金属抵抗素子が接続されていることを特徴とする集積回路装置。
【請求項8】
請求項7において、
前記第1〜第nの切断素子の各々の一端に接続された前記第1の非金属抵抗素子の抵抗値の桁数に対して、前記第1〜第Nの抵抗素子の各抵抗値は2桁以上大きな抵抗値であることを特徴とする集積回路装置。
【請求項9】
請求項8において、
前記第1〜第nの切断素子の各々の他端が前記非金属配線層に共通接続され、前記非金属配線層により前記第2の非金属抵抗素子が形成されていることを特徴とする集積回路装置。
【請求項10】
請求項9において、
前記第1〜第nの切断素子が接続されない(N−n)本の並列ラインに、前記第1の非金属抵抗素子と設計上で同じ抵抗値を有する第3の非金属抵抗素子が接続されていることを特徴とする集積回路装置。
【請求項11】
請求項5乃至10のいずれかにおいて、
前記第1〜第nの切断素子の一つをそれぞれ有するn本の並列ラインと、残りの(N−n)本の並列ラインとを有し、前記N本の並列ラインの配列ピッチは、前記(N−n)本の配列ピッチよりも大きく、前記第1〜第Nの抵抗素子のうち、前記第1〜第nの切断素子にそれぞれ直列接続されるn個の抵抗素子間には、前記第1〜第nの切断素子に接続されないダミー抵抗素子が形成されていることを特徴とする集積回路装置。
【請求項12】
請求項3において、
前記抵抗素子の一端は、前記第1及び第2のバンプに接続された配線に接続され、
前記抵抗素子の他端は、前記第3及び第4のバンプに接続された電源線に接続されていることを特徴とする集積回路装置。
【請求項13】
請求項12において、
前記配線は、差動信号線対の一方であり、前記抵抗素子は前記差動信号線対の一方と前記電源線との間に接続されたプルダウン抵抗であることを特徴とする集積回路装置。
【請求項14】
請求項12において、
前記配線は、差動信号線対の一方であり、前記抵抗素子は前記差動信号線対の一方と前記電源線との間に接続されたプルアップ抵抗であることを特徴とする集積回路装置。
【請求項15】
請求項3乃至14のいずれかに記載の集積回路装置と、
前記集積回路装置の前記第1〜第4のバンプと接続される配線パターンが形成された基板と、
を有することを特徴とする電子機器。
発明の詳細な説明
【技術分野】
【0001】
本発明は、 本発明は、バンプを有する集積回路装置内の抵抗値測定方法及び抵抗調整方法並びに集積回路装置及び電子機器に関する。
【背景技術】
【0002】
終端抵抗、プルダウン抵抗、プルアップ抵抗等を有するインターフェース回路、例えば高速シリアルインターフェース回路を搭載したドライバICは存在していない。終端抵抗はICに外付けされるものもあるが、ドライバICに高速シリアルインターフェース回路が搭載された場合、抵抗の外付けは不可能に近い。また、従来の高速シリアルインターフェース回路として、USB(Universal Serial Bus)やIEEE1394等が知られている。これらのうち、終端抵抗を内蔵しているものもあるが、絶対精度が要求される終端抵抗を精度よく調整するものはなかった。
【0003】
抵抗を測定する方法として、二端子法や四端子法が知られている。いずれも、抵抗に定電流を供給して抵抗での降下電圧を測定し、その電流及び電圧から抵抗値を求めるものである。
【0004】
特許文献1に四端子法が開示されているが、測定対象となる抵抗は集積回路装置等に組み込まれたものではない。四端子法の原理上、特許文献1では、2つの電圧検出端子と2つの定電流端子とを開示しているのみである。
【0005】
特許文献2では、パッドまたはパターンにコンタクトされる第1,第2のプローブと、他のパッドまたはパターンにコンタクトされる第3,第4のプローブとを用いて、四端子法にて抵抗値を測定する方法を開示している。特許文献3は終端抵抗の測定を開示している。特許文献4は、インピーダンスをレジスタを用いて調整する方法を開示している。
【特許文献1】実開平5−34583号公報
【特許文献2】特開平7−244105号公報
【特許文献3】特開2003−270299号公報
【特許文献4】特開2005−61976号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
そこで、本発明の目的は、絶対的精度が求められる終端抵抗、プルアップ抵抗、プルダウン抵抗等の抵抗素子の抵抗値を精度よく測定することができ、あるいはその抵抗値を調整することができる、バンプを有する集積回路装置内の抵抗値測定方法及び抵抗値調整方法並びに集積回路装置及び電子機器を提供することにある。
【課題を解決するための手段】
【0007】
本発明に係る集積回路装置内の抵抗値測定方法は、抵抗素子の一端と導通している第1のバンプに第1のプローブ針を接触させ、前記抵抗素子の前記一端と導通している第2のバンプに第2のプローブ針を接触させ、前記抵抗素子の他端と導通している第3のバンプに第3のプローブ針を接触させ、前記抵抗素子の前記他端と導通している第4のバンプに第4のプローブ針を接触させ、前記第1及び第2のプローブ針の一方に電流源を接続し、その他方に電圧計を接続し、前記第3及び第4のプローブ針の一方に前記電流源を接続し、その他方に前記電圧計を接続し、前記抵抗素子に通電された電流値と前記電圧計で測定された電圧値に基づいて前記抵抗素子の抵抗値を測定することを特徴とする。
【0008】
基板に面実装されるタイプのバンプを有する集積回路装置では、バンプの大きさが決まっているので、一つのバンプに2本のプローブ針をコンタクトすることは物理的に不可能である。本発明では2つのバンプにより一端子を形成したので、四端子法により精度よく集積回路装置内の抵抗素子の抵抗を測定することが可能となった。つまり、抵抗素子の両端の各々に対して、定電流端子のためのバンプと電圧測定端子のためのバンプとに分けることで、四端子法による測定が可能となった。
【0009】
本発明に係る集積回路装置内の抵抗値調整方法では、まず、上述の測定方法により抵抗素子の抵抗値を正確に求めている。抵抗素子は、互いに並列接続された第1〜第N(Nは2以上の整数)の抵抗素子と、前記第1〜第Nの抵抗素子のうちのn(1≦n<N)個と直列接続された第1〜第nの切断素子とを含んで構成されている。よって、測定された前記抵抗素子の抵抗値に基づいて、前記第1〜第nの切断素子の少なくとも一つを切断することで、抵抗素子の抵抗値を調整することが可能となった。
【0010】
本発明に係る集積回路装置は、抵抗素子と、前記抵抗素子の一端と導通している第1及び第2のバンプと、前記抵抗素子の他端と導通している第3及び第4のバンプと、を有している。このため、上述の抵抗値測定方法及び抵抗値調整方法を好適に実施することができる。加えて、一端子に2つのバンプを用いることで、信号ライン途中の接触抵抗を下げて低インピーダンスとすることができ、信号の遅延、信号なまりを防止できる。
【0011】
本発明に係る集積回路装置では、前記第1及び第2のバンプに接続され、差動信号対の一方が入力される第1の差動信号線と、前記第3及び第4のバンプに接続され、前記差動信号対の他方が入力される第2の差動信号線と、をさらに有し、前記抵抗素子を、前記第1及び第2の差動信号線間に接続された終端抵抗とすることができる。
【0012】
終端抵抗とは、配線の終端に取り付けられる抵抗であって、終端での信号の反射(不要反射)を防止して、信号波形の乱れを防止するものであり、抵抗値に絶対的精度が求められる。上述の構成より、本発明の抵抗値測定方法を採用できるので、絶対精度を有する集積回路装置を良品として判別でき、装置の信頼性が確保される。
【0013】
本発明に係る集積回路装置では、前記終端抵抗は、互いに並列接続された第1〜第N(Nは2以上の整数)の抵抗素子と、各々が、前記第1〜第Nの抵抗素子のうちのn(1≦n<N)個の各々とそれぞれ直列接続された第1〜第nの切断素子と、を含むことができる。これにより、本発明の抵抗値調整方法を採用することができ、絶対精度が要求される終端抵抗値を規格に設定して、装置の信頼性を高めることができる。
【0014】
本発明に係る集積回路装置では、前記終端抵抗の設計値をMΩとし、前記第1〜第Nの抵抗素子の各抵抗値の設計値をLΩとしたとき、L/N<M<L/(N−n)の不等式を成立させることができる。
【0015】
全ての切断素子を切断しない場合に互いに並列接続されたN個の抵抗素子による設計上の抵抗値L/Nが設計値Mより小さく、全ての切断素子を切断した場合に互いに並列接続された(N−n)個の抵抗素子による設計上の抵抗値L/(N−n)が設計値Mより大きいと、各並列ラインの実際の抵抗値(配線抵抗や寄生抵抗を含む)がばらついても、切断ズ素子の切断により終端抵抗の設計値Mに精度よく近づけることができる。
【0016】
本発明に係る集積回路装置では、前記第1〜第nの切断素子の各々は最上層の金属層にて形成され、前記第1〜第nの切断素子を平面視で囲んで、最下層の金属層から前記最上層の金属層にて重ねて形成される環状配線を設けることができる。この場合、前記第1〜第nの切断素子の各々の両端には、前記最下層の金属層の下方に位置する非金属配線層により形成される第1,第2の非金属抵抗素子が接続される。
【0017】
このように、N本の並列ラインの各ライン毎の抵抗値は、第1〜第Nの抵抗素子の各抵抗値だけでなく、第1〜第nの切断素子の各々の両端にも第1,第2の非金属抵抗素子が存在する。このような場合であっても、切断素子の切断により終端抵抗の設計値Mに精度よく近づけることができる。
【0018】
本発明に係る集積回路装置では、前記第1〜第nの切断素子の各々の一端に接続された前記第1の非金属抵抗素子の抵抗値の桁数に対して、前記第1〜第Nの抵抗素子の各抵抗値を2桁以上大きな抵抗値とすることができる。
【0019】
こうすると、前記第1〜第nの切断素子の一端に接続された第1の非金属抵抗素子の値は、第1〜第Nの抵抗素子の値に対して充分小さくなり、第1〜第nの切断素子の一端に接続された抵抗の抵抗値の影響を充分に小さくすることができる。また、第1〜第Nの抵抗素子の長さLや幅Wを大きくできるので、素子の絶対的特性が理論値と合いやすく、それによっても終端抵抗の抵抗値精度を上げることができる。
【0020】
本発明に係る集積回路装置では、前記第1〜第nの切断素子の各々の他端が共通接続された前記非金属配線層により前記第2の非金属抵抗素子を形成することができる。
【0021】
こうすると、第2の非金属抵抗素子の面積はN個の第1の非金属抵抗素子の個々の面積よりも充分に大きくでき、これにより、第2の非金属抵抗素子の抵抗値を、前記第1〜第Nの抵抗素子の各抵抗値よりも充分に小さくできる。結果として、終端抵抗の調整に対して、第2の非金属抵抗層の存在を実質的に無視できる。
【0022】
本発明に係る集積回路装置では、前記第1〜第nの切断素子が接続されない(N−n)本の並列ラインに、前記第1の非金属抵抗素子と設計上で同じ抵抗値を有する第3の非金属抵抗素子を接続することができる。
【0023】
第1の非金属抵抗素子の影響が無視できない場合、ヒューズ素子が接続されていない並列ラインに、第3の非金属抵抗素子を設ければ、ライン間での抵抗値のばらつきをより小さくできる。
【0024】
本発明に係る集積回路装置は、前記第1〜第nの切断素子の一つをそれぞれ有するn本の並列ラインと、残りの(N−n)本の並列ラインとを有し、前記N本の並列ラインの配列ピッチは、前記(N−n)本の配列ピッチよりも大きく、前記第1〜第Nの抵抗素子のうち、前記第1〜第nの切断素子にそれぞれ直列接続されるn個の抵抗素子間には、前記第1〜第nの切断素子に接続されないダミー抵抗素子が形成されてもよい。
【0025】
こうすると、第1〜第Nの抵抗素子、スペア抵抗素子及びダミー抵抗素子の配列ピッチを一定とすることができ、各抵抗素子のパターニング精度が向上して、抵抗値のばらつきを低減できる。
【0026】
本発明に係る集積回路装置内の抵抗素子とは、終端抵抗以外のものにも適用できる。例えば、本発明に係る集積回路装置では、前記抵抗素子の一端は、前記第1及び第2のバンプに接続された配線に接続され、前記抵抗素子の他端を、前記第3及び第4のバンプに接続された電源線に接続してもよい。その具体的態様として、前記配線が、差動信号線対の一方であり、前記抵抗素子を、前記差動信号線対の一方と前記電源線との間に接続されたプルダウン抵抗とすることができる。あるいは、前記抵抗素子を、前記差動信号線対の一方と前記電源線との間に接続されたプルアップ抵抗としてもよい。
【0027】
本発明に係る電子機器は、上述した集積回路装置と、前記集積回路装置の前記第1〜第4のバンプと接続される配線パターンが形成された基板とを含んで構成できる。集積回路内の抵抗素子の抵抗値の精度が高いので、電子機器としての信頼性が向上する。
【発明を実施するための最良の形態】
【0028】
以下、本発明の一実施形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。なお、以下の図において同符号のものは同様の意味を表す。
【0029】
1.表示ドライバ
図1(A)は、表示ドライバ20(広義には集積回路装置)が実装された表示パネル10を示す。本実施形態では、表示ドライバ20や、表示ドライバ20が実装された表示パネル10を小型電子機器(図示せず)に搭載することができる。小型電子機器には例えば携帯電話、PDA、表示パネルを有するデジタル音楽プレーヤー等がある。表示パネル10は例えばガラス基板10A上に複数の表示画素が形成される。その表示画素に対応して、Y方向に伸びる複数のデータ線(図示せず)及びX方向に伸びる走査線(図示せず)が表示パネル10に形成される。本実施形態の表示パネル10に形成される表示画素は液晶素子であるが、これに限定されず、EL(Electro-Luminescence)素子等の発光素子であってもよい。また、表示画素はトランジスタ等を伴うアクティブ型であっても、トランジスタ等を伴わないパッシブ型であっても良い。例えば、表示領域12にアクティブ型が適用された場合、液晶画素はアモルファスTFTであっても良いし、低温ポリシリコンTFTであっても良い。
【0030】
表示ドライバ20のサイズは、X方向の長さCX、Y方向の長さCYに設定される。そして、長さCXである表示ドライバ20の長辺ILは、表示領域12の表示ドライバ20側の一辺PL1と平行である。即ち、表示ドライバ20は、その長辺ILが表示領域12の一辺PL1と平行になるように表示パネル10に実装される。
【0031】
図1(B)は表示ドライバ20サイズを示す図である。長さCYである表示ドライバ20の短辺ISと表示ドライバ20の長辺ILの比は、例えば1:9〜1:11と、その長辺ILに対して、その短辺ISが非常に短く設定される。このように細長い形状に形成することで、表示ドライバ20のY方向のチップサイズを極限まで小さくすることができる。
【0032】
また、図1(A)によると、表示領域12のX方向の長さLXは表示ドライバ20のX方向の長さCXと等しい。特に図1(A)に限定はされないが、このように長さLX及び長さCXが等しく設定されるのが好ましい。その理由として、図2(A)を示す。
【0033】
図2(A)に示す表示ドライバ22は方向Xの長さがCX2に設定されている。この長さCX2は、表示領域12の一辺PL1の長さLXよりも短いため、図2(A)に示すように、表示ドライバ22と表示領域12とを接続する複数の配線を方向Yに平行に設けることができない。このため、表示領域12と表示ドライバ22との距離DY2を余分に設ける必要がある。これは表示パネル10のガラス基板10Aのサイズを無駄に要するため、コスト削減を妨げる。そして、より小型の電子機器に表示パネル10を搭載する場合、表示領域12以外の部分が大きくなり、電子機器の小型化の妨げにもなる。
【0034】
これに対して、図2(B)に示すように本実施形態の表示ドライバ20は、その長辺ILの長さCXが表示領域12の一辺PL1の長さLXに一致するように形成されているため、表示ドライバ20と表示領域12との間の複数の配線を方向Yに平行に設けることができる。これにより、表示ドライバ20と表示領域12との距離DYを図2(A)の場合に比べて短くすることができる。さらに、表示ドライバ20のY方向の長さISが短いので、表示パネル10のガラス基板10AのY方向のサイズが小さくなり、電子機器の小型化に寄与できる。
【0035】
なお、本実施形態では、表示ドライバ20の長辺ILの長さCXが、表示領域12の一辺PL1の長さLXに一致するように形成されるが、これに限定されない。例えば、表示ドライバ20の長辺ILは、表示領域12の一辺PL1の長さLXより長く設定されても同様の効果を奏する。
【0036】
図3に示すように、表示ドライバ20の2つの長辺ILに沿って入力パッド領域30及び出力パッド領域40が設けられている。さらに、表示ドライバ20は、長辺ILに沿ったX方向の中央領域であって、入力パッド領域30の内側領域に高速シリアルインターフェース回路(広義にはインターフェース回路)50を有する。このような配置とした理由は、高速シリアルインターフェース回路50に入力されるデータ信号が重要であるからである。高速シリアルインターフェース回路50が長辺ILの中央領域にあれば、それに接続されるパッドも長辺ILの中央領域に配置される。本実施形態では、パッドにはバンプが形成され、ガラス基板上のパターンに導電性接着剤を介して接続される。表示ドライバ20の長辺ILの中央領域はバンプの接触性は両端領域よりも良好であり、接触不良に伴いデータ信号が欠損することがない。
【0037】
2.高速シリアルインターフェース回路
図4は、高速シリアルインターフェース50及びそれに対応する入力パッド領域30の拡大平面図である。高速シリアルインターフェース回路50には、表示ドライバ20の長辺ILの中央領域にバイアス回路60が設けられ、例えばバイアス回路60の両側に2つずつ、計4つの第1〜第4の受信回路62,64,66,68が設けられている。第1〜第4の受信回路62〜68には、バイアス回路60より定電圧が供給される。
【0038】
入力パッド領域30は、長辺ILの中央領域が差動信号入力領域70であり、その両側が第1及び第2の電源入力領域72,74である。
【0039】
入力パッド領域30には、第1〜第4の受信回路62〜68の各々に対応して4つずつ、例えば第1の受信回路62に対応して4つのバンプ80,82,84,86が設けられ、計16個のバンプが設けられている。本実施形態では、第1〜第4の受信回路62〜68は差動信号対(DP,DM)の受信回路である。第1の受信回路62にはバンプ80〜86を介して第1の差動信号対(DP1,DM1)が入力され、第2の受信回路64には第2の差動信号対(DP2,DM2)が入力され、第3の受信回路66には第3の差動信号対(DP3,DM3)が入力され、第4の受信回路68には第4の差動信号対(DP4,DM4)が入力される。なお、第2の差動信号対(DP2,DM2)はクロック用差動信号対(CKP,CKM)である。
【0040】
隣合う一対のバンプ、例えばバンプ80,82は、図5に示すように、パッシベーション膜110に設けられた開口112,114にて露出する、最上層の金属層(本実施形態では第5層金属)120に設けられ2つのパッド122,124(広義には第1及び第2パッドまたは差動信号入力パッド)上に例えばAu等にて形成されている。この一対のバンプ80,82は金属層120で導通されたダブルバンプであり、本実施形態では第1の差動信号対(DP1,DM1)の一方の差動信号DM1が共通入力される。
【0041】
他の各一対のバンプも同様に導通されたダブルバンプを構成し、それぞれに共通信号が入力される。
【0042】
これらの差動信号対のためのバンプの両側に、アナログ用VSS電源(AVSS:広義には第1電源電圧)のための各一対のバンプが設けられている。この一対のバンプは、図示しない第1電源電圧入力パッドに接続されている。さらにそれらの外側にアナログ用VDD電源(ADVV:広義には第2電源電圧)のための各一対のバンプが設けられている。この一対のバンプも、図示しない第2電源電圧入力パッドに接続されている。電源入力領域72では、アナログ用VDD電源のための各一対のバンプの外側にはテスト信号TEのためのバンプが設けられている。電源入力領域72,74の両端部側には、ロジック用VDD電源(DVDD:広義には第2電源電圧)のための各一対のバンプが設けられ、この一対のバンプも、図示しない第2電源電圧入力パッドに接続されている。さらにその外側にロジック用VSS電源(DVSS:広義には第1電源電圧)のための各一対のバンプが設けられている。この一対のバンプは、図示しない第1電源電圧入力パッドに接続されている。
【0043】
このように、差動信号のためのバンプをダブルバンプとすることで、差動信号ライン途中の接触抵抗を下げて低インピーダンスとすることができ、差動信号の遅延、信号なまりを防止できる。加えて、ダブルバンプとすることで、後述する通り電流供給端子と電圧測定端子とでバンプを使い分けた四端子法を用いて、終端抵抗を高精度で測定することができる。
【0044】
図6は、表示パネル10が形成されるガラス基板(広義には基板)10Aに表示ドライバ20を搭載し、表示ドライバ20とホスト(図示せず)とをフレキシブル印刷回路基板FPCにて接続した状態を模式的に図示している。なお、図4ではダブルバンプを採用したが、図6では説明の便宜上シングルバンプを採用した時のパターンを示しており、かつ、図6ではVDD,VSSについてアナログ用、ロジック用で分けずにアナログ用VDD,VSSのみ図示した。
【0045】
図6に示すように、図4のようなバンプ配列を採用した結果、ガラス基板10A及びフレキシブル印刷回路基板FPC上の各配線パターンでは、4組の差動信号対の信号線は、一定電位の電源線、図6では2本のVSS電源線に挟まれて配置されることになる。ここで、ガラス基板10A上に形成される配線パターンは、単一層しか実現できないので、異なるパターンは交差できず、表示ドライバ20のパッド配列に従ったパターン配列とせざるを得ない。しかも、ガラス基板10A上ではマイクロストリップのように多層配線は不可能である。
【0046】
本実施形態の高速シリアルインターフェース回路50に入力される差動信号の信号振幅は小さく、シリアル転送による高速化により外部ノイズの影響を受けやすい。しかし、図6に示すように、4組の差動信号線対の両側にVSS電源線(ダブルパッドの場合は両側に各2本のVSS電源線)を配置することにより、差動信号線対をその両側のVSS電源線によりシールドすることができる。この結果、外部ノイズとしてEMIノイズ対策ができる他、電界の遮蔽効果による電圧性ノイズ対策と、磁界の遮蔽効果による電流性ノイズ対策とを実現することかできる。
【0047】
3.終端抵抗
図4に示す第1〜第4の受信回路62〜68の各々は、図7に示すように、DP信号線134とDM信号線136が接続された差動コンパレータ130を有し、DM信号線134及びDP信号線136間には終端抵抗132を有する。この終端抵抗132は、例えば規格上100Ωの絶対値精度が求められる。終端抵抗とは、配線の終端に取り付けられる抵抗であって、終端での信号の反射(不要反射)を防止して、信号波形の乱れを防止するものである。つまり、終端抵抗は、信号源インピーダンスと負荷インピーダンスとのマッチングを行うものである。
【0048】
図8に、例えば100Ωの絶対値精度が求められる終端抵抗132の回路構成例を示す。図8に示すように、終端抵抗132は、ヒューズ領域132A、終端抵抗領域132B及び非ヒューズ領域132Cを有する。終端抵抗領域132Bには、DP信号線134とDP信号線136との間に並列接続された第1〜第Nの抵抗素子140−1〜140−Nを有する。このうち、第1〜第n(1≦n<N)抵抗素子140−1〜140−nの各々には第1〜第nのヒューズ素子(広義には切断素子)142−1〜142−nが接続されている。
【0049】
ここで、終端抵抗132の設計上の抵抗値をMΩとし、第1〜第Nの抵抗素子の各抵抗値の設計値をLΩとしたとき、L/N<M<L/(N−n)が成立する。
【0050】
例えば、終端抵抗132の設計上の抵抗値M=100Ωとし、第1〜第Nの抵抗素子140−1〜140−Nの設計上の各抵抗値L=2000Ωとしたとき、N=25、n=10とされる。この場合、L/N=80<M=100<L/(N−n)=133.3となり、上記不等式が成立する。
【0051】
ここで、第1〜第nのヒューズ素子142−1〜142−nは、終端抵抗調整時にレーザトリミングが実施できるように、最上層の金属層(本実施形態では第5層金属)に形成されるが、後述する図10の通り第1〜第nのヒューズ素子142−1〜142−nの周囲には、平面視にて環状の第1層〜第5層金属層を重ねてなる環状金属配線160(図8では図示せず)が配置される。従って、この環状金属配線160を避けてその内側のヒューズ素子142−1〜142−nから外側に配線を引き出すために、冗長な配線が不可欠と成る。この冗長な配線とは、図9に示すように、第1〜第nのヒューズ素子142−1〜142−nの各々の一端が、第1〜第4のビア148−1〜148−4を介して、ポリシリコン層(広義には非金属配線層)144に接続されることを意味する。このポリシリコン層144は抵抗層として機能することになる。
【0052】
このような理由により、第1〜第nのヒューズ素子142−1〜142−nの各々の両端には、図8に示すように、ポリシリコン抵抗素子(広義には第1の非金属抵抗素子)144A及びポリシリコン抵抗素子(広義には第2の非金属抵抗素子)144Bが存在する。従って、並列ラインの各々には、2000Ω+ポリシリコン抵抗値が存在することになる。加えて、各並列ライン間では、第1〜第Nの抵抗素子140−1〜140−N及びポリシリコン抵抗144A,114Bの各抵抗値に、製造上のばらつきがあるし、各並列ラインは寄生抵抗も有する。
【0053】
以上の理由により、並列接続された第1〜第Nの抵抗素子140−1〜140−Nの各抵抗値の設計値L=2000Ωとした時、何本かのヒューズ素子を切断して、計20本の抵抗素子140−1〜140−20を用いたとしても、常に終端抵抗132の抵抗値M=100Ωとなるとは限らない。このため、本実施形態では例えばN=25個の並列接続された第1〜第Nの抵抗素子140−1〜140−Nのうち、例えばn=10個の抵抗素子にヒューズ素子を一つずつ直列接続し、終端抵抗132の抵抗値を測定しながら、n個のうちのいずれかのヒューズ素子を切断して、終端抵抗132の抵抗値を調整できるようにした。
【0054】
第1〜第Nの抵抗素子140−1〜140−Nの抵抗値の設計値の下限は、第1〜第nのヒューズ素子142−1〜142−nの各々の両端側のトータルのポリシリコン抵抗値(本実施形態では十数Ω)をほとんど無視できる大きさに設定されることが望ましい。第1〜第Nの抵抗素子140−1〜140−Nの抵抗値の設計値の上限は、並列接続数Nとの関係で設定され、数Nが大きいと第1〜第Nの抵抗素子140−1〜140−Nの配置領域も広がる。本実施形態ではその両者を考慮し、第1〜第nのヒューズ素子142−1〜142−nの各々の一端のポリシリコン抵抗値(例えば16.5Ω)の桁数(10の桁)よりも、第1〜第Nの抵抗素子140−1〜140−Nの抵抗値の設計値を2桁大きい1000の桁の抵抗値として、例えば2000Ωとしている。もちろん、第1〜第Nの抵抗素子140−1〜140−Nの配置領域を確保できるのであれば、第1〜第Nの抵抗素子140−1〜140−Nの抵抗値の設計値を16.5Ωよりも2桁以上の値とすることもできる。
【0055】
図10は、終端抵抗132のパターンレイアウトの一例を示し、図11はその等価回路を示している。各図において、DM信号線134及びDP信号線136間のN本の並列ラインの各々には、抵抗RA,RB,RCが直列接続されている。抵抗RA,RBは、図8の第1〜第Nの抵抗素子140−1〜140−Nの各々を構成する。つまり、RA+RB=1000Ω+1000Ω=2000Ωの設計値となっている。一方、抵抗RC(例えば、抵抗値=16.5Ω)は図8のポリシリコン抵抗144Aを構成する。本実施形態では、抵抗RDがn本のヒューズ素子142−1〜142−nの一端に共通して接続されている。この抵抗RDの抵抗値はわずかであるので(例えば0.3Ω)、第1〜第nのヒューズ素子142−1〜142−nが接続されない(N−n)本の並列ラインには抵抗RDが設けられていない。なお、N本の並列ラインは、n本のヒューズ素子142−1〜142−nを除いて、全てのラインで同一の抵抗値をもつようにレイアウトされ、同一の工程により製造されている。
【0056】
図10及び図11では、図8には示されていないk(kは自然数で例えばk=5)本のスペアライン150が設けられ、このk本のスペアライン150の一端は、図11に示すようにDP配線132には接続されていない。なお、このk本のスペアライン150の各々は、DP配線132に接続されない点を除いて、ヒューズ素子を有するn本の並列ラインの各々と全く同一の構成を有する。
【0057】
図10において、多数の抵抗RA,RBがそれぞれ、X方向に沿って等ピッチで配列されている。抵抗RAの数は、k本のスペアライン150を含めた並列ライン数(N+k)よりも多い。この理由は以下の通りである。(n+k)個のヒューズ素子142−1〜142−nの配列ピッチP1は、ヒューズ素子のない並列ラインの配列ピッチP2よりも大きい。よって、並列ライン数(N+k)個と対応する数の抵抗RA,RBを設けると、(n+k)個のヒューズ素子142−1〜142−nに接続される抵抗RA,RBの配設領域では配列ピッチが疎となり、それ以外の(N−n)本の並列ラインに接続される抵抗RA,RBの配設領域では、配列ピッチが密となる。このようにすると、抵抗RA,RBのパターニング精度が悪化し、並列ライン間での抵抗値のばらつきが大きくなる。このため、本実施形態ではピッチP1はピッチP2の整数倍、例えばP1=2×P2とし、等間隔で配列される抵抗RA,RBの一部を、配線されないダミー抵抗素子146とした。これにより、抵抗RA,RBをそれぞれ1000Ωの設計値に比較的精度高く設定した。
【0058】
ここで、Y方向に延びるDP配線132と接続されてX方向に延びるDP配線132Aと抵抗RAとはビアにて接続されるが、ダミー抵抗素子146とDP配線132との間にビアを設けなければ、図11の等価回路図の通りk本のスペアライン150を実現できる。必要に応じて、製造工程にてk本のスペアライン150のいずれかとDP配線132Aとの間にビアを設ければ、並列ラインの数を変更することが可能となる。この並列ラインの数の変更は、サンプル段階、あるいは量産工程の前のパイロット工程などの量産に先行して行なわれる工程にて行なうことができる。
【0059】
(n+k)本のヒューズ素子142−1〜142(n+k)の周囲には、第1層〜第5層の金属層で形成される環状金属配160が設けられ、ヒューズ領域の吸湿性の改善によりヒューズ素子を切断し易くしている。このため、(n+k)本のヒューズ素子142−1〜142(n+k)の各一端には、環状金属配線160の下層のポリシリコン層162(広義には非金属配線層)により抵抗素子(広義には第1の非金属抵抗素子)RCが形成されている。(n+k)本のヒューズ素子142−1〜142(n+k)の各他端には、環状金属配線160の下層の広面積のポリシリコン層(広義には非金属配線層)164により抵抗素子(広義には第2の非金属抵抗素子)RDが形成されている。ポリシリコン層164は、X方向に延びるDM配線136に接続されてY方向に延びるDM配線136Aと、ビアを介して接続されている。
【0060】
図10に示す終端抵抗領域132Bには同様に環状配線170が、非ヒューズ領域132Cには環状配線172が設けられる。非ヒューズ領域132Cにおいては、ヒューズ領域132Aと同じくポリシリコン層(広義には非金属配線層)で形成される抵抗素子(広義には第3の非金属抵抗素子)RCが設けられ、その一端はビアを介してDM配線136Aに接続されている。
【0061】
4.終端抵抗の調整方法
図7を用いて、四端子法による例えば第1の受信回路60の終端抵抗132の測定方法について説明する。第1の受信回路60のための4つのバンプ80〜86(広義には第1〜第4のバンプ)に第1〜第4のプローブ針200〜203の各1本をそれぞれを接触させる。第1,第4のプローブ針200,203には電流源210が接続される。電流源210からの電流Aは、第4のプローブ針203→パッド86→パッド84→DP配線134→終端抵抗132→DM配線136→バンプ82→バンプ80→第1のプローブ針200へと流れる。このとき、終端抵抗132での降下電圧Vが、パッド82,84及び第2,第3のプローブ針201,202介して電圧計220にて計測される。よって、終端抵抗132の抵抗値R=V/Aにより求められる。特に、電流Aを実動作時と同じ3mA程度に設定して、終端抵抗132の抵抗値を精度よく測定できる。
【0062】
これに対して、図12に示す二端子法では、一つの端子が電流供給端子と電圧測定端子とに兼用される。この二端子法では、電圧計220を含む測定系に電流が流れるので、電圧計220での電圧測定に測定系の抵抗を考慮する必要がある。さらに、二端子法では、実動作時にデバイスで流す電流1.5〜3mA等のミリオーダの電流を流せず、実動作時の電流での電圧測定ができなかった。仮に、図12のように2つのバンプの各一つに無理矢理2本のプローブ針を当てようとしても、その2本のプローブ針同士が接触して四端子法での測定は実現不可能であった。
【0063】
終端抵抗132の調整として、例えば、第1〜第nのヒューズ素子142−1〜142−nの何れも切断しない状態で、終端抵抗132の抵抗値を測定する。この場合、終端抵抗132の測定値は明らかに調整値である100Ω以上となる。そこで、調整値と測定値との差に基づいて、第1〜第nのヒューズ素子142−1〜142−nのいずれかを1本または複数本をレーザトリミングにより切断する。本実施形態ではN=25本の並列ラインの各抵抗値はほぼ2000オームであるため、1本の並列ラインあたりの調整幅は4%であり、これを基準として何本のヒューズ素子を切断すればよいか判断できる。
【0064】
つまり、図10に示す終端抵抗領域132Bの各ラインの抵抗素子は同一の工程により製造されるので、バラツキが少なく、ロット間でバラツキがあったとしてもロット内では安定する。従って、終端抵抗を測定した結果に基づいて、ヒューズ素子の有無別に1ライン当たりの抵抗値を算出でき、目標とする終端抵抗値を得るためにはヒューズ素子を何本切断すべきかを容易に計算できる。
【0065】
なお、終端抵抗の調整をヒューズ等の切断素子に代えて金属配線用マスクにより行なうこともできる。サンプル段階、あるいは量産工程の前のパイロット工程などの量産に先行して行なわれる工程にて、製品の終端抵抗を測定し、その測定値に基づいて、ヒューズに置き換えた箇所の金属配線を、金属配線用マスクにて接続または切断することで、終端抵抗を調整しても良い。回路規模は大きくなるものの、ヒューズ切断工程を伴わずに金属配線用マスク1枚で調整できる。また、金属配線用マスクで終端抵抗を調整することで、スループットが向上し、工程変動への対応もし易い。ただし、サンプルあるいは量産に先行するロットの抵抗値に基づく調整であるので、ヒューズカットによる調整と比較すると、抵抗調整の精度は劣る。
【0066】
5.変形例
上記のように、本発明の実施形態について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。したがって、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書または図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。
【0067】
本発明に係るインターフェース回路は、上述した液晶ドライバIC内のインターフェース回路に限定されない。また、本発明のインターフェース回路は、USBやIEEE1394、あるいはOTGに適用することもできる。
【0068】
ここで、図13に図6のバンク配列の変形例を示す。入力パッド領域30には、一対の差動信号が入力される第1及び第2差動信号(DP,DM)のバンクをそれぞれ備えた複数例えば2つの差動信号領域300,302が設けられている。この2つの差動信号領域300,302の間にある第1の電源入力領域310には、VSS電源電圧(広義には第1電源電圧)のためのバンプのみが設けられている。インターフェース回路50の一辺に沿った方向の両端部に位置する2つの第2の電源入力領域312,314には、VSS電源電圧が入力されるバンプ(広義には第1電源入力バンプ)と、VDD電源電圧(広義には第2電源電圧)が入力されるバンプ(広義には第2電源入力バンプ)とが設けられている。
【0069】
こうすると、例えば一対の差動信号(DP1,DM1)の両側に必ず第1,第2の電源入力領域310,312が存在するので、複数の一対の差動信号(DP1,DM1とDP2,DM2)間でのクロストークを防止できる。加えて、この表示ドライバ20が搭載されるガラス基板10A上にて、少なくとも一対の差動信号(DP,DM)に対する特性インピーダンスの調整を、VSS電源電圧のためのVSS配線を利用して行なうこともできる。つまり、一対の差動信号(DP,DM)に対する特性インピーダンスは、差動信号線とVSS配線との間のスペース、差動信号線と隣接するVSS配線の厚さや幅によって調整することができる。
【0070】
図14は、図7とは異なるタイプの受信回路のプルダウン抵抗320の測定の一例を示している。この場合は、電流源210からの電流Aはプローブ針203→バンク330→プルダウン抵抗320→接地端と流れる。この際、電流源210が接地端子を内蔵していれば、プローブ針200のコンタクトは必ずしも必要ではないが、VSS電源用のバンク336にコンタクトしておくと、接地インピーダンス合わせとなり、測定精度は高まる。この電流Aによる降下電圧Vの測定は、電圧計220をプローブ針201,202を介してプルダウン抵抗320に接続することで行なわれる。
【0071】
全く同様にして、プルアップ抵抗を測定することも可能である。図15は受信回路のプルアップ抵抗350の測定の一例を示している。この場合は、電流源210からの電流Aはプローブ針200→バンク360→プルアップ抵抗350→バンク366→プローブ針203→電流源210へと流れる。この電流Aによる降下電圧Vの測定は、電圧計220をプローブ針201,202を介してプルアップ抵抗350に接続することで行なわれる。
【0072】
なお、必要があれば、上述したプルダウン抵抗、プルアップ抵抗等の抵抗素子を、上述した終端抵抗と同様に、その抵抗値を調整可能な構造としておくこともできる。
【図面の簡単な説明】
【0073】
【図1】図1(A)及び図1(B)は、本実施形態に係る集積回路装置を示す図である。
【図2】図2(A)は本実施形態に係る比較例の一部を示す図であり、図2(B)は本実施形態に係る集積回路装置の一部を示す図である。
【図3】本実施形態に係る集積回路装置の一部の平面レイアウトを示す図である。
【図4】図3に示す高速シリアルインターフェース回路及びそれに対応する入力パッド領域の拡大平面図である。
【図5】図4に示すダブルバンプの断面図である。
【図6】表示ドライバが搭載されるガラス基板とフレキシブル印刷回路基板との配線パターンを示す図である。
【図7】終端抵抗を備えた受信回路と、その終端抵抗を測定する四端子法を示す図である。
【図8】図7に示す終端抵抗の回路構成例を示す図である。
【図9】図8に示すヒューズの一端を示す断面図である。
【図10】図8に示す終端抵抗の平面レイアウト図である。
【図11】図10に示す終端抵抗の回路図である。
【図12】終端抵抗を測定する二端子法の概略説明図である。
【図13】図6のバンプ配列の変形例を示す図である。
【図14】図7の変形例としてプルダウン抵抗の測定を説明するための図である。
【図15】図7の変形例としてプルアップ抵抗の測定を説明するための図である。
【符号の説明】
【0074】
10 集積回路装置、20 表示ドライバ、30 入力パッド領域、50 高速シリアルインターフェース、62〜68 第1〜第4の受信回路、70 差動信号入力領域、72 第1の電源入力領域、74 第2の電源入力領域、80,82,84,86 第1〜第4のバンプ、122,124 2つの第1のパッド、130 差動コンパレータ、132 終端抵抗、140−1〜140−N 第1〜第Nの抵抗素子、142−1〜142−n 第1〜第Nの切断素子、144 非金属配線層、144A,162,RC 第1の非金属抵抗素子、144B,164,RD 第2の非金属抵抗素子、146 ダミー抵抗素子、160 環状配線、200〜203 第1〜第4のプローブ針、210 電流源、220電圧計、320 プルダウン抵抗、330 プルアップ抵抗、RA,RB 第1〜第Nの抵抗素子、RC 第3の非金属抵抗素子




 

 


     NEWS
会社検索順位 特許の出願数の順位が発表

URL変更
平成6年
平成7年
平成8年
平成9年
平成10年
平成11年
平成12年
平成13年


 
   お問い合わせ info@patentjp.com patentjp.com   Copyright 2007-2013