米国特許情報 | 欧州特許情報 | 国際公開(PCT)情報 | Google の米国特許検索
 
     特許分類
A 農業
B 衣類
C 家具
D 医学
E スポ−ツ;娯楽
F 加工処理操作
G 机上付属具
H 装飾
I 車両
J 包装;運搬
L 化学;冶金
M 繊維;紙;印刷
N 固定構造物
O 機械工学
P 武器
Q 照明
R 測定; 光学
S 写真;映画
T 計算機;電気通信
U 核技術
V 電気素子
W 発電
X 楽器;音響


  ホーム -> 包装;運搬 -> 東芝エレベータ株式会社

発明の名称 制御装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−84216(P2007−84216A)
公開日 平成19年4月5日(2007.4.5)
出願番号 特願2005−273518(P2005−273518)
出願日 平成17年9月21日(2005.9.21)
代理人 【識別番号】100083806
【弁理士】
【氏名又は名称】三好 秀和
発明者 武田 享悦
要約 課題
手動で設定された制御速度または制御負荷に応じた制御速度で、制御対象を制御させ得るようにして、1つのハードウェア仕様で、エレベータ設備を制御するのに必要な各種制御を行わせ、開発コスト、設備コストなどを大幅に低減する。

解決手段
手動/自動選択回路3が手動に設定されているとき、クロック回路4によって、高速/低速制御選択回路2で設定されたクロック周波数を持つクロック信号Scを生成して、CPU回路5により制御対象を制御し、また手動/自動選択回路3が自動に設定されているとき、クロック回路4によって、CPU回路5から出力される高速/低速切替信号で指示されたクロック周波数を持つクロック信号Scを生成して、CPU回路5により制御対象を制御する。
特許請求の範囲
【請求項1】
指定されたクロック周波数のクロック信号を生成するクロック回路と、
手動モード時のクロック周波数を設定するクロック周波数手動設定回路と、
手動モード時には、前記クロック周波数手動設定回路で設定されるクロック周波数のクロック信号を生成させるべく、自動モード時には、供給された高速/低速切替指令に基づいたクロック周波数のクロック信号を生成させるべく切替指令をそれぞれ前記クロック回路に出力するクロック周波数切替回路と、
手動モード時、または自動モード時にそれぞれ供給されるクロック信号を使用して制御プログラムを実行するとともに、制御負荷が変化したとき、または制御プログラム中にクロック周波数切替指示が含まれているとき、前記クロック周波数切替回路に前記高速/低速切替指令を供給して、前記クロック回路から出力されるクロック信号のクロック周波数を変更させるCPU回路と、
を具備することを特徴とする制御装置。
【請求項2】
指定されたクロック周波数を持つクロック信号を生成するクロック回路と、
入力された高速/低速切替指令で指定されたクロック周波数のクロック信号を生成させるべく切替指令を前記クロック回路に出力するクロック周波数切替回路と、
前記クロック回路から出力されるクロック信号を用いて制御プログラムを実行し、制御負荷が変化したとき、または制御プログラム中にクロック周波数切替指示が含まれているとき、前記クロック周波数切替回路に前記高速/低速切替指令を供給して、前記クロック回路から出力されるクロック信号のクロック周波数を変更させるCPU回路と、
このCPU回路から前記高速/低速切替指令が出力された際に、制御内容とクロック周波数との整合性異常が検知されたとき、前記CPU回路にクロック周波数を元に戻させる処理または制御処理を中断させる処理の何れかを実行させる整合性チェック回路と、
を具備することを特徴とする制御装置。
【請求項3】
請求項2に記載の制御装置において、
前記整合性チェック回路によって整合性異常が検知されたとき、異常時の入力データ、制御データ、制御プログラムの実行箇所、または高速/低速切替指令のうち、少なくとも何れかを記録する、
ことを特徴とする制御装置。
発明の詳細な説明
【技術分野】
【0001】
本発明は、エレベータ制御システムを構成する制御装置に係わり、特に制御負荷、制御プログラムの内容などに応じてクロック周波数を切り替える制御装置に関する。
【背景技術】
【0002】
エレベータ制御システムでは、エレベータ全体を制御する主制御装置の他に、乗りかご内のボタンや表示器などを制御するかご操作盤や各乗り場のボタンや表示器などを制御する乗り場制御装置、あるいは乗りかごを群管理する群管理制御装置、監視盤と通信する監視制御装置など、個別の制御装置が使用されている。
【0003】
図5に示すように、これらの個別の制御装置100は、各機能毎に指定されたクロック周波数のクロック信号を生成するクロック回路101と、制御対象側を制御するCPU回路102と、バスを制御するバス制御回路103と、制御プログラムなどが格納されるプログラム格納メモリ回路104と、CPU回路102の演算エリアやデータの一時記憶エリアなどして使用されるデータ制御メモリ回路105と、制御対象側からの検出信号を取り込む入力ポート回路106と、制御対象側に制御信号を供給する出力ポート回路107とを備えている。
【0004】
クロック回路101は、水晶発振子や水晶振動子、これら水晶発振子や水晶振動子を動作させる駆動部などを備え、数〜数十MHzの正弦波や矩形波を生成し、これをクロック信号としてCPU回路102とバス制御回路103に供給する。
【0005】
CPU回路102は、マイクロコンピュータなどを備えている。そして、クロック回路102から出力されるクロック信号に応じた速度で、バス制御回路103を介して、プログラム格納メモリ回路104に格納されている初期化プログラム、制御プログラム、入力ポート回路106で取り込まれた各検出信号などを入力して制御データを生成した後、この制御データをバス制御回路103を介して出力ポート回路107に供給し、制御対象を制御する。
【0006】
この際、CPU回路102に装着するマイクロコンピュータとして、制御内容に応じたクロック速度で動作するマイクロコンピュータ、例えば主制御、群管理制御など、高い負荷がかかる制御装置100では、16ビット幅、32ビット幅のデータ入出力端子を持ち、20MHz以上のクロック速度に対応できるマイクロコンピュータを使用している。また、かご操作盤、表示制御装置など、高い負荷がかからない制御装置100では、8ビット幅のデータ入出力端子を持ち、6MHz程度のクロック速度に対応できるマイクロコンピュータを使用している。
【0007】
また、バス制御回路103は、ロジック機能が内蔵された汎用ロジックIC、設計者などによって制御論理をカスタマイズ可能なプログラマブルロジックIC、フィールドプログラマブルゲートアレイ(FPGA)、ゲートアレイ(GA)などによって構成されている。そして、クロック回路101から出力されるクロック信号に基づき、同期アドレス/制御線109、同期データ線110に接続されたプログラム格納メモリ回路104〜出力ポート回路107の入出力タイミングを制御して、これらプログラム格納メモリ回路104〜出力ポート回路107と、非同期アドレス/制御線111、非同期データ線112に接続されたCPU回路102とが同期しつつ、初期化プログラム、制御プログラム、入力データ、出力データなどの授受をサポートする。
【0008】
この際、主制御、群管理制御など、高い負荷がかかる制御装置100では、マイクロコンピュータのクロック速度が20MHz以上になり、入力ポート回路106の検出信号取り込みタイミングと、出力ポート回路107の制御信号出力タイミングと、CPU回路102のデータ入出力タイミングとが厳密に同期しなければならないことから、高価なバス制御回路103を使用するようにしている。一方、かご操作盤、表示制御装置など、高い負荷がかからない制御装置100では、CPU回路102に使用されるマイクロコンピュータのクロック速度は6MHz程度であり、入力ポート回路106の検出信号取り込みタイミングと、出力ポート回路107の制御信号出力タイミングと、CPU回路102のデータ入出力タイミングとを厳密に同期させる必要がないことから、比較的、安価なバス制御回路103を使用している。
【0009】
また、プログラム格納メモリ回路104は、制御プログラムなどが格納されたEPOM、フラッシュROMなどの不揮発性メモリ、不揮発性メモリに格納されている初期化プログラム、制御プログラムなどを読み出す読み出し部などを備えている。そして、バス制御回路103からプログラム格納メモリ回路104を指定するアドレスデータ、読み出し指令を含む制御データなどを出力し、バス制御回路103→同期アドレス/制御線109→プログラム格納メモリ回路104なる経路で、プログラム格納メモリ回路104に供給されたとき、指定されたアドレスに格納されている初期化プログラム、制御プログラムなどの内容を読み出して、プログラム格納メモリ回路104→同期データ線110→バス制御回路103なる経路で、バス制御回路103に供給する。
【0010】
また、データ制御メモリ回路105は、SRAMなどの揮発性メモリ、揮発性メモリに対し、データの書き込み、読み出しを行う書き込み/読み出し部などを備えている。そして、バス制御回路103からデータ制御メモリ回路105を指定するアドレスデータ、書き込み指令を含む制御データなどが出力され、バス制御回路103→同期アドレス/制御線109→データ制御メモリ回路105なる経路で、データ制御メモリ回路105に供給されたとき、バス制御回路103→同期データ線110→データ制御メモリ回路105なる経路で、バス制御回路103から出力される演算データ、入力データ、出力データなどが取り込まれ、指定されたアドレスに記憶される。また、バス制御回路103からデータ制御メモリ回路105を指定するアドレスデータ、読み出し指令を含む制御データなどが出力され、バス制御回路103→同期アドレス/制御線109→データ制御メモリ回路105なる経路で、データ制御メモリ回路105に供給されたとき、指定されたアドレスに記憶している演算データ、入力データ、出力データなどが読み出され、データ制御メモリ回路105→同期データ線110→バス制御回路103なる経路でバス制御回路103に供給される。
【0011】
また、入力ポート回路106は、ロジック機能が内蔵された汎用ロジックIC、設計者などによって制御論理をカスタマイズ可能なプログラマブルロジックIC、フィールドプログラマブルゲートアレイ(FPGA)、ゲートアレイ(GA)などによって構成されている。そして、制御対象側に設置された各センサなどから出力される各検出信号(入力信号)を取り込み、A/D変換処理などで、入力データに変換して一時記憶する。また、バス制御回路103から入力ポート回路106を指定するアドレスデータ、読み出し指令を含む制御データなどが出力され、バス制御回路103→同期アドレス/制御線109→入力ポート回路106なる経路で、入力ポート回路106に供給されたとき、一時記憶している入力データを読み出し、入力ポート回路106→同期データ線110→バス制御回路103なる経路でバス制御回路103に供給する。
【0012】
また、出力ポート回路107は、ロジック機能が内蔵された汎用ロジックIC、設計者などによって制御論理をカスタマイズ可能なプログラマブルロジックIC、フィールドプログラマブルゲートアレイ(FPGA)、ゲートアレイ(GA)などによって構成されている。そして、バス制御回路103から出力ポート回路107を指定するアドレスデータ、書き込み指令を含む制御データなどが出力され、バス制御回路103→同期アドレス/制御線109→出力ポート回路107なる経路で、出力ポート回路107に供給されたとき、バス制御回路103→同期データ線110→出力ポート回路107なる経路で、バス制御回路103から出力される出力データを取り込んで、一時記憶するとともに、D/A変換処理などで、出力信号に変換して制御対象を制御する。
【特許文献1】特開平10−69325号公報
【特許文献2】特開2000−172756号公報
【発明の開示】
【発明が解決しようとする課題】
【0013】
しかしながら、このようなエレベータ制御システムで使用される制御装置100では、顧客の仕様が多岐にわたることから、設計段階で、ほとんどの顧客要求(ニーズ)に対応できるように、初期化プログラム、制御プログラムなどが設計される。このため、標準化されていても、顧客からの要望に応じて、新たな初期化プログラム、制御プログラムなどを追加することが多い。
【0014】
このため、新たに追加した初期化プログラム、制御プログラムなどの分だけ、CPU回路102の処理量が増えて、標準化された初期化プログラム、制御プログラムなどに応じて選択されたクロック回路101、バス制御回路103などが、処理量の増加に対応できなくなってしまうことが多かった。
【0015】
また、数世代前の制御装置を使用しているエレベータ制御システムでは、顧客からの仕様追加要求が出されても、現在、出荷している制御装置100に比べ、既設の制御装置の性能が劣っていることから、現在、出荷している制御装置100で使用されている初期化プログラム、制御プログラムをそのまま、顧客側の制御装置に移植させると、顧客側の既設制御装置に負荷がかかりすぎ、システムダウンなどの事故が発生するおそれがある。
【0016】
そこで、このような問題を解決するため、顧客からの仕様追加要求が出されたとき、クロック信号を高速化させた制御装置100を開発し、既設の制御装置にインストールされている初期化プログラム、制御プログラムなどと互換性がある初期化プログラム、制御プログラムなどをベースにして、要求された仕様の初期化プログラム、制御プログラムなどを開発し、これをクロック信号を高速化させた制御装置100にインストールして、顧客側に設置することが考えられる。
【0017】
しかしながら、このような場合、顧客の要求仕様が多岐にわたっていることから、過去に出荷した初期化プログラム、制御プログラムなども、多岐にわたっており、これらについて、全て互換性を満たし、かつ制御速度が速い制御装置100を開発することは難しく、コスト高になってしまうという問題があった。
【0018】
さらに、このようなエレベータ制御システムでは、エレベータ全体を制御する主制御装置、乗りかご内のボタン、表示器などを制御するかご操作盤、各乗り場のボタン、表示器などを制御する乗り場制御装置、各乗りかごを群管理する群管理制御装置、監視盤と通信する監視制御装置など、その用途毎に、必要とされる制御速度が異なることから、各制御速度毎に、異なる制御装置100を開発しなければならず、コスト高になってしまうという問題があった。
【0019】
本発明は上記の事情に鑑み、1つのハードウェア仕様で、エレベータ設備を制御するのに必要な主制御、乗りかご制御、乗り場制御、群管理制御、通信制御など、どのような制御をも行わせ、開発コスト、設備コストなどを大幅に低減することができる制御装置を提供することを目的としている。
【0020】
また、制御内容とクロック周波数との整合性異常などが発生したとき、異常時の入力データ、制御データ、制御プログラムの実行箇所、高速/低速切替指令などを記録して、整合性異常の内容解析を容易にでき、開発コストを削減することができる制御装置を提供することを目的としている。
【課題を解決するための手段】
【0021】
上記の目的を達成するために本発明は、請求項1では、指定されたクロック周波数のクロック信号を生成するクロック回路と、手動モード時のクロック周波数を設定するクロック周波数手動設定回路と、手動モード時には、前記クロック周波数手動設定回路で設定されるクロック周波数のクロック信号を生成させるべく、自動モード時には、供給された高速/低速切替指令に基づいたクロック周波数のクロック信号を生成させるべく切替指令をそれぞれ前記クロック回路に出力するクロック周波数切替回路と、手動モード時、または自動モード時にそれぞれ供給されるクロック信号を使用して制御プログラムを実行するとともに、制御負荷が変化したとき、または制御プログラム中にクロック周波数切替指示が含まれているとき、前記クロック周波数切替回路に前記高速/低速切替指令を供給して、前記クロック回路から出力されるクロック信号のクロック周波数を変更させるCPU回路とを具備することを特徴としている。
【0022】
請求項2では、指定されたクロック周波数を持つクロック信号を生成するクロック回路と、入力された高速/低速切替指令で指定されたクロック周波数のクロック信号を生成させるべく切替指令を前記クロック回路に出力するクロック周波数切替回路と、前記クロック回路から出力されるクロック信号を用いて制御プログラムを実行し、制御負荷が変化したとき、または制御プログラム中にクロック周波数切替指示が含まれているとき、前記クロック周波数切替回路に前記高速/低速切替指令を供給して、前記クロック回路から出力されるクロック信号のクロック周波数を変更させるCPU回路と、このCPU回路から前記高速/低速切替指令が出力された際に、制御内容とクロック周波数との整合性異常が検知されたとき、前記CPU回路にクロック周波数を元に戻させる処理または制御処理を中断させる処理の何れかを実行させる整合性チェック回路とを具備することを特徴としている。
【発明の効果】
【0023】
本発明によれば、1つのハードウェア仕様で、エレベータ設備を制御するのに必要な主制御、乗りかご制御、乗り場制御、群管理制御、通信制御など、多様な制御を行うことができ、開発コスト、設備コストなどを大幅に低減することができる。
【0024】
また、制御内容とクロック周波数との整合性異常などが発生したとき、異常時の入力データ、制御データ、制御プログラムの実行箇所、高速/低速切替指令などを記録して、整合性異常の内容解析を容易にでき、開発コストを削減することができる。
【発明を実施するための最良の形態】
【0025】
〈第1の実施形態〉
図1は本発明に係る制御装置の第1の実施形態を示すブロック図である。
【0026】
この図に示す制御装置1Aは、クロック信号Scのクロック周波数が設定される高速/低速制御選択回路2と、クロック信号Scを切り替える手動/自動選択回路3と、クロック信号Scを生成するクロック回路4とを備えている。また、制御対象側を制御するCPU回路5と、クロック信号Scの周波数が低いときにバスを制御する低速バス制御回路7と、クロック信号Scの周波数が高いときにバスを制御する高速バス制御回路8と、クロック信号Scのクロック周波数に応じて低速バス制御回路7または高速バス制御回路8の何れか一方を選択するバス制御選択回路6とを備えている。さらに、制御プログラムなどが格納されるプログラム格納メモリ回路9と、CPU回路5の演算エリア、データの一時記憶エリアなどとして使用されるデータ制御メモリ回路10と、制御対象側からの検出信号を取り込む入力ポート回路11と、制御対象側に制御信号を供給する出力ポート回路12と、制御内容とクロック信号Scのクロック周波数とが対応しているかどうかをチェックする回路設定/プログラム設定整合性チェック回路13と、回路設定/プログラム設定整合性チェック回路13のチェック結果を表示する表示部14とを備えている。
【0027】
高速/低速制御選択回路2は、切替スイッチやジャンパーピンなどの設定内容に応じて高速のクロック周波数または低速のクロック周波数を選択する回路である。すなわち、高速モードが選択されているとき、高速を指定するハイレベルの高速/低速切替信号S1を生成して手動/自動選択回路3に供給する。また低速モードが選択されているとき、低速を指定するローレベルの高速/低速切替信号S1を生成して手動/自動選択回路3に供給する。
【0028】
手動/自動選択回路3は、ロジック機能が内蔵された汎用ロジックICや設計者などによって制御論理をカスタマイズ可能なプログラマブルロジックIC、フィールドプログラマブルゲートアレイ(FPGA)、ゲートアレイ(GA)などによって構成されている。この手動/自動選択回路3は、電源が投入されたとき、低いクロック周波数を指示する高速/低速制御決定信号S2を生成してクロック回路4とバス制御選択回路6と入力ポート回路11とに供給する。また、出力ポート回路12から出力される自動/手動切替指令S3で手動が指定されているとき、高速/低速制御選択回路2から出力される高速/低速切替信号S1で指定されたクロック周波数を指示する高速/低速制御決定信号S2を生成してクロック回路4とバス制御選択回路6と入力ポート11とに供給する。また、出力ポート回路12から出力される自動/手動切替指令S3で自動が指定されているとき、出力ポート回路12から出力される高速/低速切替指令S4で指定されたクロック周波数を指示する高速/低速制御決定信号S2を生成してクロック回路4とバス制御選択回路6と入力ポート回路11とに供給する。
【0029】
クロック回路4は、プログラマブルな2値周波数を選択可能な水晶発振子、水晶振動子、およびこれら水晶発振子や水晶振動子を動作させる駆動部などを備えている。そして、手動/自動選択回路3から低いクロック周波数を指定する高速/低速制御決定信号が供給されているとき、低い周波数で水晶発振子、水晶振動子を発振させて、6MHz程度のクロック周波数を持つクロック信号Scを生成し、CPU回路5と低速バス制御回路7と高速バス制御回路8とに供給する。また、手動/自動選択回路3から高いクロック周波数を指定する高速/低速制御決定信号が供給されているとき、高い周波数で水晶発振子、水晶振動子を発振させて、20MHz以上のクロック周波数を持つクロック信号Scを生成し、CPU回路5と低速バス制御回路7と高速バス制御回路8とに供給する。
【0030】
CPU回路5は、例えばかご操作盤や表示制御装置などの高い負荷がかからない制御から主制御や群管理制御などの高い負荷がかかる制御まで対応可能な20MHz以上のクロック速度に対応でき、且つ16ビット幅または32ビット幅のデータ入出力端子を持つマイクロコンピュータで構成できる。このCPU回路5は、クロック回路4から出力されるクロック信号Scのクロック周波数に応じた速度で動作して、高速バス制御回路8または低速バス制御回路7を介し、プログラム格納メモリ回路9に格納されている初期化プログラム、制御プログラム、入力ポート回路11で取り込まれた各検出信号、手動/自動選択回路3から出力される高速/低速制御決定信号、回路設定/プログラム設定整合性チェック回路13から出力される整合性異常信号S7などを取り込む。また、制御データを生成し、高速バス制御回路8または低速バス制御回路7を介して出力ポート回路12に供給し、制御対象を制御する。さらに、この動作と並行し、CPU負荷率などに基づき、手動、自動を切り替える自動/手動切替指令、クロック周波数を最適化させる高速/低速切替指令などを生成し、手動/自動選択回路3から出力される高速/低速制御決定信号を最適化する。
【0031】
また、バス制御選択回路6は、ロジック機能が内蔵された汎用ロジックIC、設計者などによって制御論理をカスタマイズ可能なプログラマブルロジックIC、フィールドプログラマブルゲートアレイ(FPGA)、ゲートアレイ(GA)などによって構成されている。そして、手動/自動選択回路3から出力される高速/低速制御決定信号によって低いクロック周波数が指定されているとき、低速バス制御回路7を選択するバス制御回路選択信号S5を生成して、低速バス制御回路7と高速バス制御回路8とに供給する。また、手動/自動選択回路3から出力される高速/低速制御決定信号によって高いクロック周波数が指定されているとき、高速バス制御回路8を選択するバス制御回路選択信号を生成して、低速バス制御回路7と高速バス制御回路8とに供給する。
【0032】
低速バス制御回路7は、ロジック機能が内蔵された汎用ロジックIC、設計者などによって制御論理をカスタマイズ可能なプログラマブルロジックIC、フィールドプログラマブルゲートアレイ(FPGA)、ゲートアレイ(GA)などによって構成されている。この低速バス制御回路7は、バス制御選択回路6から出力されるバス制御回路選択信号によって低速バス制御回路7が指定されているとき、クロック回路4から出力される低いクロック周波数のクロック信号Scに基づき、クロック周波数が低いときに使用するアクセスサイクル手順で、同期アドレス/制御線15、同期データ線16に接続されたプログラム格納メモリ回路9〜出力ポート回路12の入出力タイミングを制御する。そして、これらプログラム格納メモリ回路9〜出力ポート回路12と、非同期アドレス/制御線17、非同期データ線18に接続されたCPU回路5とを同期させながら、初期化プログラム、制御プログラム、入力データ、整合性異常信号S7、高速/低速制御決定信号S2、自動/手動切替指令S3、高速/低速切替指令S4、出力データなどの授受をサポートする。
【0033】
また、高速バス制御回路8は、ロジック機能が内蔵された汎用ロジックIC、設計者などによって制御論理をカスタマイズ可能なプログラマブルロジックIC、フィールドプログラマブルゲートアレイ(FPGA)、ゲートアレイ(GA)などによって構成されている。この高速バス制御回路8は、バス制御選択回路6から出力されるバス制御回路選択信号によって、高速バス制御回路8が指定されているとき、クロック回路4から出力される高いクロック周波数のクロック信号Scに基づき、クロック周波数が高いときに使用するアクセスサイクル手順で、同期アドレス/制御線15、同期データ線16に接続されたプログラム格納メモリ回路9〜出力ポート回路12の入出力タイミングを制御する。そして、これらプログラム格納メモリ回路9〜出力ポート回路12と、非同期アドレス/制御線17、非同期データ線18に接続されたCPU回路5とを同期させながら、制御プログラム、入力データ、整合性異常信号S7、高速/低速制御決定信号S2、自動/手動切替指令S3、高速/低速切替指令S4、出力データなどの授受をサポートする。
【0034】
また、プログラム格納メモリ回路9は、制御プログラムなどが格納されたEPOM、フラッシュROMなどの不揮発性メモリ、不揮発性メモリに格納されている初期化プログラム、制御プログラムなどを読み出す読み出し部などを備えている。このプログラム格納メモリ回路9は、低速バス制御回路7または高速バス制御回路8からプログラム格納メモリ回路9を指定するアドレスデータ、読み出し指令を含む制御データなどが出力され、低速バス制御回路7または高速バス制御回路8→同期アドレス/制御線15→プログラム格納メモリ回路9なる経路で、プログラム格納メモリ回路9に供給されたとき、指定されたアドレスに格納されている初期化プログラム、制御プログラムなどの内容を読み出て、プログラム格納メモリ回路9→同期データ線16→低速バス制御回路7、高速バス制御回路8なる経路で、低速バス制御回路7と、高速バス制御回路8とに供給する。
【0035】
また、データ制御メモリ回路10は、SRAMなどの揮発性メモリ、揮発性メモリに対し、データの書き込み、読み出しを行う書き込み/読み出し部などを備えている。このデータ制御メモリ回路10は、低速バス制御回路7または高速バス制御回路8からデータ制御メモリ回路10を指定するアドレスデータ、書き込み指令を含む制御データなどが出力されると、これらのデータを低速バス制御回路7または高速バス制御回路8→同期アドレス/制御線15→データ制御メモリ回路10なる経路で受け取る。データ制御メモリ回路10は、低速バス制御回路7または高速バス制御回路8→同期データ線16→データ制御メモリ回路10なる経路で、低速バス制御回路7または高速バス制御回路8から出力される演算データ、入力データ、出力データなどを取り込み、指定されたアドレスに記憶し、また低速バス制御回路7または高速バス制御回路8からデータ制御メモリ回路10を指定するアドレスデータ、読み出し指令を含む制御データなどが出力され、低速バス制御回路7または高速バス制御回路8→同期アドレス/制御線15→データ制御メモリ回路10なる経路で、データ制御メモリ回路10に供給されたとき、指定されたアドレスに記憶している演算データ、入力データ、出力データなどを読み出し、データ制御メモリ回路10→同期データ線16→低速バス制御回路7、高速バス制御回路8なる経路で、低速バス制御回路7と、高速バス制御回路8とに供給する。
【0036】
入力ポート回路11は、ロジック機能が内蔵された汎用ロジックIC、設計者などによって制御論理をカスタマイズ可能なプログラマブルロジックIC、フィールドプログラマブルゲートアレイ(FPGA)、ゲートアレイ(GA)などによって構成されている。そして、手動/自動選択回路3から出力される高速/低速制御決定信号、回路設定/プログラム設定整合性チェック回路13から出力される整合性異常信号S7を取り込み、予め決められたエリアに記憶するとともに、制御対象側に設置された各センサなどから出力される各検出信号(入力信号)を取り込み、A/D変換処理などで、入力データに変換し、一時記憶する。そして、低速バス制御回路7または高速バス制御回路8から入力ポート回路11を指定するアドレスデータ、読み出し指令を含む制御データなどが出力され、低速バス制御回路7または高速バス制御回路8→同期アドレス/制御線15→入力ポート回路11なる経路で、入力ポート回路11に供給されたとき、高速/低速制御決定信号S2、整合性異常信号S7、一時記憶している入力データのうち、指定されたものを読み出し、入力ポート回路11→同期データ線16→低速バス制御回路7、高速バス制御回路8なる経路で、低速バス制御回路7と、高速バス制御回路8とに供給する。
【0037】
また、出力ポート回路12は、ロジック機能が内蔵された汎用ロジックIC、設計者などによって制御論理をカスタマイズ可能なプログラマブルロジックIC、フィールドプログラマブルゲートアレイ(FPGA)、ゲートアレイ(GA)などによって構成されている。そして、低速バス制御回路7または高速バス制御回路8から出力ポート回路12を指定するアドレスデータ、書き込み指令を含む制御データなどが出力され、低速バス制御回路7または高速バス制御回路8→同期アドレス/制御線15→出力ポート回路12なる経路で、出力ポート回路12に供給されたとき、低速バス制御回路7または高速バス制御回路8→同期データ線16→出力ポート回路12なる経路で、低速バス制御回路7または高速バス制御回路8から出力される指令、データなどを取り込み、手動/自動選択回路3に自動/手動切替指令、高速/低速切替指令などを供給しながら、出力データを一時記憶して、D/A変換処理などで、出力信号に変換し、制御対象側を制御する。
【0038】
また、回路設定/プログラム設定整合性チェック回路13は、ロジック機能が内蔵された汎用ロジックIC、設計者などによって制御論理をカスタマイズ可能なプログラマブルロジックIC、フィールドプログラマブルゲートアレイ(FPGA)、ゲートアレイ(GA)などによって構成されている。そして、予め設定されている整合性異常検知条件が満たされているとき、例えば出力ポート回路12から出力される高速/低速切替指令の内容と、手動/自動選択回路3から出力される高速/低速制御決定信号の内容とがずれているとき、あるいは入力ポート回路11に入力される入力信号、出力ポート回路12から出力される出力信号などが異常になっているとき、整合性異常信号S7を生成して、入力ポート回路11と、表示部14とに供給する。
【0039】
表示部14は、異常内容を表示するのに必要な表示容量を持つ液晶表示器などを備えている。そして、回路設定/プログラム設定整合性チェック回路13から整合性異常信号S7が出力されているときには、整合性異常を表示して、プログラム格納メモリ回路9に格納されている制御プログラムの内容と、CPU回路5に供給されているクロック信号Scのクロック周波数とが対応していないことを知らせる。
【0040】
次に、図1に示すブロック図、図2に示すフローチャートを参照しながら、制御装置1Aの動作を説明する。
【0041】
まず、メーカ側の工場などにおいて、プログラム格納メモリ回路9には、初期化プログラムとともに、顧客からの要望に応じて、既存の制御装置にインストールされていた制御プログラムと同じ仕様の制御プログラムまたは改良した制御プログラム、あるいは新規に開発した制御プログラムなどがインストールされる。
【0042】
この後、制御装置1Aが現場側のビル、マンションなどに搬入されて、指定された場所に設置され、エレベータ制御システムを構成する他の制御装置や各センサなどと接続される。そして、メーカ側の作業員などによって、高速/低速制御選択回路2が手動操作され、低いクロック周波数または高いクロック周波数の何れか、例えば低いクロック周波数が設定される。
【0043】
そして、メーカ側の作業員などによって、制御装置1Aの電源が投入されると、手動/自動選択回路3によって、高速/低速制御選択回路2の設定内容に関係なく、低いクロック周波数を指定する高速/低速制御決定信号が出力される。これにより、クロック回路4から低い周波数のクロック信号Scが出力され、CPU回路5と、低速バス制御回路7と、高速バス制御回路8とに供給される。また、バス制御選択回路6から低速バス制御回路7を指定するバス制御回路選択信号が出力されて低速バス制御回路7が起動される。
【0044】
また、この動作と並行し、回路設定/プログラム設定整合性チェック回路13によって、手動/自動選択回路3から出力される高速/低速制御決定信号とが取り込まれる。また、出力ポート回路12から高速/低速切替指令が出力されているかどうか、高速/低速切替指令の内容と、高速/低速制御決定信号の内容とが一致しているかどうか、入力ポート回路11に入力される入力信号、出力ポート回路12から出力される出力信号などが異常になっているかどうかのチェックが開始される。
【0045】
次いで、低速バス制御回路7によって、クロック周波数が低いときに使用するアクセスサイクル手順で、同期アドレス/制御線15、同期データ線16に接続されたプログラム格納メモリ回路9〜出力ポート回路12の入出力タイミングが制御され、これらプログラム格納メモリ回路9〜出力ポート回路12と、非同期アドレス/制御線17、非同期データ線18に接続されたCPU回路5との同期が取られる。
【0046】
また、この動作と並行し、クロック回路4から出力される低いクロック周波数のクロック信号Scに応じた速度で、CPU回路5が起動され、CPU回路5内にセットされているブートプログラムで規定された読み込み動作が開始される。これにより、プログラム格納メモリ回路9→低速バス制御回路7→CPU回路5なる経路で、プログラム格納メモリ回路9に格納されている初期化プログラムがCPU回路5に供給されて装置各部のデータが初期化される(ステップST1、ST2)。
【0047】
次いで、CPU回路5によって、入力ボート回路11→低速バス制御回路7→CPU回路5なる経路で、入力ポート回路11に取り込まれている高速/低速制御決定信号が取り込まれる。そして、高速/低速制御決定信号の指示内容と同じ指示内容を持つ高速/低速切替指令が生成され、CPU回路5→低速バス制御回路7→出力ポート回路12→手動/自動選択回路3、回路設定/プログラム設定整合性チェック回路13なる経路で、手動/自動選択回路3と、回路設定/プログラム設定整合性チェック回路13に供給される。また、手動を指定する自動/手動切替指令が生成されて、CPU回路5→低速バス制御回路7→出力ポート回路12→手動/自動選択回路3なる経路で、手動/自動選択回路3に供給され、手動/自動選択回路3が手動に切り替えられる。
【0048】
これにより、手動/自動選択回路3によって、高速/低速制御選択回路2から出力されている高速/低速切替信号で指定されたクロック周波数(この場合、メーカ側の作業員などによって、高速/低速制御選択回路2が操作されて、低いクロック周波数が設定されていることから、低いクロック周波数)に対応する高速/低速制御決定信号が生成され、クロック回路4から、引き続き、低い周波数のクロック信号Scが出力されて、CPU回路5と、低速バス制御回路7と、高速バス制御回路8とに継続的に出力される。この動作とともに、バス制御選択回路6から低速バス制御回路7を指定するバス制御回路選択信号が継続的に出力され、低速バス制御回路7の動作が継続される(ステップST3)。
【0049】
次いで、CPU回路5によって、入力ボート回路11→低速バス制御回路7→CPU回路5なる経路で、入力ポート回路11の整合性異常信号格納エリアに格納されている情報が取り込まれて、この情報に整合性異常信号S7が含まれているかどうかがチェックされる。整合性異常信号S7が含まれていれば(ステップST4)、高速/低速制御選択回路2に設定されているクロック周波数と、クロック回路4から出力されるクロック信号Scのクロック周波数とを一致していないと判定される。そして、回路設定/プログラム設定整合性チェック回路13から整合性異常信号S7が検出されなくなるまで、上述したクロック周波数の切替処理が繰り返される(ステップST2〜ST4)。
【0050】
また、入力ポート回路11から供給された情報に整合性異常信号S7が含まれているかどうかがチェックされたとき、整合性異常信号S7が含まれていなければ(ステップST4)、CPU回路5によって、高速/低速制御選択回路2に設定されているクロック周波数と、クロック回路4から出力されるクロック信号Scのクロック周波数とを一致させる処理が成功したと判定されて、自動を指定する自動/手動切替指令が生成されて、CPU回路5→低速バス制御回路7→出力ポート回路12→手動/自動選択回路3なる経路で、手動/自動選択回路3に供給されて、手動/自動選択回路3が自動に切り替えられる。
【0051】
これにより、手動/自動選択回路3によって、出力ポート回路12から出力されている高速/低速切替指令で指定されたクロック周波数(この場合、低いクロック周波数)に対応する高速/低速制御決定信号が生成されて、クロック回路4から、引き続き、低い周波数のクロック信号Scが出力されて、CPU回路5と、低速バス制御回路7と、高速バス制御回路8とに継続的に供給される。これにより、バス制御選択回路6から低速バス制御回路7を指定するバス制御回路選択信号の出力が継続され、低速バス制御回路7の動作が継続される(ステップST5)。
【0052】
この後、CPU回路5によって、プログラム格納メモリ回路9→低速バス制御回路7→CPU回路5なる経路で、プログラム格納メモリ回路9に格納されている制御プログラムが取り込まれて、制御プログラムの内容に応じた処理、例えば入力ボート回路11→低速バス制御回路7→CPU回路5なる経路で、入力ポート回路11に供給されている各センサからの検出信号(入力データ)が取り込まれて、制御データが生成され、CPU回路5→低速バス制御回路7→出力ポート回路12なる経路で、出力ポート回路12に供給されて、制御対象側に制御信号が供給され、制御プログラムの内容、各センサからの検出信号の内容などに応じた制御が行われる(ステップST6)。
【0053】
また、制御プログラムの内容、各センサからの検出信号の内容などに応じて、制御対象側を制御している最中に、CPU回路5の負荷率が上昇して、途中周期処理などが間に合わなくなると(ステップST7)、CPU回路5によって、回路設定、クロック周波数設定、制御プログラムの設定などに何らかの問題があると判定される。そして、そのとき実行した制御プログラムの内容、入力データの内容、制御データの内容、整合性異常信号S7の内容などを含む異常データが生成され、CPU回路5→低速バス制御回路7→データ制御メモリ回路10なる経路で、データ制御メモリ回路10に供給されて、記憶される。この記憶処理とともに、高速を指示する高速/低速切替指令が生成され、CPU回路5→低速バス制御回路7→出力ポート回路12→手動/自動選択回路3、回路設定/プログラム設定整合性チェック回路13なる経路で、手動/自動選択回路3と、回路設定/プログラム設定整合性チェック回路13とに供給される。
【0054】
これにより、手動/自動選択回路3によって、出力ポート回路12から出力される高速/低速切替指令で指定された高いクロック周波数に対応する高速/低速制御決定信号が生成されて、クロック回路4から、高い周波数のクロック信号Scが出力されるとともに、バス制御選択回路6から高速バス制御回路8を指定するバス制御回路選択信号が出力されて、高速バス制御回路8が起動された後(ステップST8)、回路設定/プログラム設定整合性チェック回路13によって、出力ポート回路12から出力される高速/低速切替指令の内容と、手動/自動選択回路3から出力される高速/低速制御決定信号の内容とが一致しているかどうか、入力ポート回路11に入力される入力信号、出力ポート回路12から出力される出力信号などが異常になっているかどうかがチェックされる。
【0055】
そして、回路設定/プログラム設定整合性チェック回路13から整合性異常信号S7が出力されていなければ(ステップST9)、CPU回路5によって、クロック周波数の切替が成功したと判定されて、プログラム格納メモリ回路9→高速バス制御回路8→CPU回路5なる経路で、プログラム格納メモリ回路9に格納されている制御プログラムが取り込まれ、制御プログラムの内容に応じた処理、例えば入力ボート回路11→高速バス制御回路8→CPU回路5なる経路で、入力ポート回路11に供給されている各センサからの検出信号(入力データ)が取り込まれて、制御データが生成され、CPU回路5→高速バス制御回路8→出力ポート回路12なる経路で、出力ポート回路12に供給されて、制御対象側に制御信号が供給され、制御プログラムの内容、各センサからの検出信号の内容などに応じた制御が行われる(ステップST6〜ST9)。
【0056】
この後、CPU回路5によって、プログラム格納メモリ回路9に格納されている制御プログラムが実行されている最中に、プログラム格納メモリ回路9に格納されている制御プログラムの内容と、クロック回路から出力されるクロック信号Scのクロック周波数とが対応しなくなり、回路設定/プログラム設定整合性チェック回路13によって、これが検知されて、整合性異常信号S7が出力されたとき、表示部14に整合性異常が発生したことが表示されるとともに、入力ポート回路11によって、これが取り込まれて、整合性異常信号格納エリアに格納される。
【0057】
そして、CPU回路5によって、入力ボート回路11→高速バス制御回路8→CPU回路5なる経路で、入力ポート回路11の整合性異常信号格納エリアに格納されている情報が取り込まれたとき、整合性異常信号S7が含まれていることが検知されて、回路設定、クロック周波数設定、制御プログラムの設定などに何らかの問題があると判定される(ステップST9)。そして、そのとき実行した制御プログラムの内容、入力データの内容、制御データの内容、整合性異常信号S7の内容などを含む異常データが生成され、CPU回路5→高速バス制御回路8→データ制御メモリ回路10なる経路で、データ制御メモリ回路10に供給されて、記憶される(ステップST10)。この記憶処理とともに、低速を指示する高速/低速切替指令が生成され、CPU回路5→高速バス制御回路8→出力ポート回路12→手動/自動選択回路3、回路設定/プログラム設定整合性チェック回路13なる経路で、手動/自動選択回路3と、回路設定/プログラム設定整合性チェック回路13とに供給される。
【0058】
これにより、手動/自動選択回路3によって、出力ポート回路12から出力される高速/低速切替指令で指定された低いクロック周波数に対応する高速/低速制御決定信号が生成されて、クロック回路4から、低い周波数のクロック信号Scが出力されるとともに、バス制御選択回路6から低速バス制御回路7を指定するバス制御回路選択信号が出力されて、低速バス制御回路7が起動される(ステップST11)。
【0059】
この後、CPU回路5によって、プログラム格納メモリ回路9→低速バス制御回路7→CPU回路5なる経路で、プログラム格納メモリ回路9に格納されている制御プログラムが取り込まれ、制御プログラムの内容に応じた処理、例えば入力ボート回路11→低速バス制御回路7→CPU回路5なる経路で、入力ポート回路11に供給されている各センサからの検出信号(入力データ)が取り込まれて、制御データが生成され、CPU回路5→低速バス制御回路7→出力ポート回路12なる経路で、出力ポート回路12に供給されて、制御対象側に制御信号が供給され、制御プログラムの内容、各センサからの検出信号の内容などに応じた制御が継続される(ステップST6〜ST9)。
【0060】
このように、第1の実施形態では、手動/自動選択回路3が手動に設定されているとき、クロック回路4によって、高速/低速制御選択回路2で設定されたクロック周波数を持つクロック信号Scが生成されてCPU回路5により制御対象が制御される。また、手動/自動選択回路3が自動に設定されているとき、クロック回路4によって、CPU回路5から出力される高速/低速切替信号で指示されたクロック周波数を持つクロック信号Scが生成されて、CPU回路5により制御対象が制御される。このため、手動で設定された制御速度または制御負荷に応じた制御速度で制御対象を制御でき、1つのハードウェア仕様で、エレベータ設備を制御するのに必要な主制御、乗りかご制御、乗り場制御、群管理制御、通信制御など、どのような制御をも行うことができ、開発コスト、設備コストなどを大幅に低減することができる。
【0061】
また、第1の実施形態では、プログラム格納メモリ回路9に格納されている制御プログラムを実行中に、CPU回路5の負荷率が変化し、クロック周波数の切替が必要になったとき、CPU回路5によって、新たなクロック周波数を指定する高速/低速切替指令が生成され、手動/自動選択回路3から新たなクロック周波数を指示する高速/低速切替信号が出力されて、クロック回路4から出力されるクロック信号Scのクロック周波数を切り替える。また、また整合性異常が発生したとき、CPU回路5によって、元のクロック周波数を指定する高速/低速切替指令が生成されて、手動/自動選択回路3から元のクロック周波数を指示する高速/低速切替信号が出力されて、クロック回路4から出力されるクロック信号Scのクロック周波数を元に戻すようにしている。このため、制御負荷に応じて、制御速度を変化させることができ、1つのハードウェア仕様で、エレベータ設備を制御するのに必要な主制御、乗りかご制御、乗り場制御、群管理制御、通信制御など、どのような制御をも行うことができ、これによって開発コスト、設備コストなどを大幅に低減することができる。
【0062】
また、第1の実施形態では、CPU回路5によって、新たなクロック周波数を指定する高速/低速切替指令を生成して、手動/自動選択回路3から新たなクロック周波数に対応する高速/低速切替信号を出力し、クロック回路4から出力されるクロック信号Scのクロック周波数を切り替えた後で、制御内容とクロック周波数との整合性異常が発生したとき、そのとき実行した制御プログラムの内容、入力データの内容、制御データの内容、整合性異常信号S7の内容などをデータ制御メモリ回路10に格納するようにしている。このため、制御内容とクロック周波数との整合性異常などが発生したとき、異常時の入力データ、制御データ、制御プログラムの実行箇所、高速/低速切替指令などを記録でき、整合性異常の内容解析を容易にでき、開発コストを削減することができる。
【0063】
〈第2の実施形態〉
図3は本発明に係る制御装置の第2の実施形態の構成を示すブロック図である。なお、図1に示した第1の実施形態と同一構成部分には同一符号を付してその説明を省略する。
【0064】
第1の実施形態においては、低速バス制御回路7と、高速バス制御回路8とをCPU回路5とは別に配置するように構成したが、第2の実施形態では、マイコン21内にCPU回路5とバス制御回路22とを内蔵させ、低速バス制御回路7の機能と、高速バス制御回路8の機能とを持たせるように構成したものである。
【0065】
マイコン21には、産業用途向けの組み込み型マイコンが使用され、従来の技術と同様に一般に主制御装置や群管理制御装置などの高負荷が要求される機能の制御装置では、現在では、16ビットや32ビットデータ幅で動作クロックが20MHz以上の速度に対応できるものが使用される。一方、かご操作盤や表示装置では高負荷が要求されないため現在では8ビット幅で動作クロックが6MHz程度の速度で対応したものが使用される。また、マイコン21はこの他にも割り込み制御回路や入出力ポートを内蔵したものなどもあり、制御装置の小型化などに有効である。
【0066】
マイコン21のCPU5は、高速/低速制御決定信号S2を入力ポート回路11を経由して読み出し、読み出された信号に従ってバス制御切替指令S8を出力することでマイコン21に内蔵のバス制御回路22をバス制御切替指令S8に従う制御タイミングで制御する。
【0067】
この場合、バス制御切替指令S8は、マイコン21においてプログラマブルに変更が可能であり、クロック信号Scが2値の選択として場合でも複数のバス制御を可能にする。
【0068】
例えば、クロック信号Scが20MHzの場合にマイコン21のバス制御に十分な制御タイミングが1ウェイトアクセスとしてもCPU回路5のプログラムによってバス制御切替指令S8を1ウェイト制御指令を行う他に2ウェイト、3ウェイトと何種類かの低速制御指令が可能である。
【0069】
以上、第2の実施形態によれば、低速バス制御回路7と、高速バス制御回路8とを削除することで部品数を少なくでき、制御装置全体のコストダウンを図ることができる。
【0070】
〈第3の実施形態〉
図4は本発明に係る制御装置の第3の実施形態の構成を示すブロック図である。なお、図1に示した第1の実施形態と同一構成部分には同一符号を付してその説明を省略する。
【0071】
第3の実施形態では、図1に示した第1の実施形態の制御装置1Cに加えて、物件固有データ格納メモリ回路31と、カレンダーIC回路32と、保守ツールインタフェース回路33とを設けたものである。
【0072】
物件固有データ格納メモリ回路31は、低速制御と高速制御の切換を行うために物件毎の固有の制御を行うためのデータを格納する回路である。このメモリには、一般に64KB程度の電気的に消去可能な不揮発メモリ、特にEEPROMが使用される。但し、制御装置の寿命や故障が原因で制御装置を交換する場合に、前述の物件固有データが膨大なため、容易にデータを移動できるように、制御装置から挿抜可能な形態で実装される記憶素子を使用する。
【0073】
カレンダーIC回路32は、時刻を監視するためのカレンダー情報を保存した回路である。このカレンダーIC回路32によって、例えば、エレベータの稼働率の高い時刻になると制御速度を高速制御に、稼働率の低い時刻になると制御速度を低速制御に切り替えることが可能となる。また、CPU5がエレベータ稼働中に負荷率の測定を行って、負荷率と時刻をデータ制御メモリに格納して一定負荷率を超える時間帯を毎日記録して、例えば1ヶ月の平均を計算した結果を制御速度の切替時刻として設定することで、エレベータの稼働状況に見合った最適な制御が可能となる。
【0074】
保守ツールインタフェース回路33は、保守端末を接続して物件固有データ格納メモリ31の制御速度の設定を書き換えるためのインタフェース回路であり、この回路に保守端末を接続して設定を選択するデータを書き換えることで、制御速度の変更を可能にする。また、この保守ツールインタフェース回路33は、一般に直列通信方式を採用し、外部の環境の影響による誤動作を防止するために光通信によってCPU5との通信を行う。
【0075】
以上、各実施形態によれば、制御装置の動作速度を手動および自動で切替設定する機能を備えることで、一般に制御装置の制御速度の性能を最大限に生かすことが可能の制御装置および1つの制御装置で内蔵するプログラムの内容によって複数の機能に対して最大限の制御性能を生かすことが可能な制御装置を得ることができる。
【0076】
〈他の実施形態〉
上述した第1の実施形態においては、高速/低速制御選択回路2に、低いクロック周波数が設定されている場合を例にして、クロック周波数の切替動作を説明しているが、高速/低速制御選択回路2に、高いクロック周波数が設定され、高いクロック周波数のクロック信号Scが使用されている状態で、低いクロック周波数のクロック信号Scが必要になったときにも、上述したクロック周波数切替手順と同様なクロック周波数切替手順で、クロック周波数が切り替えられる。
【0077】
また、上述した第1の実施形態においては、プログラマブルな2値周波数を選択可能な水晶発振子(または、水晶振動子)を使用して、クロック回路4から低いクロック周波数のクロック信号Scまたは高いクロック周波数のクロック信号Scの何れかを出力させるようにしている。しかし、低いクロック周波数の水晶発振子(または、水晶振動子)と、高いクロック周波数の水晶発振子(または、水晶振動子)とを使用して、クロック回路4から低いクロック周波数のクロック信号Scまたは高いクロック周波数のクロック信号Scの何れかを出力させるようにしても良い。
【0078】
このようにしても、上述した実施形態と同様に、CPU回路5の負荷率が変化したとき、クロック回路4から出力されるクロック信号Scのクロック周波数を切り替え、最適なクロック周波数で、制御装置を動作させることができる。
【図面の簡単な説明】
【0079】
【図1】本発明に係る制御装置の第1の実施形態の構成を示すブロック図。
【図2】図1に示す制御装置の動作例を示すフローチャート。
【図3】本発明に係る制御装置の第2の実施形態の構成を示すブロック図。
【図4】本発明に係る制御装置の第3の実施形態の構成を示すブロック図。
【図5】従来から知られている制御装置の一構成例を示すブロック図。
【符号の説明】
【0080】
1A,1B,1C:制御装置
2:高速/低速制御選択回路(クロック周波数手動設定回路)
3:手動/自動選択回路(クロック周波数切替回路)
4:クロック回路
5:CPU回路
6:バス制御選択回路
7:低速バス制御回路
8:高速バス制御回路
9:プログラム格納メモリ回路
10:データ制御メモリ回路
11:入力ポート回路
12:出力ポート回路
13:回路設定/プログラム設定整合性チェック回路(整合性チェック回路)
14:表示部
15:同期アドレス/制御線
16:同期データ線
17:非同期アドレス/制御線
18:非同期データ線
S1:高速/低速切替信号
S2:高速/低速制御決定信号
S3:自動/手動切替指令
S4:高速/低速切替指令
S5:バス制御回路選択信号
S6:整合性回路無効指令
Sc :クロック信号




 

 


     NEWS
会社検索順位 特許の出願数の順位が発表

URL変更
平成6年
平成7年
平成8年
平成9年
平成10年
平成11年
平成12年
平成13年


 
   お問い合わせ info@patentjp.com patentjp.com   Copyright 2007-2013