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発明の名称 半導体集積回路装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2003−346481(P2003−346481A)
公開日 平成15年12月5日(2003.12.5)
出願番号 特願2002−148798(P2002−148798)
出願日 平成14年5月23日(2002.5.23)
代理人 【識別番号】100081938
【弁理士】
【氏名又は名称】徳若 光政
【テーマコード(参考)】
2G132
5B015
5F083
【Fターム(参考)】
2G132 AA00 AA08 AB01 AK07 AK15 AL00 
5B015 JJ01 JJ21 JJ37 KA04 KA07 KA28 KA33 KA35 KA38 MM07 MM10
5F083 BS27 LA01 LA10 LA21 ZA28
発明者 鍋谷 孝次 / 岩橋 誠之 / 栗田 公三郎
要約 課題
実質的な素子数の増加を防止しつつ、合理的にメモリ動作の高速化と低消費電力化を可能したメモリ回路を搭載した半導体集積回路装置を提供する。

解決手段
プリチャージ信号によりMOSFETを制御してビット線を所定電圧にプリチャージし、記憶情報に従ってオン/オフ状態にされる第1MOSFETと、上記ビット線と直交するワード線によりスイッチ制御れる第2MOSFETによりビット線の放電経路を構成して上記記憶情報に対応した読み出し信号を出力させるとともに、上記ビット線の両端に上記第1及び第2MOSFETによるビット線の放電動作によるビット線電位の変化を抑制するクランプ回路を設ける。
特許請求の範囲
【請求項1】 ビット線と、プリチャージ信号を受けて上記ビット線を所定電圧にプリチャージするプリチャージMOSFETと、記憶情報に従ってオン/オフ状態にされる第1MOSFETと、上記ビット線と直交するワード線によりスイッチ制御されて、上記第1MOSFETと直列接続されてビット線の放電経路を構成して上記記憶情報に対応した読み出し信号を出力させる第2MOSFETと、上記ビット線の両端に設けられ、上記第1及び第2MOSFETによるビット線の放電動作によるビット線電位の変化を抑制するクランプ回路とを具備するメモリ回路を搭載してなることを特徴とする半導体集積回路装置。
【請求項2】 請求項1において、上記ビット線は、読み出し専用のビット線であり、上記ワード線は、読み出し専用のワード線であり、上記第1MOSFETは、スタティック型メモリセルに保持された記憶情報がゲートに供給されるものであり、上記スタティック型メモリセルは、上記読み出し専用のビット線と平行に設けられた一対の書き込み専用の相補ビット線と、上記読み出し専用のワード線と平行に設けられた書き込み専用のワード線の交点に設けられるものであり、上記クランプ回路は、上記第1及び第2MOSFETと同様のパターンで形成されるMOSFETを含む複数のMOSFETを用いて構成されるものであることを特徴とする半導体集積回路装置。
【請求項3】 請求項2において、第1及び第2MOSFETを除く上記クランプ回路に用いられる複数のMOSFETは、上記スタティック型メモリセルを構成するMOSFETのうちの一部を含んで、上記スタティック型メモリセルの対応するMOSFETと同じパターンにより形成されるものであることを特徴とする半導体集積回路装置。
【請求項4】 請求項3において、上記クランプ回路は、第1MOSFET及び第2MOSFETに対応された2つのMOSFETを上記ビット線とプリチャージ電圧端子との間に直列接続した回路から構成され、上記2つのうちの一方のMOSFETは、クランプ動作の有効/無効を制御する制御信号によりスイッチ制御され、他方のMOSFETは上記プリチャージ電圧により定常的にオン状態にされるものであることを特徴とする半導体集積回路装置。
【請求項5】 請求項4において、上記ビット線の読み出し信号は、上記クランプ回路のクランプ電圧と上記プリチャージ電圧との中間の論理しきい値電圧を持つようにされたインバータ回路によりセンスされるものであることを特徴とする半導体集積回路装置。
【請求項6】 請求項4において、上記制御信号は、テスト動作のときにクランプ動作を無効にするレベルにされるものであることを特徴とする半導体集積回路装置。
【請求項7】 請求項6において、上記テスト動作によりメモリ動作が確認されたものは、上記制御信号がクランプ動作を無効にするレベルに固定されるものであることを特徴とする半導体集積回路装置。
発明の詳細な説明
【0001】
【発明の属する技術分野】この発明は、半導体集積回路装置に関し、例えば読み出し専用のポートを備えた高速メモリ回路を備えたものに利用して有効な技術に関するものである。
【0002】
【従来の技術】本願発明を成した後の公知例調査において、本願発明に関連するものとして(1)特開平05−217374号公報、(2)特開平06−060665号公報の存在が報告された。(1)の公報では、SRAMビット線対(SBL)に設けられたクランプ回路(CRS)とDRAMIO線(DIO)に設けられたクランプ回路(CRD)のうち、双方向転送ゲートBTGが動作するとき、少なくともデータ転送を受ける側のクランプ回路のクランプ機能が停止される。(2)の公報では、SRAMのビット線に、プリチャージトランジスタP1,P2及びP3とビット線レベル補償トランジスタN7,N8を設けて読み出し速度低下を防ぐものである。
【0003】
【発明が解決しようとする課題】SRAMマクロセルを構成するようなメモリセル回路のレイアウトは、小面積化を実現する上で、隣接するメモリセル回路と拡散(LOCOS、FG)を共有する箇所が存在する為、図9に示したようにメモリセルアレイの外周には回路的に動作していないトランジスタからなる斜線を付したようなダミー領域が存在する。つまり、メモリセル回路のレイアウトは、メモリセル周辺回路のレイアウトと比較して、拡散の形状が微小、且つ拡散の密度が高い為、製造工程(露光、CMP等)における外周メモリセルと内部メモリセルの加工形状を同じにする工夫が必要であり、メモリセルアレイの外周には、形状維持の為のダミーメモリセルを付加している。小記憶容量のSRAMマクロセルにおける小面積化を検討する上で、形状ダミーメモリセルのマクロセル面積に占める割合が大きくなるという問題を有する。
【0004】本願発明者等においては、高速なSRAMマクロセルの実現のために読み出し専用ポート、書き込み専用ポートとを備えた2ポートないし4ポートのSRAMマクロセルを検討した。係る多ポートSRAMにおいて、読み出し専用経路として用いられる読み出しビット線の放電電流として作用する情報読み出し電流(Idsn)が大きく、ビット線の負荷容量が小さい場合には、ビット線電位が高速に低下してフル振幅する為、ビット線電位を増幅する読み出し回路のアクセス時間における遅延時間を大きくすることは無いが、ビット線の充電電流として作用するプリチャージ電流(Idsn)が小さい場合には、フル振幅で低下したビット線電位の立上り時間が大きくなり、限界周波数の性能はビット線のプリチャージ回路の性能に依存するようになる。すなわち、素子の製造ばらつきが周波数性能のばらつきに影響する為、限界周波数の性能向上が難しい。
【0005】ビット線プリチャージ開始時間をビット線がフル振幅する前に動作させるようにワード線パルス幅を狭くする場合、ビット線電位をセンス(増幅)するインバータが正常に読み出せる時間(読み出し時間マージン)を小さくすると共に、ノイズ起因によりビット線電位の低下が遅延したときに誤情報を出力する可能性が大きい。そこで、ビット線にクランプ回路を付加することを検討したが、クランプ回路を設ける分だけ更に素子数が増大してしまうし、一律にクランプ回路を設けるとその分消費電流を増大させてしまうという問題が生じる。
【0006】この発明の目的は、実質的な素子数の増加を防止しつつ、合理的にメモリ動作の高速化と低消費電力化を可能にしたメモリ回路を搭載した半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0007】
【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。プリチャージ信号によりMOSFETを制御してビット線を所定電圧にプリチャージし、記憶情報に従ってオン/オフ状態にされる第1MOSFETと、上記ビット線と直交するワード線によりスイッチ制御される第2MOSFETによりビット線の放電経路を構成して上記記憶情報に対応した読み出し信号を出力させるとともに、上記ビット線の両端に上記第1及び第2MOSFETによるビット線の放電動作によるビット線電位の変化を抑制するクランプ回路を設ける。
【0008】
【発明の実施の形態】図1には、この発明に係るSRAMマクロセル一実施例の回路配置図が示されている。メモリセルアレイ(Memory Cell Array)は、2ポートのスタティック型メモリセルがワード線とビット線の交点にマトリックス配置されて構成される。メモリセルアレイのビット線方向の上下には、斜線を付したようにメモリセルアレイの外周における形状維持の為のダミーメモリセルを構成するための素子を利用してクランプ回路が設けられる。つまり、この実施例では面積効率と周波数性能向上の為、メモリセルアレイ内でビット線につながっている動作していないMOSFETを使用してビット線電位クランプ回路を構成するものである。
【0009】上記メモリセルアレイのビット線方向の上下には、スイッチMOS(SW−MOS)が設けられる。このスイッチMOSは、個々のMOSFETにおける基板(バルク)電位Vbとソース電位Vsとを同電位に短絡させるか(Vb=Vs)、あるいは独立な異電位に設定させるか(|Vb−Vs|>0)を制御する回路であり、LSIの通常動作時には短絡接続して使用するが、LSI全体での故障検出テスト(IDDQ試験における電源電流測定)時には、上記電位を独立の設定にさせて使用するのためのものである。
【0010】メモリセルアレイには、ビット線方向において上下に、ワード線方向において左右に分割されて構成される。上記上下に分割されたメモリセルアレイの間には、それぞれのメモリセルアレイに対応してビット線プリチャージ回路(Bit LinePreCharge) 、カラム選択回路(Column Select Circuits)及び両者に共通に用いられる入出力回路(I/O circuits) が設けられる。上記左右に分割されたメモリセルアレイの間には、ワード線選択駆動回路(Word Driver)が設けられ、SRAMマクロセルの中央部には、制御回路(Control Circuits) が設けられる。この制御回路には、ワード線選択のためのXデコーダ、ビット線選択のためのYデコーダ及びビット線プリチャージ回路、入出力回路の動作のための各種タイミング信号を形成する回路も含まれる。
【0011】図2には、図1のメモリセルアレイの一実施例の回路図が示されている。代表として例示的に示されているように、メモリセルMCは、NチャネルMOSFETQ1、Q3と、PチャネルMOSFETQ2とQ4からなる2つのCMOSインバータ回路の入力と出力とが交差接続されてなるラッチ回路と、上記ラッチ回路の一対の入出力ノードと、書き込み用の相補ビット線WBLT<0>、WBLB<0>との間に設けられたNチャネル型の選択MOSFETQ5、Q6及び上記ラッチ回路の一方の入出力ノードにゲートが接続されたNチャネルの増幅MOSFETQ7と、このMOSFETQ7のドレインと読み出し用ビット線RBL<0>との間に設けられたNチャネルの選択MOSFETQ8を含む。また、ラッチ回路の一対の入出力ノードの容量バランスのために、ラッチ回路の他方の入出力ノードには上記MOSFETQ7に対応したMOSFETのゲート容量が付加される。
【0012】上記書き込み用の選択MOSFETQ5とQ6のゲートは、書き込み用のワード線WWL<0>に接続され、上記読み出し用の選択MOSFETQ8のゲートは、読み出し用のワード線RWL<0>に接続される。同様なメモリセルMCがが複数のワード線WWL<1〜n>、RWL<1〜n>及び複数のビット線WBLT<1〜n>,WBLB<1〜n>、RBL<1〜n>の交点にそれぞれ設けられてメモリセルアレイが構成される。
【0013】メモリセルアレイのビット線方向の上下端には、斜線を付したようにダミー回路を兼ねたクランプ回路DM&BLCが設けられる。特に制限されないが、上記回路DM&BLCは、メモリセルと同じ構成で同じパターンの素子を配置するものであってもよいが、この実施例では面積縮小のためにメモリセルMCに対して半分の回路を構成する素子が形成される。そのうち、MOSFETQ9〜Q12の4個がクランプ回路として用いられる。メモリセルのMOSFETQ5又はQ6に対応したMOSFETは共にも接続されない。
【0014】CMOSインバータ回路に対応したMOSFETQ10とQ9は、それ自体はクランプ回路として動作しないが、ダミー領域のメモリセルに供給される電源電圧VDDをクランプ回路に利用するために使用される。つまり、PチャネルMOSFETQ10のソース、ゲート及びドレインが電源電圧VDDに接続され、MOSFETQ9のソースとドレインは回路の接地電位VSSに接続され、ゲートは上記MOSFETQ10のソース,ゲート及びドレインと接続される。これにより電源電圧VDDよりチャージされるキャパシタとして機能するが、クランプ回路として必要なものではない。
【0015】メモリセルにおける読み出し回路に対応したMOSFETQ11とQ12がクランプ回路として用いられ、MOSFETQ11のゲートとドレインとが電源電圧VDDに接続される。このMOSFETQ11と読み出し用ビット線RBL<0>との間に上記MOSFETQ12が設けられ、そのゲートには制御信号CTRLBLCが供給される。この制御信号CTRLBLCは、クランプ回路の動作を有効/無効にする制御信号である。
【0016】例えば、制御信号CTRLBLCをロウレベルにすると、MOSFETQ12がオフ状態となり、ビット線RBLと電源電圧VDDとの間のMOSFETQ12及びQ11による電流経路が断たれて、クランプ動作が無効とされる。上記制御信号CTRLBLCをハイレベル(H)にするとビット線RBLと電源電圧VDDとの間にMOSFETQ12とQ11の直列回路が接続される。メモリセルアレイの上側に設けられたDM&BLC回路にも上記同様な回路が設けられるものである。
【0017】PチャネルMOSFETQ13は、読み出し用ビット線RBL<0>のプリチャージ回路を構成し、プリチャージ信号BLPC/のロウレベルによりビット線RBL<0>を電源電圧VDDにプリチャージする。PチャネルMOSFETQ14とNチャネルMOSFETQ15からなる増幅回路は、センスアンプの入力段を構成し、PチャネルMOSFETQ14のゲートは、読み出し用ビット線RBL<0>に接続され、ドレインと回路の接地電位との間には負荷としてのNチャネルMOSFETQ15が設けられる。MOSFETQ14に比べてMOSFETQ15のコンダクタンスが小さくされ、MOSFETQ14のしきい値電圧を利用してビット線RBLのハイレベル/ロウレベルの判定が行われる。
【0018】上記MOSFETQ15は、ワード線が選択された読み出し動作のときにオン状態とされて、増幅回路での消費電流が削減される。例えば、カラム選択信号に対応した選択信号YS’によってオン状態にされ、読み出し用ビット線RBL<0>に読み出された信号の増幅を行う。このようなMOSFETQ14とQ15からなる初段増幅回路の出力信号は、CMOSインバータ回路INVにより増幅されて電源電圧VDDのようなハイレベル又は回路の接地電位VSSのようなロウレベルが形成される。
【0019】ワード線RWL、WWLは、内部クロック信号の立ち上がりに同期したパルス駆動方式が採用される。上記メモリセルMCの情報読み出しは、ゲート受けのシングルエンド型読み出し方式が採用される。特に制限されないが、ワード線が通過するダミーメモリセルは配置しない。言い換えるならば、前記図9のようにメモリセルアレイの周辺部には、一律にダミー領域を設けるのではなく、ビット線の両端側にのみ配置する。ワード線の両端側にはダミー領域が省略される。この理由は、半導体製造技術の進展により、レイアウトパターンの疎密情報を元にして加工形状が同一になるように、予めレイアウト上で光学補正パターンを入れたり、マスク(レチクル)データ作成時にリニアリティ補正処理をかけるような工夫によって形状ダミーメモリセルを省略するものである。ただし、ビット線の両側のダミー領域は、メモリセルの半分の回路素子としたり、クランプ回路との併用を行うことによって、その存在意義を有するものである。
【0020】図3には、この発明に係るSRAMマクロセルの動作の一例を説明するための波形図が示されている。図3(A)は、製造ばらつきが無い場合で、クランプ回路を使用しない場合の波形図が示されている。図3(B)は、製造ばらつきによりビット線プリチャージ能力が低下した場合の波形図が示されている。図3(C)は、製造ばらつきによりビット線プリチャージ能力が低下した場合にクランプ回路を動作させた場合の波形図が示されている。図3(B)及び(C)において、クロック信号CLK、読み出しワード線RWL及びビット線プリチャージ信号BLPCは、図(A)に示したものに対応している。
【0021】図3(A)のように製造ばらつきが無く、設計値通りのプリチャージ電流が得られる場合には、第1サイクル目のようにクロック信号CLKのハイレベルへの変化に対応してビット線プリチャージ信号(カラム選択信号)BLPCがハイレベルからロウレベルに変化し、反転信号BLPC/がロウレベルからハイレベルに変化する。これにより、図2のPチャネルMOSFETQ13がオフ状態となり、ビット線RBLは電源電圧VDDのようなプリチャージレベルでフローティング状態になる。このようなプリチャージ動作の終了に対応して、読み出しワード線RWLがロウレベルからハイレベルの選択レベルになる。
【0022】メモリセルの記憶情報(論理“1”読出)のときには、MOSFETQ7がオン状態であり、上記ワード線RWLの選択動作によるMOSFETQ8のオン状態に対応して、ビット線RBLのディスチャージが開始されてロウレベルに変化させる。上記のようなビット線RBLのロウレベルへの変化が、PチャネルMOSFETQ14のしきい値電圧に対応されたセンスアンプの閾値Vsaよりも低下すると、センスアンプの初段出力SAoutは、ロウレベルからハイレベルに変化する。
【0023】クロック信号CLKのロウレベルへの変化に対応して、ワード線RWLの選択期間が終了してワード線RWLはロウレベルの非選択レベルになる。ワード線RWLが非選択レベルになると、プリチャージ信号BLPCがハイレベルに変化し、プリチャージ動作を開始する。つまり、BLPC/がロウレベルに変化して上記プリチャージMOSFETQ13がオン状態となり、ビット線RBLをロウレベルからハイレベルに変化させる。
【0024】前記のように製造ばらつきが無く、設計値通りのプリチャージ電流が得られる場合には、第2サイクルのクロック信号CLKのハイレベルに変化に対応して、ビット線のプリチャージ動作が終了するまでの間にビット線RBLの電位は電源電圧VDDのようなプリチャージ電圧に到達する。前記同様にメモリセルの記憶情報(論理“1”読出)を行うと、再びビット線RBLの電位がセンスアンプの閾値Vsa以下となり、前記のようなセンスアンプ出力信号SAoutを形成する。
【0025】第3サイクル目では、前記と異なりメモリセルの記憶情報(論理“0”読出)を行うと、ビット線RBLの電位はプリチャージ電圧VDDのままとなり、センスアンプの閾値Vsa以上となり、センスアンプの初段MOSFETQ14がオフ状態のままであるために、ロウレベルのセンスアンプ出力信号SAoutを形成することとなる。
【0026】図3(B)のように製造ばらつきが有り、設計値通りのプリチャージ電流が得られない場合には、1サイクル目において、クロック信号CLKのロウレベルへの変化に対応して、ワード線RWLの選択期間が終了してワード線RWLはロウレベルの非選択レベルになり、プリチャージ信号BLPCがハイレベルに変化し、プリチャージ動作を開始するが、第2サイクルのクロック信号CLKのハイレベルへの変化に対応して、ビット線のプリチャージ動作が終了するまでの間にビット線RBLの電位は電源電圧VDDのようなプリチャージ電圧に至らなく、最悪のときにはセンスアンプの閾値Vsaにすら到達しない。
【0027】前記同様にメモリセルの記憶情報(論理“1”読出)を行うときには、表面的には問題なく、前記同様にセンスアンプ出力信号SAoutが形成される。しかしながら、第3サイクル目では、ビット線RBLのプリチャージ電圧が上記センスアンプの閾値Vsaに至らないために論理“0”読出であるにも関わらず前記論理“1”読出と同じ読み出し信号を出力し、誤情報出力が生じてしまうものである。この図3(B)の動作は、クランプ回路を使用しないで、周波数特性の劣るチップ又はSRAMマクロセルのテスト動作の波形も同様となる。
【0028】図3(C)のように製造ばらつきが有り、設計値通りのプリチャージ電流が得られない場合でも、クランプ回路を動作させた場合には、第1サイクル目でのメモリセルの記憶情報(論理“1”読出)のときには、MOSFETQ7がオン状態であり、上記ワード線RWLの選択動作によるMOSFETQ8のオン状態に対応して、ビット線RBLのディスチャージが開始されてロウレベルに変化させるが、クランプ回路の動作によって、ビット線RBLのロウレベルは、上記メモリセルのMOSFETQ7、Q8と、クランプ回路を構成するMOSFETQ11、Q12による分圧回路での分圧電圧に対応したクランプ電圧Vclに対応した電圧に制限される。
【0029】言い換えるならば、クランプ回路が無い場合のようにビット線RBLの電位が接地電位まで低下しないで、電源電圧と接地電圧の中間電位Vclまでしかビット線RBLの電圧変化が生じない。それ故、設計値通りのプリチャージ電流が得られない場合でも、ビット線RBLをプリチャージ電圧VDDまで変化させるに必要な時間が短くてよく、図のようなサイクル短縮によって、第2サイクルのクロック信号CLKのハイレベルへの変化に対応して、ビット線のプリチャージ動作が終了するまでの間にビット線RBLの電位を電源電圧VDDのようなプリチャージ電圧に到達させることができる。これにより、3サイクル目のような論理“0”読出も正しく行うようにすることができる。
【0030】この実施例のビット線電位クランプ回路は、使用/未使用の制御可能な回路で構成されている。つまり、制御信号CTRLBLCをハイレベルにすると、MOSFETQ12がオン状態となり、クランプ回路は、使用(動作)状態となる。これに対して、制御信号CTRLBLCをロウレベルにすると、MOSFETQ12がオフ状態となり、クランプ回路は、未使用(非動作)状態となる。このようなクランプ回路の使用/未使用の切り替えは、図3(B)のように周波数性能の低いチップを早期に摘出して信頼性向上を図る為に有益である。つまり、テスト時上記クランプ回路を未使用にして、プリチャージ回路の実力を判定することができる。
【0031】クランプ回路は、前記のようにMOSFETQ11、Q12と読み出し系のMOSFETQ7、Q8との間でワード線RWLの選択期間に直流電流を流すものであるので消費電流を増加させてしまう。したがって、プリチャージ回路が有効に機能しているのにも関わらず、一律にクランプ回路を動作させるのは低消費電力の点から無駄である。そこで、上記クランプ回路を未使用状態でのテストの結果により、周波数性能の低いチップと判定されたSRAMマクロセルのクランプ回路を動作させる。したがって、テスト結果により、ヒューズ等を切断して上記制御信号CTRLBLCをハイレベルに又はロウレベルに設定することが有益である。
【0032】図4には、この発明に係るSRAMマクロセルの一実施例の素子レイアウト図が示されている。同図には、メモリセルMCとダミー回路を兼ねたクランプ回路DM&BLCが示されている。同図はソース,ドレインの拡散層(半導体領域)とそれに対応したゲート電極のパターンが示されている。メモリセルMCは、図9に示したと同様に左右及び上下方向において隣接するもの同士がミラー反転パターンで構成され、かく、電源電圧や接地電位を供給する半導体領域の共通化が行われるものである。ダミー回路を兼ねたクランプ回路DM&BLCは、前記説明したようにメモリセルの半分の回路素子で構成される。例えば、前記図2のようにメモリセルMCがMOSFETQ1〜Q8で構成される場合、その半分の素子で構成される。
【0033】図5には、図4のA−B線での素子構造断面図が示されている。P型半導体基板PSUB上に、深い深さのN型のウェル領域DWELLが設けられて基板との電気的分離が行われる。このDWELL上には、NチャネルMOSFETを形成するためのP型ウェル領域が設けられ、そこにN+拡散層をソース,ドレインするNチャネルMOSFETが設けられる。
【0034】図4の実施例のような基本パターン繰返し単位が、半導体基板上において規則正しく配置させられる。このような規則的なレイアウトではなく、同じ領域列を成すべき複数の単位領域が、他の回路を構成する素子領域など挟んで配置されてしまうようなことによって、互いに比較的大きな距離を持って配置されるような場合、次のような難点が生ずる。すなわち複数の単位領域が、半導体集積回路装置の製造条件の変動に基づくようなパターンの寸法のマクロ的な変動もしくはパターン歪みのマクロ的な変動による影響を強く受けるようになり、相対的に大きなパターン形状の相違を生ずることになる。
【0035】半導体チップを実装することなどによって半導体チップに与えられてしまう機械的応力は、半導体チップの部分部分によって異なる可能性が大きいので、複数の単位領域の相互では互いに比較的大きく異なったものとなる可能性を持つ。回路に電源電流が流れることによってもたらされる動作温度の上昇は、複数の単位領域相互に対して一様でなくなる。ゲート絶縁膜の厚さや、導入不純物の微妙な濃度変化も、また複数の単位領域相互が比較的離れていることによって比較的大きくなってしまう危険性を持つ。これに対して、規則的なレイアウトによる場合、同じ領域列に有る複数の単位領域は、それらが比較的近接して配置され、互いに同じサイズ、同じ方向を持って構成されていることから、上述のような相対的なパターン寸法、パターン歪み、機械的応力、動作温度、膜厚、不純物濃度による影響を受け難い。
【0036】いわゆる位相シフトマスク技術は、半導体集積回路装置を構成する回路素子、配線等を、いわゆるサブミクロンレベルに微細化する上での有効な技術と理解される。係る位相シフトマスク技術では、マスクとする感光材層を感光せしめる際の光の位相差のわずかな変化にも起因して、得るべきパターンの左右形状の相違のように、パターンに非対称性ないしは歪みをもたらすことが有る。規則的な素子レイアウトは、その種のパターン歪みが有っても、複数の単位領域相互の電気特性の偏りを充分に小さくする事が可能である。
【0037】図4の構成によって得られるMOSトランジスタの電気特性の偏りを更に充分に排除する必要が或る場合には、図4の基本繰返し単位の複数によって構成される全体配列の端部効果を解消するためのダミー領域が設定される。ダミー領域は、上記全体配列の上記端部を、レイアウト的に上記全体配列の内部と対等にするための構成であり、係るダミー領域に形成される素子を、上記の目的の他にも有効利用することにより回路機能としての向上も図ることができる。
【0038】図6には、この発明に係るSRAMマクロセルの一実施例のブロック図が示されている。この実施例は、書き込み専用ポートと読み出し専用ポートとを持つ2ポートのSRAMマクロセルに向けられている。メモリセルアレイMARYにおいては、前記図2に示したような2ポートのメモリセルがワード線(書き込み用と読み出し用)及びビット線(書き込み用と読み出し用)の交点にマトリックス配置されている。PCは、プリチャージ回路であり、前記のような読み出し用ビット線RBLに設けられるプリチャージMOSFETQ13の他に、書き込み用のビット線である相補ビット線に設けられるプリチャージ回路、相補ビット線を短絡するイコライズ回路等を含むものである。
【0039】上記読み出し用ビット線RBLは、カラム選択回路RPYWで選択され、それに含まれるセンスアンプにより増幅された読み出し信号は、読み出し用のデータラッチDLに保持され、出力回路とマルチプレクサを通して出力端子Uから出力される。上記マルチプレクサは、入力端子Dから入力されるデータをテストTESTにより出力させる機能も持つ。入力端子Dから入力される書き込み信号は、書き込みデータラッチIWDLに入力され、この書き込み信号は、インバータ回路で形成された反転増幅信号とともに書き込み用カラム選択回路WPYWで選択された相補の書き込み用ビット線に伝えられて、書き込みワード線によって選択されたメモリセルに書き込まれる。
【0040】クロックイネーブル信号CEとクロック信号CKNはクロック発生回路CKGに入力され、内部回路の動作に必要なクロック信号が形成される。このクロック信号は、読み出し系回路及び書き込み系回路の両方に用いられる。入力インターフェイスとしては、読み出し用と書き込み用が設けられる。
【0041】読み出し系の入力インターフェイスは、読み出し動作を指示する制御信号RPEとアドレス信号SR(0−5)(6−8)である。上記信号RPEは、入力回路IB1を通して取り込まれ、クロック信号に同期して上記アドレス信号SR(0−5)(6−8)に対応された入力&ラッチ回路IBL1,IBL2を動作させる。上記アドレス信号SR(0−5)は、X系の読み出しアドレス信号であり、XデコーダXDECに伝えられて、ここで読み出し用ワード線RWLの選択信号が形成される。上記アドレス信号SR(6−8)は、Y系の読み出しアドレス信号であり、YデコーダYDECに伝えられて、ここでカラム選択回路RPYWに伝えられ、読み出し用ビット線の選択信号が形成される。
【0042】書き込み系の入力インターフェイスは、書き込み動作を指示する制御信号WPEとアドレス信号SW(0−5)(6−8)である。上記信号WPEは、入力回路IB2を通して取り込まれ、クロック信号に同期して上記アドレス信号WR(0−5)(6−8)に対応された入力&ラッチ回路IBL3,IBL4を動作させる。上記アドレス信号WR(0−5)は、X系の書き込みアドレス信号であり、XデコーダXDECに伝えられて、ここで書き込み用ワード線WWLの選択信号が形成される。上記アドレス信号WR(6−8)は、Y系の書き込みアドレス信号であり、YデコーダYDECに伝えられて、ここでカラム選択回路WPYWに伝えられ、書き込み用ビット線の選択信号が形成される。
【0043】図7には、この発明が適用されるSRAMマクロセルの他の一実施例の回路図が示されている。この実施例では、4ポートのSRAMに向けられている。メモリセルMCは、前記図2の実施例のよう入力と出力とを交差接続したラッチ回路に対して、2組の書き込み用の相補ビット線WBLT0,WBLB0とWBLT1,WBLB1及びそれらに対応した2組の選択MOSFETが設けられて、書き込み用のワード線WWL0−0,WWL0−1等に接続される。
【0044】読み出し系の2つのポートは、上記ラッチ回路の一対の記憶ノードの信号を受ける2組の読み出しMOSFET及びそれらに対応した2本の読み出し用ビット線RBL0,RBL1と、上記2組の読み出しMOSFETに対応された2本の読み出しワード線RWL0−0,RWL0−1が設けられる。これらのビット線又はワード線に対応して4組のアドレス選択回路がそれぞれ設けられることによって、4ポートのSRAMマクロセルが構成される。
【0045】図8には、この発明が適用される半導体集積回路装置の一実施例のブロック図が示されている。この実施例のLSIは、いわゆる混載DRAMであり、DRAMマクロ(macro) とそれを制御する周辺回路から構成される。上記DRAMマクロは、DRAMコア(core)と、そのタイミング制御を行うタイミングコントロール回路(Timing Control Circuit) 、ライトレジスタ(Write Register)、リードレジスタ(Read Register) 、及びマルチプレクサMUXから構成される。
【0046】この実施例のLSIは、特に制限されないが、キャシュメモリとして用いられる。LSIの外部インターフェイスは、プロセッサに対応したインターフェイスブロック(I/F Block)、メモリに対応したインターフェイスブロック(I/F Block)とを有する。係る2つのインターフェイスブロックに対応して、ライトバッファ(Write Buffer)及びリードバッファ(Read Buffer)及びマルチプレクサMUXが設けられる。特に制限されないが、上記ライトバッファやリードバッファは、スタティック型RAMから構成され、前記マルチプレクサ等はゲートアレイ等で形成された論理回路により構成される。
【0047】上記スタティック型RAMとして、前記説明したような4ポートSRAMマクロセルが用いられる。ライトバッファやリードバッファは、4ポートのSRAMマクロセルで構成されて、プロセッサとDRAMとの間のデータの入出力動作の時間調整に用いられる。つまり、プロセッサは、SRAMマクロセルに対して高速に書き込み/読み出しを行い、プロセッサがメモリアクセスを行わない期間を利用してSRAMマクロセルのDRAMとの間でデータの転送が行われる。
【0048】この発明では、ビット線電位クランプ回路を設けることによりSRAMマクロセルの周波数性能向上を図ることができる。そして、ダミー領域のための未使用のトランジスタを有効利用してクランプ回路を構成することによりSRAMマクロセルの実的な小面積化を図ることができる。上記クランプ回路の使用/未使用の選択によって、製造ばらつきが大きくなったチップ又はSRAMマクロセルに対して、周波数性能のばらつきを抑えることからチップ歩留まり向上を図ること及び周波数性能の低いチップをペレット検査にて摘出できることから、実装コスト、及びテストコストの高い選別テストのコスト低減にも寄与するものとなる。
【0049】以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、ビット線のクランプ電位を上げる場合、NチャネルMOSFET直列接続数を1つにしてもよい。上記に加えて、クランプ回路の配置を1メモリセルアレイ内で1個所にする。接続されるMOSFETの数を変えること等によりクランプ電位の微調整を可能にするものであってもよい。例えば、ビット線のクランプ電位をより下げる必要がある場合、NチャネルMOSFET直列接続数を3つ以上にすればよい。センスアンプ型読み出し回路やダイナミック型読み出し回路での適用に関しても副作用無く使用できる。この発明は、必然的に製造ばらつきが大きくなってしまう論理とメモリが同一チップに実装される論理付きメモリLSIでは単品のメモリLSIより効果的である。
【0050】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。プリチャージ信号によりMOSFETを制御してビット線を所定電圧にプリチャージし、記憶情報に従ってオン/オフ状態にされる第1MOSFETと、上記ビット線と直交するワード線によりスイッチ制御れる第2MOSFETによりビット線の放電経路を構成して上記記憶情報に対応した読み出し信号を出力させるとともに、上記ビット線の両端に上記第1及び第2MOSFETによるビット線の放電動作によるビット線電位の変化を抑制するクランプ回路を設けることにより、実質的な素子数の増加を防止しつつ、合理的にメモリ動作の高速化と低消費電力化を可能にできる。




 

 


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