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発明の名称 不揮発性メモリ、半導体集積回路およびその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2003−281897(P2003−281897A)
公開日 平成15年10月3日(2003.10.3)
出願番号 特願2002−86237(P2002−86237)
出願日 平成14年3月26日(2002.3.26)
代理人 【識別番号】100085811
【弁理士】
【氏名又は名称】大日方 富雄
【テーマコード(参考)】
5B025
5B035
5F083
5F101
5J043
【Fターム(参考)】
5B025 AA07 AB01 AC02 AD04 AD08 AD10 AD15 AE05 AE08 
5B035 AA02 AA07 BB09 CA12
5F083 EP18 EP23 EP33 ER03 ER11 ER21 ER29 GA15 JA35 LA10
5F101 BA45 BB02 BC02 BD22 BE02 BE05 BE07
5J043 AA14 AA22 EE01 LL01
発明者 小田 忠試 / 藤本 義人
要約 課題
デバイスの製造ばらつきにより昇圧速度が変動して書換え耐性が大きく変動したり書換え所要時間が大幅に長くなるのを回避できる不揮発性メモリを提供する。

解決手段
抵抗や容量を含む内部発振器と該発振器で生成された発振信号により昇圧動作する昇圧回路を備えた不揮発性メモリにおいて、デバイス製造ばらつきにより発振周波数が変化し昇圧速度が設計目標値からずれても、昇圧時間を測定して所定の速度で昇圧するように発振周波数をトリミング出来る構成にすることにより、記憶素子に印加されるストレスを減らして書換え耐性を向上させるようにした。
特許請求の範囲
【請求項1】 電源端子と、グランド端子と、複数の不揮発性記憶素子と、制御回路と、前記電源端子に供給される電源電圧を昇圧する昇圧回路と、該昇圧回路の昇圧動作に必要なクロック信号を生成する発振回路とを有し、前記昇圧回路で生成された高電圧が前記不揮発性記憶素子に印加されることで書込みまたは消去が行なわれる不揮発性メモリであって、前記発振回路は発振周波数が可変に構成され、該発振回路における発振周波数を調整するための周波数調整手段と、前記昇圧回路における昇圧開始から所定電位に達するまでの時間に対応した幅を有するパルス信号を生成するパルス生成回路と、該パルス生成回路により生成されたパルス信号を出力する外部端子とを備え、前記発振周波数の調整により前記昇圧回路における昇圧速度が調整可能に構成されていることを特徴とする不揮発性メモリ。
【請求項2】 前記周波数調整手段は、設定データを保持するデータ設定手段と、該データ設定手段に保持されているデータに応じて前記発振回路の動作状態を制御する制御信号を発生する発振制御信号生成回路とからなることを特徴とする請求項1に記載の不揮発性メモリ。
【請求項3】 前記データ設定手段は、設定データを記憶する不揮発性のメモリ回路と、該メモリ回路から読み出されたデータを保持する揮発性のメモリ回路とからなることを特徴とする請求項1または2に記載の不揮発性メモリ。
【請求項4】 前記昇圧回路により昇圧された電圧を所定のレベルでクランプするクランプ回路を備え、前記パルス生成回路は前記制御回路から前記昇圧回路に供給される昇圧開始信号と前記クランプ回路から出力されるクランプレベルに達したことを示す信号とに基づいて生成するパルス信号の立ち上げと立ち下げを制御するように構成されていることを特徴とする請求項1〜3のいずれかに記載の不揮発性メモリ。
【請求項5】 前記パルス信号を出力する外部端子はパッケージに封入された状態では外部に現われない電極端子として設けられていることを特徴とする請求項1〜4のいずれかに記載の不揮発性メモリ。
【請求項6】 前記記憶素子は、ドレイン・ソース領域間のチャンネル形成領域上に酸化膜と窒化膜と酸化膜からなる3層以上のゲート絶縁膜を介してゲート電極が形成され、窒化膜中に電子または正孔が蓄積されることで情報を記憶する絶縁膜積層構造の電界効果トランジスタからなることを特徴とする請求項1〜5のいずれかに記載の不揮発性メモリ。
【請求項7】 電源端子と、グランド端子と、複数の不揮発性記憶素子と、制御回路と、前記電源端子に供給される電源電圧を昇圧する昇圧回路と、該昇圧回路の昇圧動作に必要なクロック信号を生成する発振周波数が可変な発振回路と、該発振回路における発振周波数を調整するための周波数調整手段とを備え、前記昇圧回路で生成された高電圧が前記不揮発性記憶素子に印加されることで書込みまたは消去が行なわれる不揮発性メモリの製造方法であって、前記昇圧回路の昇圧速度を外部の測定装置で測定し、昇圧速度が速い場合には前記発振回路の発振周波数を下げるようなデータを前記周波数調整手段に与え、昇圧速度が遅い場合には前記発振回路の発振周波数を上げるようなデータを前記周波数調整手段に与えて、昇圧速度が調整された不揮発性メモリを得ることを特徴とする不揮発性メモリの製造方法。
【請求項8】 電源端子と、グランド端子と、複数の不揮発性記憶素子と、制御回路と、前記電源端子に供給される電源電圧を昇圧する昇圧回路と、該昇圧回路の昇圧動作に必要なクロック信号を生成する発振周波数が可変な発振回路と、該発振回路における発振周波数を調整するための周波数調整手段と、前記昇圧回路による昇圧開始から所定電位に達するまでの時間に対応した幅を有するパルス信号を生成するパルス生成回路と、該パルス生成回路により生成されたパルス信号を出力する外部端子とを備え、前記昇圧回路で生成された高電圧が前記不揮発性記憶素子に印加されることで書込みまたは消去が行なわれる不揮発性メモリの製造方法であって、前記昇圧回路を動作させ前記外部端子に出力されるパルスの幅を外部の測定装置で測定し、昇圧速度が速い場合には前記発振回路の発振周波数を下げるようなデータを前記周波数調整手段に与え、昇圧速度が遅い場合には前記発振回路の発振周波数を上げるようなデータを前記周波数調整手段に与えて、昇圧速度が調整された不揮発性メモリを得ることを特徴とする不揮発性メモリの製造方法。
【請求項9】 前記外部装置による前記測定と昇圧速度が所定よりも速いか遅いかの判定と前記周波数調整手段への前記データの設定とを繰り返し行なって前記昇圧回路の昇圧速度を最適値に近付けることを特徴とする請求項7または8に記載の不揮発性メモリ。
【請求項10】 複数の第1不揮発性記憶素子を含むメモリアレイと、上記メモリアレイに結合され、所望の不揮発性記憶素子に記憶された情報を消去するために、上記所望の第1不揮発性記憶素子に供給される消去パルスを形成する昇圧回路と、上記昇圧回路に結合され、上記昇圧回路へ昇圧動作の為のクロックを供給する発振回路と、上記発振回路に結合され、上記発振回路から出力される上記クロックの周波数を調整するための制御回路とを有し、上記制御回路は、トリミング情報が格納される第2不揮発性記憶素子と、上記第2不揮発性記憶素子に格納された上記トリミング情報を初期化動作に応答して格納されるレジスタと、上記レジスタに格納された上記トリミング情報に応答して制御信号を出力するトリミング制御回路とを有し、上記発振回路は、それぞれがインバータと抵抗素子とを含む複数段の遅延回路を有し、上記複数段の遅延回路内の所望の複数の遅延回路にはその入力と出力と間にバイパス経路が設けられており、上記トリミング制御回路から出力される上記制御信号は、上記バイパス経路の導通・非導通を制御する、ことを特徴とする半導体集積回路。
【請求項11】 複数の第1不揮発性記憶素子を含むメモリアレイと、上記メモリアレイに結合され、所望の不揮発性記憶素子に記憶された情報を消去するために、上記所望の第1不揮発性記憶素子に供給される消去パルスを形成する昇圧回路と、上記昇圧回路に結合され、上記昇圧回路へ昇圧動作の為のクロックを供給する発振回路と、有し上記発振回路は、それぞれがインバータと抵抗素子とを含む複数段の遅延回路を有し、上記複数段の遅延回路内の所望の複数の遅延回路にはその入力と出力と間にバイパス経路が設けられる、ことを特徴とする半導体集積回路。
【請求項12】 さらに、 上記発振回路に結合され、上記発振回路から出力される上記クロックの周波数を調整するための制御回路とを有し、上記制御回路は、トリミング情報が格納される第2不揮発性記憶素子と、上記第2不揮発性記憶素子に格納された上記トリミング情報を初期化動作に応答して格納されるレジスタと、上記レジスタに格納された上記トリミング情報に応答して制御信号を出力するトリミング制御回路とを有し、上記トリミング制御回路から出力される上記制御信号は、上記バイパス経路の導通・非導通を制御する、ことを特徴とする請求項11に記載の半導体集積回路。
発明の詳細な説明
【0001】
【発明の属する技術分野】本発明は、不揮発性半導体記憶装置における書込み及び消去方式に関し、例えば電気的に消去及び書込み可能なEEPROM(エレクトリカリ・イレーサブル・アンド・プログラマブル・リード・オンリ・メモリ)のような不揮発性記憶装置およびそれを内蔵したマイクロコンピュータのようなLSI(大規模半導体集積回路)に利用して有効な技術に関するものである。
【0002】
【従来の技術】消去及び書込み可能な不揮発性半導体記憶装置(以下、不揮発性メモリと称する)を構成する記憶素子として、例えば、ドレイン・ソース領域間のチャンネル形成領域上にゲート絶縁膜を介して形成されたフローティングゲートと、かかるフローティングゲート上にゲート間絶縁膜を介して形成されたコントロールゲートとを有し、該フローティングゲートに電子を蓄積するか否かで情報を記憶するいわゆる2層ゲート構造のMOSFETがある。また、チャンネル形成領域上に酸化膜と窒化膜と酸化膜からなる3層のゲート絶縁膜を介してゲート電極が形成され、窒化膜中に電子または正孔が蓄積されることで情報を記憶するいわゆるMONOS構造のMOSFETからなる不揮発性記憶素子がある。これらの不揮発性記憶素子は、情報の読み出しのためには比較的低い電圧しか必要としないのに対して、情報の書込み及び情報の消去のためには、ホットキャリヤの注入やゲート絶縁膜でのトンネル電流の発生をもたらすような比較的高い電圧を必要とする。従来の不揮発性メモリでは、書込みや消去に用いる高電圧を発生する昇圧回路を内蔵させることによって、単一電源で動作可能なように構成されることが多い。
【0003】ところで、従来、窒化膜中に電子または正孔を蓄積することで情報を記憶するMONOS構造のMOSFETを記憶素子とする不揮発性メモリにおいては、書込み時には記憶素子のゲートに正電圧(Vcc)を、またウェル領域(バックゲート)に負の高電圧(−Vpp)を印加して電子を窒化膜中に蓄積する。一方、消去時にはゲートに負の高電圧(−Vpp)を、またウェル領域に正電圧(Vcc)を印加して正孔を窒化膜中に蓄積して記憶素子のしきい値を変化させるようにしている。ここで、書込み及び消去に使用される負の高電圧は一般にチャージポンプにより発生されるが、チャージポンプによる昇圧速度が速すぎると記憶素子に与えるストレスが大きくなるため、最大書換え回数(以下、書換え耐性と称する)に制限が生じるという不具合がある。一方、チャージポンプによる昇圧速度が遅すぎると所定の時間内に消去動作が終了しないという不具合がある。
【0004】
【発明が解決しようとする課題】EEPROMはICカードなどに使用されるが、顧客の用途により動作周波数の範囲を広く持つICカードに使用される場合であってもその不揮発性記憶素子の書換え時間を一定に保つように、EEPROM内部にチャージポンプを動作させるための独自の発振器を持つ場合が多い。この内部発振器として、抵抗や容量とインバータを組み合わせた低コスト化が可能なリングオシレータ回路を用いる場合、製造プロセスの変化やウェハ上での形成場所によって抵抗値や容量値がばらついて、発振周波数がばらつくことがある。例えば抵抗値や容量値が小さくなると発振周波数は高くなる。そして、発振周波数が高くなるとチャージポンプにおける平均の昇圧速度が速くなって、メモリの書換え耐性が低くなってしまうという不具合が発生する。また、逆に抵抗値や容量値が大きい方へばらついて発振周波数が低くなった場合には、チャージポンプにおける平均の昇圧速度が遅くなって、所定の時間内に書換えに必要な負の高電圧(−Vpp)まで昇圧しきれなくなってしまうという不具合が発生する。
【0005】本発明の目的は、書込み、消去に使用する高電圧を発生する昇圧回路の昇圧速度を調整することができるようにし、これによって書換え耐性の高い不揮発性メモリを提供することにある。本発明の他の目的は、デバイスの製造ばらつきにより昇圧速度が変動して書換え耐性が大きく変動したり書換え所要時間が大幅に長くなるのを回避できる不揮発性メモリを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【0006】
【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。すなわち、不揮発性メモリの書換え耐性を向上させる上では書込みや消去に際して昇圧回路における昇圧速度が重要であり、昇圧速度が遅いほど記憶素子に与えるストレスが小さくなって書換え耐性は高くなり、昇圧速度が速いほど記憶素子に与えるストレスが大きくなって書換え耐性は下がるため、予め設定された書換え所要時間内に昇圧が終了する範囲内で昇圧速度は遅くかつ製造ばらつきに関わらず昇圧速度が一定であることが望ましい。つまり、昇圧速度が遅いほど書換え耐性は高くなるが、遅すぎると書換え所要時間が長くなるので両者のバランスを図ることが重要である。
【0007】本発明は、書込み及び消去に使用する高電圧を発生する昇圧回路と該昇圧回路を動作させるための昇圧用クロック信号を発生する発振回路とを備えた不揮発性メモリにおいて、デバイスの製造ばらつきにより発振回路の周波数が変化し昇圧速度が設計目標値からずれても、昇圧時間を測定して得られた測定値に基づいて所定の速度で昇圧が行なわれるように、発振周波数をトリミングで修正出来る構成としたものである。より具体的には、昇圧回路を起動させる起動許可信号でセットされ、昇圧電圧を書換えに必要な電圧(−Vpp)にクランプするクランプ回路のクランプ信号によりリセットされるパルスを発生する回路を設け、発振回路で生成され昇圧回路に供給される発振信号のパルス幅を測定し、所定の昇圧速度が得られるように発振回路をトリミングできる構成とした。これにより、書込みや消去に際して記憶素子に与えるストレスが小さくなるため不揮発性メモリの書換え耐性を向上させることができるとともに、書換え所要時間が大幅に長くなるのを回避することができる。
【0008】さらに、上記した手段によれば、ユーザーの要望ないしは用途に応じて、書換え耐性よりもデータ保証時間の方を優先したい場合には昇圧速度を速くし、データ保証時間よりも書換え耐性の方を優先したい場合には昇圧速度を遅くして、書換え耐性とデータ保証期間のバランスを最適化した不揮発性メモリを容易に提供することができる。すなわち、不揮発性メモリは、昇圧速度を遅くするほど記憶素子に与えるストレスが小さくなり書換え耐性が向上するが、一般には仕様によって書換え時間は製品ごとにある一定の値に決められることが多く、そのような場合に、昇圧速度を遅くしすぎると高電圧印加時間が短くなり、書換え後どの位長い時間そのまま放置してもデータが変化しないか保証するデータ保証時間が短くなってしまう。
【0009】しかるに、本発明においては、書込み及び消去に使用する高電圧を発生する昇圧回路を動作させるためのクロック信号を発生する発振回路の周波数をトリミングで修正乃至調整可能な構成を有する。そのため、上記昇圧回路の昇圧速度は、上記発振回路から出力されるクロック信号の周波数をトリミングにより高くしたりあるいは低くしたり調整することで、書換え耐性またはデータ保証時間のいずれを優先させるか選択できるようになる。
【0010】
【発明の実施の形態】以下、本発明の好適な実施例を図面に基づいて説明する。図1には、本発明を適用した電気的に消去及び書込み可能な不揮発性メモリの一例としてのEEPROMの実施例のブロック図を示す。特に制限されないが、この実施例のEEPROMを構成する記憶素子は、チャンネル形成領域上に酸化膜と窒化膜と酸化膜からなる3層のゲート絶縁膜を介してゲート電極が形成され、窒化膜中に電子または正孔が蓄積されることで情報を記憶するいわゆるMONOS構造のMOSFET(図2参照)で構成される。上記EEPROMは、かかる記憶素子がマトリックス状に配置されてなるメモリアレイ、該メモリアレイの選択や書込み、読出し動作を行なうメモリ周辺回路、書込みや消去に必要な高電圧を発生するチャージポンプ回路によって構成される昇圧回路などが単結晶シリコンのような1個の半導体チップ上に形成される。
【0011】図1において、10はワード線WLとデータ線DLが互いに交差する方向に配設され、各ワード線WLとデータ線DLとの交点にそれぞれ不揮発性記憶素子を含むメモリセルが配置されたメモリアレイである。特に制限されるものでないが、この実施例のメモリアレイ10では、1つのワード線WLに1024個すなわち128バイトのメモリセルのコントロールゲートが接続され、同一行のメモリセルは8個ずつすなわちバイト単位で同一のウェル領域WELL0〜WELL127上に形成されている。
【0012】また、同一のデータ線DLに接続される同一列のメモリセルは同一のウェル領域WELL0〜WELL127上に形成されている。さらに、メモリアレイ10内には、各メモリセルの記憶素子に書込み電圧や消去電圧を印加するための高圧ワード線HWLが上記各ワード線WLに平行して、また記憶素子に接地電位を印加するための共通ソース線SLが上記データ線DLに平行して、それぞれ配設されている。
【0013】上記メモリアレイ10を構成するメモリセルは、図3にも示されているように、不揮発性記憶素子としてのMONOS−MOSFET Qmと、該MOSFET Qmとチャネルが直列になるように接続された選択スイッチ用MOSFETQsとから構成されており、このうち選択スイッチ用MOSFET Qsのゲートがワード線WLに、ドレイン(もしくはソース)がデータ線DLにそれぞれ接続され、MONOS−MOSFET Qmのゲートは高圧ワード線HWLに、ソース(もしくはドレイン)は共通ソース線SLにそれぞれ接続されている。Vwellは、MOSFET Qm,Qsの基体(バックゲート)に印加されるウェル電位である。
【0014】図1において、11は上記メモリアレイ10の各ウェル領域WELL0〜WELL127に書込み電圧や消去阻止電圧を印加するウェル電位制御回路、12はメモリアレイ10の各データ線DLに接続され選択メモリセルからデータ線上に読み出された電位を増幅して読出しデータをラッチしたり書込み時にデータ線DLにのせる書込みデータを保持するカラムラッチ回路、13は読出しデータをチップ外部へ出力したりチップ外部より入力される書込みデータを取り込んで上記データラッチへ転送するデータ入出力回路、14は外部から入力されるカラムアドレスAyをデコードして上記ウェル電位制御回路11により電圧を印加するウェルを選択したりカラムラッチ回路12にラッチされるデータをバイト単位で選択するカラムデコーダである。
【0015】上記カラムデコーダ14は、バイト単位の読出し、書込みモードでは上記カラムラッチ回路12に対してアドレス信号に対応したバイトのデータをデータ線DLとデータ入出力回路13との間で転送させるとともに、ページモードでは例えば内部のアドレスカウンタを更新しながら128バイトのデータをバイト単位で順次データ入出力回路13から取り込んだり、データ入出力回路13へ出力したりする。さらに、15は外部から入力されるロウアドレス信号Axをデコードしてメモリアレイ11内の一本のワード線WLを選択したり高圧ワード線HWLに消去電圧を選択的に印加したりするロウアドレスデコーダ、16は外部から入力されるチップ選択状態を示す前記チップセレクト信号/CS、データの書込みまたは読出し動作を指示するリード/ライト信号R/Wなどに基づいて動作モードを判定してそれぞれのモードに応じた内部タイミング制御信号を生成するタイミング制御回路である。
【0016】また、この実施例のEEPROMには、外部から入力される基準クロック信号φsに基づいて上記タイミング制御回路16で必要とされる内部クロック信号φcを発生するクロック発生回路17、書込み時や消去時に必要とされる高電圧−Vppを生成する高圧電源回路20等が設けられている。高圧電源回路20で発生された高電圧−Vppは、上記ウェル電位制御回路11やカラムラッチ回路12、ロウアドレスデコーダ15に対して各動作モードに応じた所定のタイミングで供給される。
【0017】上記高圧電源回路20は、外部から供給される5Vまたは3.3Vや1.8Vのような電源電圧Vccを昇圧して書込み・消去に必要な−7V,−10V,−11Vのような高電圧−Vppを生成するチャージポンプなどからなる昇圧回路21、該昇圧回路21の動作に必要な昇圧用クロックの基準となる発振信号φoscを生成するリングオシレータのような発振回路22、生成された発振信号φoscを分周して昇圧用クロックを生成する分周回路23、発振回路22の発振周波数を調整するトリミング制御回路24、昇圧された電圧を所望の電位にクランプするクランプ回路25などで構成される。上記クランプ回路25は、昇圧された電圧−Vppがクランプ電圧に到達するとVpp到達信号VPSTを出力するように構成される。なお、クランプ回路は、フラッシュメモリなどでも頻繁に使用されている公知の回路と同様の構成を有する回路を使用することができるので、具体的な回路の例示と説明は省略する。
【0018】さらに、本実施例のEEPROMには、上記トリミング制御回路24で利用されるトリミング情報を記憶する電気的に書き込み及び消去可能な不揮発性メモリなどの記憶回路からなるデータ設定回路18と、該データ設定回路18に設定されている情報を読み出して保持する揮発性メモリもしくはレジスタ19が設けられている。データ設定回路18に設定されるトリミング情報(データ)のために専用の外部端子を設けても良いが、前記データ入出力回路13が接続されているデータ入出力端子I/Oを使用して入力するように構成することができる。これによって外部端子数を減らすことができる。また、専用の外部端子とする場合には、EEPROMチップが樹脂などからなるパッケージに封入される際にはその外部リード端子(ピン)に接続されないいわゆる隠しパッドと呼ばれる電極端子とすることができる。
【0019】なお、上記電源回路15は、書込み及び消去時の上記高電圧−Vppの他にも、読出し電圧、ベリファイ電圧等チップ内部で必要とされるVcc以外の電源電圧を発生するとともに、メモリの動作状態に応じてこれらの電圧の中から所望の電圧を選択して上記ウェル電位制御回路11やカラムラッチ回路12、ロウアドレスデコーダ15等に供給する。
【0020】さらに、この実施例では、上記タイミング制御回路16から出力される信号に基づいて消去時の高電圧−Vppの昇圧に要する時間を外部で測定可能にするための昇圧モニタパルスVRESを生成するモニタパルス生成回路30が設けられている。また、生成されたパルスをチップ外部へ出力するための端子PMNTも、EEPROMの通常動作時には不使用にすることができるので、隠しパッドと呼ばれる電極端子とすることができる。
【0021】このモニタ用端子PMNTの電位をプロセスの最終工程でテスタなどの測定装置により測定することで、−Vppの昇圧に要する時間を外部で知ることができる。測定された時間に応じて上記トリミング制御回路24で利用されるトリミング情報を決定し記憶回路18に記憶することによって、昇圧回路21における昇圧速度を最適に調整することが可能になる。また、モニタ用端子PMNTを隠しパッドとして設けることにより、パッケージ状態における外部リード端子(ピン)の数を減らすことができる。
【0022】さらに、この実施例では、外部のCPUなどから供給される書き換えバイト数に対応したパルスを有するバイト信号/LD2を計数するカウンタ部26が設けられており、このカウンタ部26の計数値に応じて分周回路23における分周比を変更することで、書き換えバイト数にも応じて昇圧回路21における昇圧速度を制御できるように構成されている。具体的には、書き換えバイト数が少ないときは昇圧回路21に周波数の低いクロックを供給して昇圧動作を遅くさせるように分周回路23を制御する。また、書き換えバイト数が多いときは昇圧回路21に周波数の高いクロックを供給して昇圧動作を速くさせるように分周回路23を制御する。
【0023】MONOS構造のMOSFETを記憶素子とし図1のような構成を有するEEPROMにおいては、消去時に同一ワード線の非選択のウェルに高電圧−Vppを印加するため、書換えバイト数によって非選択のウェルの数が変わりそれによって昇圧回路の負荷の大きさが変化するので、何ら対策を講じないと非選択のウェルの数が多くなるほど昇圧速度が遅くなり、非選択のウェルの数が少なくなるほど昇圧速度が早くなる。しかるに、上記のように書き換えバイト数に応じて分周回路23における分周比が変えられるように構成することで、昇圧速度が最適になるように制御される。なお、バイト信号/LD2は1パルスが書換えデータの1バイトを意味し、例えば連続して8パルスのバイト信号/LD2が供給された場合、8バイトのデータの書き換えが行なわれることを意味するような信号とされる。
【0024】図2には、上記メモリアレイ10を構成するMONOS構造のMOSFETからなる不揮発性記憶素子Qmと選択用MOSFET Qsの構造が示されている。MONOS構造のMOSFET Qmは、N型半導体基板100上に形成されN型アイソレーション領域110にて囲まれたP型ウェル領域120の表面上にトンネル酸化膜131と窒化膜132とトップ酸化膜133とからなる3層構造のゲート絶縁膜130を介してポリシリコンなどからなるゲート電極140が形成され、ゲート絶縁膜130の両側のP型ウェル領域120の表面にはn型拡散層からなるソース領域151およびドレイン領域152が形成されてなる。
【0025】特に制限されるものでないが、トンネル酸化膜131は例えば1.7nmのような厚みに、また窒化膜132はトンネル酸化膜131よりも厚い16.5nmのような厚みに形成されることにより、トンネル酸化膜131と窒化膜132との界面に情報電荷を捕獲して情報の記憶を行なう。
【0026】また、選択用MOSFET Qsは、不揮発性記憶素子Qmと同一のP型ウェル領域120の表面上に高耐圧のゲート酸化膜134を介してポリシリコンなどからなるゲート電極141が形成され、ゲート絶縁膜133の両側のP型ウェル領域120の表面にはn型拡散層からなるソース領域152およびドレイン領域153が形成されてなる。不揮発性記憶素子Qmと選択用MOSFET Qsは同一の拡散層152をそれぞれドレイン領域とソース領域として共有するように構成されている。ゲート酸化膜134は例えば35nmのような厚みに形成されることにより高耐圧の素子とされる。
【0027】そして、かかる構造のメモリセルにおいては、消去時に図3(A)のように、選択用MOSFET Qsのゲート電極141に電源電圧Vccが、不揮発性記憶素子Qmのゲート電極140に負の高電圧(−Vpp)が、またウェル領域120に正電圧(Vcc−2V)が、さらにソース領域151およびドレイン領域153にはVccが印加されて「正孔」が窒化膜中に蓄積される。消去時の各バイアス電圧の例が図2に括弧書きで示されている。なお、このときワード線を共通にする非選択の記憶素子においては、図3(B)のように、ウェルに高圧ワード線HWLと同一の高電圧(−Vpp)が印加されることで正孔の注入が阻止される。
【0028】一方、書込み時には図3(C)のように、ゲート電極140,141に正電圧(Vcc)が、またウェル領域120に負の高電圧(−Vpp)が、さらにソースおよびドレインにも−Vppが印加されて電子が窒化膜中に蓄積されるように制御される。なお、この実施例においては、消去および書込みに際して、書込みデータ“1”が上記消去動作に対応され、書込みデータ“0”が上記書込み動作に対応される。従って、データ“0”から“1”へ書き換えられる記憶素子(Qm)においては、消去のみ実行され、データ書込み時には図3(D)のように、ドレイン(データ線側)電位がVcc、またソース電位がフローティングとされることにより電子の注入が行なわれないように制御される。
【0029】データ書換え時には先ずゲート電極140に負の高電圧−Vppが、またウェル領域120に正電圧(Vcc)が印加されることで、ゲート−ウェル間に書込み深さVcc+Vppの電圧が印加され、ゲート絶縁膜へ正孔の注入が行なわれる。続いて、ゲート電極140に正電圧(Vcc)が、またウェル領域120に負の高電圧−Vppが印加されることで、ゲート−ウェル間に書込み深さVcc+Vppの電圧が消去の際と逆の向きに印加され、ゲート絶縁膜へ「電子」の注入が行なわれる。上記のような書換え動作により、初期状態ではしきい値が0V近傍にある記憶素子が、消去により窒化膜中に「正孔」が蓄積されるとしきい値が約−2Vのようなレベルにされる。また、書込みにより窒化膜中に「電子」が蓄積されると、記憶素子のしきい値が2Vのようなレベルにされる。
【0030】図3(E)に、読出し時におけるメモリセルのバイアス状態を示す。同図に示すように、読出し時にはVccにプリチャージされた後にワード線WLがVccとされることにより選択スイッチ用MOSFET Qsがオン状態とされる。また、高圧ワード線HWLは例えば0Vのような電位とされ、選択されたメモリセルのMOSFET Qmのしきい値(2Vまたは−2V)に応じてオンまたはオフ状態となり、オンのときはデータ線DLからソース線SLに向かって電流が流れてデータ線DLの電位は0Vに変化し、オフのときはデータ線DLからソース線SLに向かう電流パスが遮断されてデータ線DLの電位はVccのままとなる。この電位がデータ線に接続されているカラムラッチ回路12により増幅されてラッチされた後、入出力回路13より出力される。
【0031】図4には、モニタパルス生成回路30のより具体的な構成例が、また図5には該モニタパルス生成回路30に入力される信号および出力信号のタイミングが示されている。図4において、31は前記タイミング制御回路16から供給される昇圧開始信号WEZの立ち下がりに同期したワンショットパルスφwを生成するワンショットパルス生成回路、32は生成されたワンショットパルスφwによってセット状態にされ前記電圧クランプ回路25から出力されるVpp到達信号VPSTによりリセットされるフリップフロップ、33は所定のモード制御信号MODEに応じてフリップフロップ32の出力を通過させたり遮断したりする論理ゲート回路である。
【0032】この論理ゲート回路33は、テストモードのような所定の動作モードの時にモード制御信号MODEがハイレベルにされると、フリップフロップ32の出力Qを通過させてバッファ34へ伝え、バッファ34によってモニタパルスVRESとして前記モニタ端子PMNTへ出力される。ユーザーモードのような動作モードの際にはモード制御信号MODEはロウレベルにされて、モニタ端子PMNTはロウレベル(接地電位)に固定される。この実施例のモニタパルス生成回路30に入力される昇圧開始信号WEZは、高圧電源回路20内の分周回路23にも供給される信号であり、昇圧開始信号WEZがロウレベルの期間だけ発振回路22の発振信号φoscが分周されて昇圧回路21に供給されて昇圧が行われる。
【0033】従って、この実施例のモニタパルス生成回路30においては、昇圧開始信号WEZが立ち下がるとこれに同期してワンショットパルスφwが生成され、このワンショットパルスφwによってフリップフロップ32がセットされて、図5に示されているように、フリップフロップ32から出力されるモニタパルスVRESがハイレベルに変化される。そして、Vpp到達信号VPSTがロウレベルに変化するとフリップフロップ32がリセットされて、図5に示されているように、フリップフロップ32から出力されるモニタパルスVRESがロウレベルに変化される。そのため、モニタパルスVRESのハイレベルの期間は、昇圧回路21が昇圧動作を開始してから昇圧電圧Vppがクランプ回路25のクランプレベルに達するまでの時間に相当することになる。従って、このモニタパルスVRESが出力される端子PMNTに測定装置を接続してパルスの幅を測定することにより昇圧回路21における昇圧速度を知ることができる。
【0034】図6には、昇圧回路21の実施例が示されている。昇圧回路21は、具体的な回路例が示されている最終段と同様な構成のチャージポンプCP1,CP2,……CPnが直列に接続されてなる。各段のチャージポンプは、電荷蓄積用の容量C1と、ダイオードとして動作するMOSFET Qd1,Qd2,Qd3,Qd4,Qd5と、電荷転送用のMOSFET Qtと、電圧切替えスイッチとして動作するMOSFET Qs1,Qs2と、MOSFET Qs1とQd2のゲート電圧をそれぞれブーストするための容量Cb1,Cb2と、リセット信号RESETによりリセット状態が解除されている場合にのみ分周回路23から供給されるクロック信号NCLK,PCLK,ACLKを伝えるNANDゲートG1,G2,G3と、それらの出力を反転するインバータINV1,INV2,INV3とによって構成されている。
【0035】この実施例の昇圧回路は、図7に示されているようなタイミングのクロック信号NCLK,PCLK,ACLKにより各段のチャージポンプが奇数段と偶数段に分かれて交互にチャージ動作と電荷転送動作とを繰り返すように制御される。これによって、各段のチャージポンプにおいてダイオードMOSFET Qd1を介して容量C1に蓄積した負の電荷が、クロックでブースト容量Cb1,Cb2の一方の端子が叩かれることによりMOSFET Qtがオンされて次段(図の左側から右側)へ向かって順次転送されることで昇圧が行われる。
【0036】MOSFET Qd2とQd3は互いに逆向きのダイオードとして作用し、Qd2が容量Cb1にブースト動作のための負電荷を与え、Qd3はQs1のゲート・ソース間電圧が高くなり過ぎないように抑制する。同様にMOSFET Qd4とQd5も互いに逆向きのダイオードとして作用し、Qd4が容量Cb2にブースト動作のための負電荷を与え、Qd5はQtのゲート・ソース間電圧が高くなり過ぎないように抑制する。
【0037】容量C1は、インバータINV3により一方の端子にVccが印加されたときにダイオードとして作用するQd1を介してノードN1側に負電荷が蓄積された後、インバータINV3により一方の端子が接地電位に変化されることでノードN1に負電荷を蓄積したままその電位を負の方向へ変化させる。MOSFETQs1とQs2は互いにオン期間が重ならないという条件の下でクロック信号NCLK,PCLKにより相補的にオン、オフされる。より詳細には、Qs2のオン(Qs1はオフ)でブースト容量Cb2の一方の端子にVccを与えてQd4を介して負電荷をCb2に蓄積させた後、Qs1をオン(Qs2はオフ)させてブースト容量Cb2の一方の端子にノードN1の負電位を伝えることでCb2の他方の端子を急激に負の方向へブーストさせる。これによってQtをオンさせてノードN1に蓄積されていた負電荷を出力端子VPP側へ転送させ、昇圧が行われる。
【0038】ここで、この昇圧回路21において、各段のチャージポンプを動作させるクロック信号NCLK,PCLK,ACLKの周波数と昇圧速度との関係を、昇圧電圧Vppの時間的変化を示す図8を用いて説明すると、クロックの周波数が高いほど単位時間内でのチャージと電荷転送回数が多くなるため、図8に符号Aで示すように昇圧速度は速くなる。一方、クロックの周波数が低くなると単位時間内でのチャージと電荷転送回数が少なくなるため、図8に符号Bで示すように昇圧速度は遅くなる。従って、発振回路22で発生される発振信号φoscの周波数が製造ばらつきで変動するとそれに応じて昇圧回路21における昇圧速度が変動することになる。
【0039】本実施例では、発振回路22として図9に示すようなリング型発振回路(リングオシレータともいう)を使用している。具体的には、入力側のインバータINViと出力側のインバータINVoとの間に容量素子(C1,C2)及び抵抗素子Rとを含むCR時定数回路を介在させてなる遅延段DLY1,DLY2,DLY3,……DLYmを奇数個縦続接続させ、最終の遅延段DLYmの出力を初段の遅延段DLY1に帰還させることによって発振動作して、各段の遅延時間の総和に等しい周期の発振信号φoscを出力するように構成されている。
【0040】本発明者等が検討した結果によると、かかる構成のリングオシレータにあっては、素子のばらつきによる発振周波数のばらつきは、各遅延段DLY1-DLYnの抵抗素子Rの抵抗値の製造ばらつきによるものが最も大きい。上記抵抗素子Rは多結晶シリコンによって構成されており、現在の製造プロセス技術では抵抗素子Rの抵抗値はウェハごとに、あるいは、同一ウェハであっても形成される場所によって異なってしまう。そのため、リングオシレータを構成する各遅延段の抵抗素子Rの抵抗値が製造ばらつきによって、チップごとに発振回路22の発振周波数がばらついて、前記昇圧回路21における昇圧速度を許容範囲以上に変動させる原因になっていることが分かった。
【0041】そこで、本実施例の発振回路においては、リングオシレータを構成する遅延段DLY1,DLY2,DLY3,……DLYmのうちDLY1〜DLY6にバイパス用のゲートBG1,BG2……を設けるとともに、これらのバイパス用のゲートBG1,BG2……の状態を制御するトリミング制御回路24を設けている。このトリミング制御回路24は一種のデコーダ回路であり、EEPROM等の不揮発性メモリからなるデータ設定回路18に設定されリセット解除後(半導体集積回路の初期設定時)にレジスタ19に格納(ロード)された4ビットのトリミングデータTVC0〜TVC3をデコードすることによって、バイパス用のゲートBG1,BG2……の制御信号を発生するように構成されている。
【0042】そして、トリミング制御回路24からの制御信号によりバイパス用のゲートBG1,BG2……が導通状態に設定された遅延段においては信号がバイパスゲート側を通過することにより信号の伝達遅延時間が短縮され、リングオシレータの発振周波数が高くなるようにされる。かかる構成によれば、トリミング制御回路24がデコーダ回路であるため、トリミング制御回路24から出力される制御信号により導通状態にされるバイパス用のゲートBG1,BG2……の数が切り替えられることによって発振周波数が段階的に変更されることとなる。
【0043】なお、この実施例では、図8に示されている消去時間T1と書込み時間T2は、外部から供給される基準となるクロック信号φsに基づいて生成される内部クロック信号φcに従って動作するタイミング制御回路16で生成される制御信号によって決定される。これらの消去時間T1と書込み時間T2に関しても、不揮発性メモリが使用されるシステムに応じて可変できるように構成することができる。その場合、その設定データを保持するために前記実施例のデータ設定回路18とレジスタ19を共用させることができる。
【0044】次に、本実施例を適用したEEPROMにおける昇圧回路21の昇圧速度の具体的な調整の仕方を図10のフローチャートを用いて説明する。先ず、データ設定回路18に発振回路23における発振周波数を調整可能範囲の中間にするようなトリミング情報(データ)TVC0〜TVC3を設定する(ステップS1)。これは、図9に示されているリングオシレータのバイパスゲートを有する遅延段DLY1-DLY6のうち半数の遅延段DLY1−DLY3が信号伝達経路としてバイパス側が選択される状態に対応する。データ設定回路18に設定されたデータTVC0〜TVC3はレジスタ19にロードされ、トリミング制御回路24によりリングオシレータのバイパスゲートの制御が行われて発振回路22が発振して生成された発信信号φoscを分周したクロックで昇圧回路21が昇圧動作を開始する。
【0045】そこで、モニタ端子PMNTに出力されるモニタパルスVRESのパルス幅をテスタにより測定する(ステップS2)。そして、測定されたパルス幅Tpが目標範囲T0±ΔTに入っているか否か判定する(ステップS3,S4)。判定の結果、測定されたパルス幅が目標範囲T0±ΔTに入ったときは有効な設定状態であるとして処理を終了する。ステップS3で、パルス幅が目標範囲よりも大きいと判定した時は昇圧回路21の昇圧速度が遅すぎるので、データ設定回路18の設定データを発振回路23における発振周波数を高くする方向に再設定する(ステップS5)。そして、再びモニタパルスVRESのパルス幅をテスタにより測定し、測定されたパルス幅が目標範囲T0±ΔTに入っているか否か判定する(ステップS6,S7)。
【0046】ここで、測定されたパルス幅がT0+ΔTよりも小さい時は目標範囲T0±ΔTに入ったということであるので、有効な設定状態であるとして処理を終了する。一方、ステップS7で測定されたパルス幅がT0+ΔTよりも大きいと判定した時は、ステップS8へ移行してデータ設定回路18に設定したデータが設定可能な最大データTVCmaxに達したか判定し、達していないときステップS5へ戻ってデータ設定回路18にデータを再度設定する。また、設定データが設定可能な最大データTVCmaxに達したときはデータ設定不能として処理を終了する。
【0047】ステップS4で、パルス幅が目標範囲よりも小さいと判定した時は、昇圧回路21の昇圧速度が速すぎるのでデータ設定回路18の設定データを発振回路23における発振周波数foscを低くする方向に再設定する(ステップS9)。そして、再びモニタパルスVRESのパルス幅をテスタにより測定し、測定されたパルス幅がT0+ΔTよりも大きい時は目標範囲T0±ΔTに入っているか否か判定する(ステップS10,S11)。
【0048】ここで、測定されたパルス幅がT0−ΔTよりも大きい時は目標範囲T0±ΔTに入ったということであるので、有効な設定状態であるとして処理を終了する。一方、ステップS10で測定されたパルス幅がT0−ΔTよりも小さいと判定した時は、ステップS12へ移行してデータ設定回路18に設定したデータが設定可能な最小データTVCminに達したか判定し、達していないときステップS9へ戻ってデータ設定回路18にデータを再設定する。また、設定データが設定可能な最小データTVCminに達したときはデータ設定不能として処理を終了する。
【0049】なお、上記実施例の不揮発性メモリでは、データ“1”が消去に対応され、データ“0”が書込み対応されると説明したが、データ“1”を書込みに対応させ、データ“0”を消去に対応させることも可能である。さらに、上記実施例では、書込みによってメモリセルのしきい値を高くし消去によってしきい値を低くするようにしたEEPROMについて説明したが、書込みによってメモリセルのしきい値を低くし消去によってしきい値を高く変化させるようにしたEEPROMに適用しても良い。
【0050】以上、本発明を、MONOS構造のMOSFETを記憶素子とするEEPROMに適用した場合について説明したが、本発明は図11に示すようなポリシリコン層などからなるフローティングゲート電極FGとコントロールゲートCGの2層ゲートを有するMOSFETを電気的に書き込み及び消去可能な不揮発性記憶素子として備え、データを一括消去可能に構成されたフラッシュメモリや以下に説明するような構成を有する不揮発性メモリにも適用することができる。図12および図13には本発明に係る電気的に書込み及び消去可能な不揮発性メモリを構成するメモリセルの他の実施例の回路図とデバイス断面図を示す。この実施例のメモリセルはCMOSプロセスにより形成できるようにされたものである。
【0051】図12に示されているようにこの実施例のメモリセルは、並列接続された2個の不揮発性記憶素子PM1,PM2と、直列接続された2つの読出し用MISトランジスタDM1,DM2および選択MOSFETSMとを備え、不揮発性記憶素子PM1,PM2のフローティングゲートVfが、OR論理接続された2つの読出し用MISトランジスタDM1,DM2のゲート電極として使用され、読み出し時に不揮発性記憶素子PM1,PM2の書込みワード線PWLを回路の接地電位とする。
【0052】すなわち、図12の実施例のメモリセルは、2つの不揮発性記憶素子PM1,PM2のフローティングゲートVfを、互いに直列接続されたnチャンネル型の読み出しMISトランジスタDM1,DM2のゲート電極として接続する。ここで、不揮発性記憶素子PM1,PM2が読み出しデータ線と接続する接続点を便宜上ドレイン電極と称し、不揮発性記憶素子PM1,PM2がソース線Vssと接続する接続点を便宜上ソース電極と称すると、不揮発性記憶素子PM1,PM2のソース電極は読み出しMISトランジスタDM1,DM2のソース電極とソース線Vssを共有するようにされる。
【0053】図12のメモリセルは、例えば図13に示すような構造とすることができる。すなわち、第1導電型の半導体基板21の表面領域に、不揮発性記憶素子のコントロールゲートとして機能する第2導電型の半導体領域22と第1導電型の半導体領域23が形成され、第1導電型の半導体領域23には素子分離領域24で分離されゲート絶縁膜26を備えた不揮発性記憶素子の書込みMISトランジスタ領域W−MISと、素子分離領域24で分離されゲート絶縁膜26と初期閾値電圧を調整するための第2導電型の不純物層25を備えた読み出しMISトランジスタ領域R−MISが形成される。FGTは不揮発性記憶素子のフローティングゲート領域である。
【0054】前記第2導電型の半導体領域22、書込みMISトランジスタ領域W−MIS及び読み出しMISトランジスタ領域R−MISの上部にはゲート絶縁膜26を介してフローティングゲート27が配置され、前記第2導電型の半導体領域22の表面には第2導電型の拡散層31が形成される。前記フローティングゲート27と第2導電型の拡散層31の表面領域には金属シリサイド層29が形成される。前記フローティングゲート27の周辺部には絶縁膜サイドスペーサ30が形成され、第1層間絶縁膜33、第1金属配線層34、第2層間絶縁膜35、第2金属配線層36、第3層間絶縁膜37、第3金属配線層38が形成される。
【0055】図12および図13に示されるようなメモリセルによれば、不揮発性記憶素子のフローティングゲート電極は読み出しトランジスタ素子のゲート電極になるから、読み出しトランジスタ素子は、フローティングゲート電極の電子注入状態・電子放出状態、換言すれば書込み状態・消去状態に応じたスイッチ状態若しくは相互コンダクタンスを採る。したがって、コントロールゲートに選択レベルを与えなくても、そのスイッチ状態若しくは相互コンダクタンス状態に応じた電流を伝達手段に流すことができる。コントロールゲート電極に選択レベルを与えないため、伝達手段に必要な信号量を確保するという意味で、前記読み出しトランジスタ素子にはディプレッションタイプのMISトランジスタが採用されている。
【0056】読み出し動作では、不揮発性記憶素子の閾値電圧に応じてチャネル電流を流す必要はない。したがって、読み出し動作時には不揮発性記憶素子のソース電極及びドレイン電極を夫々0Vのような回路の接地電位電位にしてよい。したがって、第1ドレイン電極からフローティングゲートに弱いホットエレクトロン注入は生じない。この時コントロールゲート電極も回路の接地電位にされている場合にはトンネル電流も生じない。このように、読み出し動作において、チャージゲインによるデータ反転の問題を生ぜず、これによって、長期のデータ保持性能を向上させ、読み出し不良率の低下を実現することが可能になる。
【0057】また、双方の不揮発性記憶素子の書込み状態において双方の読み出しトランジスタ素子はオフ状態になっている。書込み状態の不揮発性記憶素子から何らかの原因で保持電荷が漏洩する可能性は確率的に0ではないが、一方の不揮発性記憶素子から保持電荷が漏洩しても前記読み出しトランジスタ素子の直列経路はカットオフ状態のままであり、双方の不揮発性記憶素子から共に保持電荷が漏洩する確率は極めて低く、これにより、上記不揮発性記憶素子と読み出しトランジスタ素子とのペア構造によるチャージゲイン対策を行った情報記憶セルに対して、更にデータリテンション対策も万全となり、読み出し不良率を更に改善することができる。
【0058】図14は、上記不揮発性メモリチップをICカードのメモリとして利用する場合のシステム構成例を示す。図14において、201は上記実施例で説明したような構成を有する本発明に係る不揮発性メモリとしてのEEPROM、202はシステム全体を制御するプログラム制御方式のCPU(中央演算処理ユニット)、203はCPUが実行すべきプログラムやプログラムの実行に必要な固定データが格納されたROM(リード・オンリ・メモリ)、204はCPU202の作業領域や一時記憶領域を提供するRAM(ランダム・アクセス・メモリ)、205はカード内部のシステムとカード外部の装置との間の信号の送受信を行なう入出力ポート、206はカード外部から供給されるクロック信号CLKを波形整形したり分周したりして、EEPROM201やCPU202の動作に必要なシステムクロックφsを生成するクロック生成回路である。
【0059】これらの回路は、各々別個のチップとして構成もしくは1つの半導体チップ上に形成され、CPU202とROM203、RAM204、EEPROM201および入出力ポート205はアドレスバス207およびデータバス208を介して互いに接続され、データ送受信可能にされる。また、CPU202からEEPROM201へは、前述した書換えのバイト数を示す信号/LD2が供給される。
【0060】また、図14において、211〜216は外部端子で、電源電圧Vcc,Vssの供給を受ける電源端子211,212と、システムを初期状態にするリセット信号/RESを受けるリセット端子213と、カード外部から供給されるクロック信号CLKを受けるクロック端子214と、上記入出力ポート205と接続されシリアル入出力を行なうデータ入出力端子215,216とがある。
【0061】図15には上記EEPROMを内蔵したICカードの外観を示す。図15において、300はプラスチップなどで成形されるカード本体、310はこのカード本体300の表面に設けられた外部端子としての電極部であり、この電極部に図14に示されている外部端子211〜216が電気的に接続されている。また、図14に示されている各チップ201〜206は、図15においては電極部310の下側に配置され、プラスチックなどからなるパッケージに収納されもしくはプリント配線基板上に搭載され全体が樹脂等によりモールドされて構成される。
【0062】本発明に係るICカードは、図15に示すような接触型に限られず、非接触型のICカードであっても良く、その場合は、外部端子としての電極部310が外観上現われないものであっても良い。さらに、本発明に係るICカードにおいて、データ保証時間が長くなるように書替えを制御する情報としては、金融向けICカードにおける金銭情報やIDカードとして用いられる場合のID情報、暗号化処理を行なう場合の暗号化鍵/復号化鍵といったものがあげられる。なお、本発明に係るEEPROMが適用されるシステムは上記のようなICカードシステムに限定されるのものでない。
【0063】以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記実施例では、昇圧速度を調整するデータを設定するデータ設定手段(18)として不揮発性メモリを使用しているが、フューズなどのプログラム可能な素子を使用してもよい。不揮発性メモリを使用することによりプロセスに何ら新たな工程を追加することなくデータ設定手段を形成することができるという利点がある。データ設定回路18に利用される不揮発性メモリは、本発明のEEPROMのメモリアレイ10に一部を用いて良い。この場合、トリミング情報を記憶するメモリアレイ10の一部の記憶素子がEEPROMを含む半導体集積回路の初期化動作に応答して読み出しされて揮発性メモリ乃至レジスタ19に格納されることになる。
【0064】また、前記実施例では1ビットのメモリセルが記憶素子(MOSFET Qm)と選択スイッチ素子(MOSFET Qs)とで構成されているが、選択スイッチ素子がなく、記憶素子が直接データ線DLに接続されるように構成されたメモリセルを有するメモリアレイであってもよい。さらに、実施例では、1メモリセル当り1ビットのデータを記憶するものについて説明したが、記憶素子のしきい値を3段階以上に設定して1メモリセル当り複数ビットのデータを格納するものであっても良い。
【0065】以上の説明では、本発明をEEPROMおよびそれを搭載したICカードに適用した場合を説明したが、この発明は他の不揮発性メモリおよびそれを内蔵した電子機器にも利用することができる。
【0066】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、本発明に従うと、書込みや消去に際して記憶素子に与えるストレスが小さくなるため不揮発性メモリの書換え耐性を向上させることができるとともに、書換え所要時間が大幅に長くなるのを回避することができる。また、昇圧速度を適宜調整することができるため、ユーザーの要望ないしは用途に応じて、書換え耐性またはデータ保証時間のいずれかを優先させるか選択できる不揮発性メモリを実現することができるという効果がある。




 

 


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