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発明の名称 不揮発性半導体記憶装置および情報処理装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2003−187586(P2003−187586A)
公開日 平成15年7月4日(2003.7.4)
出願番号 特願2001−381428(P2001−381428)
出願日 平成13年12月14日(2001.12.14)
代理人 【識別番号】100080001
【弁理士】
【氏名又は名称】筒井 大和
【テーマコード(参考)】
5B025
5B035
5F038
5F048
5F083
5F101
【Fターム(参考)】
5B025 AD04 AD08 AD10 AE00 AE06 
5B035 AA01 BB09 CA12
5F038 AC03 AC08 AC12 AC15 AC17 AV06 AV08 BG05 BG08 CD04 EZ20
5F048 AA01 AB01 AB10 AC03 AC10 BA01 BA12 BB16 BE02 BE03
5F083 EP02 EP23 ER22 LA09 PR42 PR46 PR52 ZA07 ZA08 ZA09 ZA13 ZA21
5F101 BA01 BB05 BD02 BD27 BD36 BE07 BE14 BF05 BH21
発明者 田中 均 / 礒田 正典 / 河原 尊之
要約 課題
高電圧を生成する電圧発生部が、効率よく高電圧を生成するとともに、半導体チップのレイアウト面積を低減する。

解決手段
フラッシュメモリの電圧生成部に設けられた中電圧チャージポンプ回路は、スイッチング素子S1〜S13、コンデンサC1〜C4からなる第1のチャージポンプ回路、スイッチング素子S14〜S21、コンデンサC5〜C8からなる第2のチャージポンプ回路、およびスイッチング素子S27〜S30よりなるイコライズ部によって構成されており、駆動信号φ,/φによってそれぞれ駆動されている、そして、各々の寄生容量Cpのある一方の接続部が、すべて一時的にフローティングになる期間がつくられ、その期間にスイッチング素子S27〜S30によって対応する相互の寄生容量Cpをショートした後、それらのノードを充放電し、基準電位VSSに放電される電荷を次サイクルで充電に用いて電荷を再利用しながら高電圧を生成する。
特許請求の範囲
【請求項1】 複数の不揮発性メモリセルを有するメモリアレイ部と、制御部と、前記不揮発性メモリセルに供給する所定の電圧を供給する電圧生成部とを有し、前記メモリアレイ部は、それぞれの不揮発性メモリセルに所定の情報を格納可能であり、前記制御部は、前記不揮発性メモリセルに情報を格納する書き込み動作、前記不揮発性メモリセルに格納した情報を読み出す読み出し動作、前記不揮発性メモリセルに格納した情報を消去する消去動作の各動作を制御し、前記電圧生成部は、前記各動作においてメモリセルに印加する所定の電圧を前記制御部からの制御に応じて生成する動作信号生成部と複数の電圧発生部とを有し、動作信号生成部は、前記複数の電圧発生部に供給する各種の動作信号を生成し、前記電圧発生部は、直列方式から構成され、第1の動作信号に基づいて昇圧電圧を生成する第1のチャージポンプ回路と、直列方式から構成され、第2の動作信号に基づいて昇圧電圧を生成する第2のチャージポンプ回路と、前記第1、または前記第2のチャージポンプ回路が生成した昇圧電圧が出力された際に、前記第1、および第2のチャージポンプ回路の昇圧容量に寄生する寄生容量がフローティング状態の期間中に、第3の動作信号に基づいて前記第1、および第2のチャージポンプ回路の対応する寄生容量をそれぞれ短絡するイコライズ部とを有することを特徴とする不揮発性半導体記憶装置。
【請求項2】 複数の不揮発性メモリセルを有するメモリアレイ部と、制御部と、前記不揮発性メモリセルに供給する所定の電圧を供給する電圧生成部とを有し、前記メモリアレイ部は、それぞれの不揮発性メモリセルに所定の情報を格納可能であり、前記制御部は、前記不揮発性メモリセルに情報を格納する書き込み動作、前記不揮発性メモリセルに格納した情報を読み出す読み出し動作、前記不揮発性メモリセルに格納した情報を消去する消去動作の各動作を制御し、前記電圧生成部は、前記各動作においてメモリセルに印加する所定の電圧を前記制御部からの制御に応じて生成する動作信号生成部と複数の電圧発生部とを有し、動作信号生成部は、前記複数の電圧発生部に供給する各種の動作信号を生成し、前記電圧発生部は、前段に並列方式から構成された1つのポンプ回路が設けられ、後段に直列方式から構成され複数のポンプ回路が接続され、第1の動作信号に基づいて昇圧電圧を生成する第3のチャージポンプ回路と、前段に並列方式から構成された1つのポンプ回路が設けられ、後段に直列方式から構成され複数のポンプ回路が接続され、第2の動作信号に基づいて昇圧電圧を生成する第4のチャージポンプ回路と、前記第3、または前記第4のチャージポンプ回路が生成した昇圧電圧が出力された際に、前記第1、および第2のチャージポンプ回路の昇圧容量に寄生する寄生容量がフローティング状態の期間中に、第3の動作信号に基づいて、前記第3、および第4のチャージポンプ回路の対応する寄生容量をそれぞれ短絡するイコライズ部とを有することを特徴とする不揮発性半導体記憶装置。
【請求項3】 請求項1または2記載の不揮発性半導体記憶装置において、前記イコライズ部が、MOSトランジスタからなることを特徴とする不揮発性半導体記憶装置。
【請求項4】 複数の不揮発性メモリセルを有するメモリアレイ部と、制御部と、前記不揮発性メモリセルに供給する所定の電圧を供給する電圧生成部とを有し、前記メモリアレイ部は、それぞれの不揮発性メモリセルに所定の情報を格納可能であり、前記制御部は、前記不揮発性メモリセルに情報を格納する書き込み動作、前記不揮発性メモリセルに格納した情報を読み出す読み出し動作、前記不揮発性メモリセルに格納した情報を消去する消去動作の各動作を制御し、前記電圧生成部は、前記各動作においてメモリセルに印加する所定の電圧を前記制御部からの制御に応じて生成する動作信号生成部と複数の電圧発生部とを有し、動作信号生成部は、前記複数の電圧発生部に供給する各種の動作信号を生成し、前記電圧発生部は、前段に設けられた並列方式から構成され、第1、および第2の動作信号に基づいて昇圧電圧を生成する1つのポンプ回路と、前記ポンプ回路の後段に接続され、直列方式から構成され、第1、および第2の動作信号に基づいて昇圧電圧を生成する複数のポンプ回路とからなる第5のチャージポンプ回路を有することを特徴とする不揮発性半導体記憶装置。
【請求項5】 不揮発性記憶部と、中央処理装置とを有し、外部より動作電圧が供給され、前記中央処理装置は、所定の処理を実行し、前記不揮発性記憶部に動作指示を行うことが可能であり、前記不揮発性記憶部は、情報を格納する複数の不揮発性メモリセルと、電圧生成部とを有し、前記中央処理装置からの動作指示に応じて前記複数の不揮発性メモリセルにアクセスを行い、情報の格納、または情報の読み出しを行い、前記不揮発性記憶部は、前記中央処理装置からの情報を格納動作指示に応じて、前記電圧生成部に所定の電圧の発生を指示し、前記電圧生成部は、動作信号生成部と、複数の電圧発生部とを有し、前記動作信号生成部は、前記複数の電圧発生部に供給する動作信号を生成し、前記電圧発生部は、直列方式から構成され、第1の動作信号に基づいて昇圧電圧を生成する第1のチャージポンプ回路と、直列方式から構成され、第2の動作信号に基づいて昇圧電圧を生成する第2のチャージポンプ回路と、前記第1、または前記第2のチャージポンプ回路が生成した昇圧電圧が出力された際に、前記第1、および第2のチャージポンプ回路の昇圧容量に寄生する寄生容量がフローティング状態の期間中に、第3の動作信号に基づいて前記第1、および第2のチャージポンプ回路の対応する寄生容量をそれぞれ短絡するイコライズ部とを有することを特徴とする情報処理装置。
【請求項6】 不揮発性記憶部と、中央処理装置とを有し、外部より動作電圧が供給され、前記中央処理装置は、所定の処理を実行し、前記不揮発性記憶部に動作指示を行うことが可能であり、前記不揮発性記憶部は、情報を格納する複数の不揮発性メモリセルと、電圧生成部とを有し、前記中央処理装置からの動作指示に応じて前記複数の不揮発性メモリセルにアクセスを行い、情報の格納、または情報の読み出しを行い、前記不揮発性記憶部は、前記中央処理装置からの情報を格納動作指示に応じて、前記電圧生成部に所定の電圧の発生を指示し、前記電圧生成部は、動作信号生成部と、複数の電圧発生部とを有し、前記動作信号生成部は、前記複数の電圧発生部に供給する動作信号を生成し、前記電圧発生部は、前段に並列方式から構成された1つのポンプ回路が設けられ、後段に直列方式から構成され複数のポンプ回路が接続され、第1の動作信号に基づいて昇圧電圧を生成する第3のチャージポンプ回路と、前段に直列方式から構成された1つのポンプ回路が設けられ、後段に並列方式から構成され複数のポンプ回路が接続され、第2の動作信号に基づいて昇圧電圧を生成する第4のチャージポンプ回路と、前記第3、または前記第4のチャージポンプ回路が生成した昇圧電圧が出力された際に、前記第1、および第2のチャージポンプ回路の昇圧容量に寄生する寄生容量がフローティング状態の期間中に、第3の動作信号に基づいて、前記第3、および第4のチャージポンプ回路の対応する寄生容量をそれぞれ短絡するイコライズ部とを有することを特徴とする情報処理装置。
【請求項7】 請求項6または7記載の情報処理装置において、前記イコライズ部が、MOSトランジスタからなることを特徴とする情報処理装置。
【請求項8】 不揮発性記憶部と、中央処理装置とを有し、外部より動作電圧が供給され、前記中央処理装置は、所定の処理を実行し、前記不揮発性記憶部に動作指示を行うことが可能であり、前記不揮発性記憶部は、情報を格納する複数の不揮発性メモリセルと、電圧生成部とを有し、前記中央処理装置からの動作指示に応じて前記複数の不揮発性メモリセルにアクセスを行い、情報の格納、または情報の読み出しを行い、前記不揮発性記憶部は、前記中央処理装置からの情報を格納動作指示に応じて、前記電圧生成部に所定の電圧の発生を指示し、前記電圧生成部は、動作信号生成部と、複数の電圧発生部とを有し、前記動作信号生成部は、前記複数の電圧発生部に供給する動作信号を生成し、前記電圧発生部は、前段に設けられた並列方式から構成され、第1、および第2の動作信号に基づいて昇圧電圧を生成する1つのポンプ回路と、前記ポンプ回路の後段に接続され、直列方式から構成され、第1、および第2の動作信号に基づいて昇圧電圧を生成する複数のポンプ回路とからなる第5のチャージポンプ回路を有することを特徴とする情報処理装置。
発明の詳細な説明
【0001】
【発明の属する技術分野】本発明は、不揮発性半導体記憶装置および情報処理装置に関し、特に、フラッシュメモリやEEPROM(Electrically Erasable Programmable Read Only Memory)などにおける高電圧の生成に適用して有効な技術に関するものである。
【0002】
【従来の技術】たとえば、フラッシュメモリやEEPROMなどには、データ書き換えなどに用いられる電源電圧よりも高い、高電圧の昇圧電圧を生成する回路として、昇圧回路が備えられている。
【0003】この昇圧回路においては、Dickson type(以下、並列方式という)、あるいはスイッチトキャパシタ方式(以下直列方式という)などのチャージポンプ回路が知られている。
【0004】並列方式のチャージポンプ回路は、図33に示すように、複数のデプレション形MOS(Metal Oxide Semiconductor)トランジスタからなる昇圧容量CB1〜CBnが直列接続された構成からなり、1段目の昇圧容量CB1には電源電圧VDDが、それ以降は、2VDD、3VDDと次第に高い電圧が印加され、最終段においては(n−1)VDDの高圧電圧が印加される。ここで、nは、このチャージポンプ回路の無負荷時の昇圧率である。
【0005】また、直列方式のチャージポンプ回路では、図34に示すように、昇圧容量CB1〜CB1−nに電源電圧VDDをチャージした後、n−1個すべての静電容量を直列に接続する。このとき、負荷電流ゼロの条件でnVPPの電圧が得られる。
【0006】なお、Dickson typeのチャージポンプ回路について詳しく述べてある例としては、Jongshin Shin, "A New Charge Pump Without Degradation in Threshold Voltage Due to Body Effect," IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 35, NO. 8, AUGUST 2000 pp.1227-1230 などがあり、スイッチトキャパシタ方式のチャージポンプ回路について詳しく述べてある例としては、Hiroki Morimura, "A Step-Down Boosted-Wordline Scheme for 1-V Battery-Operated Fast SRAM's," IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 33,NO. 8, AUGUST 1998 pp. 1220- 1227などがある。
【0007】
【発明が解決しようとする課題】ところが、上記のような昇圧回路による昇圧電源電圧の生成技術では、次のような問題点があることが本発明者により見い出された。
【0008】並列方式においては、前述したように昇圧容量には最大(n−1)VDDの電圧が印加される。一方、半導体集積回路装置の中で使用できる絶縁膜の膜厚は、プロセス工程の複雑化や高コスト化のため2種類程度に制限される。
【0009】このため、昇圧容量の絶縁膜の厚さは、薄い方の耐圧を越えると残りはすべて厚い膜厚をつかわなければならず、昇圧段数を増やすほど厚い絶縁膜の昇圧容量の数が増加し、昇圧容量の占有面積が増加してしまう。
【0010】特に、フラッシュメモリ特にその中でも1のメモリセルに2bit以上の情報を格納する多値フラッシュメモリでは、外部電源電圧が下がっても書きこみや消去の際にメモリセルに印加する電圧を下げることは困難であり、メモリセルに印加する必要な電圧を発生させるためには昇圧段数を増加させる必要が生じ、昇圧段数が増加することによって著しい面積の増加を招いてしまう。
【0011】たとえば、電源電圧4Vから7Vの昇圧電圧を発生する場合、昇圧段数は4段で済むのに対して、電源電圧1.8Vの場合には7段必要となる。また、昇圧容量1個当たりの電荷量が減少するため、1個当たりの容量値も大きくする必要があり、合計で3Vのときのおよそ3.6倍の容量値を必要とする。
【0012】このように並列方式では、昇圧容量の大半に厚い絶縁膜を使う必要があるため面積が大きくなってしまうという問題がある。たとえば、絶縁膜として8nmと25nmの2種類を使うとすれば、絶縁膜の最大許容電界を5MV/cm(絶縁膜をSiOとした場合)として、電源電圧VDD=1.8Vでは、3段目から25nmのものを使う必要がある。
【0013】一方、直列方式では、すべてに薄い絶縁膜を使用可能にすることができる。この方式は、前述したように昇圧容量CB1〜CBn−1に電源電圧VDDをチャージした後、n−1個すべての昇圧容量を直列に接続するので、昇圧容量の耐圧は電源電圧VDDでよい。
【0014】たとえば、電源電圧の許容値を1.8V±0.2V、絶縁膜の最大許容電界を5MV/cmとして絶縁膜を4nmまで薄膜化することができる。このため、小面積化が可能である。
【0015】しかしながら、直列方式には、以下に述べるような問題がある。
【0016】チャージポンプ回路では、入力電流と出力電流の比をできるだけ小さくすることが重要である。理想的なn倍圧のチャージポンプ回路では、入力電流IPPと出力電流IOUTとの間には下記の式が成り立つ。
IDD=nIOUT (式1)
しかし、実際には昇圧容量を形成するMOS容量の拡散層やウェルの対基板容量やドライブ回路の寄生容量のために余分な電流が流れる。特に、直列方式では、昇圧容量につく寄生容量Cpに電源電圧VDDのn倍の電圧が印加されるため、これらによって充放電される無駄電流が並列方式より大きくなってしまい、入出力電流比が理想値nよりかなり大きくなってしまうという問題がある。
【0017】本発明の目的は、高電圧を生成する電圧発生部が、効率よく高電圧を生成するとともに、半導体チップのレイアウト面積を低減することのできる不揮発性半導体記憶装置および情報処理装置を提供することにある。
【0018】本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0019】
【課題を解決するための手段】本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【0020】本発明は、不揮発性半導体記憶装置における高電圧の発生技術を提供するものであり、複数の不揮発性メモリセルを有するメモリアレイ部と、制御部と、不揮発性メモリセルに供給する所定の電圧を供給する電圧生成部とを有し、該電圧生成部は、各動作においてメモリセルに印加する所定の電圧を制御部からの制御に応じて生成する動作信号生成部と複数の電圧発生部とを有し、動作信号生成部は、複数の電圧発生部に供給する各種の動作信号を生成し、電圧発生部は、直列方式から構成され、第1の動作信号に基づいて昇圧電圧を生成する第1のチャージポンプ回路と、直列方式から構成され、第2の動作信号に基づいて昇圧電圧を生成する第2のチャージポンプ回路と、それら第1、または前記第2のチャージポンプ回路が生成した昇圧電圧が出力された際に、第1、第2のチャージポンプ回路の昇圧容量に寄生する寄生容量がフローティング期間中に、第3の動作信号に基づいて第1、および第2のチャージポンプ回路の対応する寄生容量をそれぞれ短絡するイコライズ部とを有するものである。
【0021】また、本願のその他の発明の概要を簡単に示す。
1.不揮発性半導体記憶装置:複数の不揮発性メモリセルを有するメモリアレイ部と、制御部と、前記不揮発性メモリセルに供給する所定の電圧を供給する電圧生成部とを有し、該電圧生成部は、各動作においてメモリセルに印加する所定の電圧を前記制御部からの制御に応じて生成する動作信号生成部と複数の電圧発生部とを有し、動作信号生成部は、複数の電圧発生部に供給する各種の動作信号を生成し、電圧発生部は、前段に並列方式から構成された1つのポンプ回路が設けられ、後段に直列方式から構成され複数のポンプ回路が接続され、第1の動作信号に基づいて昇圧電圧を生成する第3のチャージポンプ回路と、前段に並列方式から構成された1つのポンプ回路が設けられ、後段に直列方式から構成され複数のポンプ回路が接続され、第2の動作信号に基づいて昇圧電圧を生成する第4のチャージポンプ回路と、第3、第4のチャージポンプ回路が生成した昇圧電圧が出力された際に、前記第1、および第2のチャージポンプ回路の昇圧容量に寄生する寄生容量のフローティング期間中に、第3の動作信号に基づいて、前記第1、および第2のチャージポンプ回路の対応する寄生容量をそれぞれ短絡するイコライズ部とを有する。
2.情報処理装置:不揮発性記憶部と、中央処理装置とを有し、該中央処理装置は、所定の処理を実行し、前記不揮発性記憶部に動作指示を行うことが可能であり、該不揮発性記憶部は、情報を格納する複数の不揮発性メモリセルと、電圧生成部とを有し、該電圧生成部は、動作信号生成部と、複数の電圧発生部とを有し、該電圧発生部は、前段に並列方式から構成された1つのポンプ回路が設けられ、後段に直列方式から構成され複数のポンプ回路が接続され、第1の動作信号に基づいて昇圧電圧を生成する第3のチャージポンプ回路と、前段に並列方式から構成された1つのポンプ回路が設けられ、後段に直列方式から構成され複数のポンプ回路が接続され、第2の動作信号に基づいて昇圧電圧を生成する第4のチャージポンプ回路と、それら第3、または前記第4のチャージポンプ回路が生成した昇圧電圧が出力された際に、第1、および第2のチャージポンプ回路の昇圧容量に寄生する寄生容量がフローティング状態の期間中に、第3の動作信号に基づいて、第1、および第2のチャージポンプ回路の対応する寄生容量をそれぞれ短絡するイコライズ部とを有する。
【0022】
【発明の実施の形態】以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【0023】図1は、本発明の一実施の形態によるICカードの説明図、図2は、図1のICカードに設けられた半導体集積回路装置のブロック図、図3は、図2の半導体集積回路装置に設けられたフラッシュメモリの概略ブロック図、図4は、本発明の一実施の形態による電荷再利用直列方式チャージポンプ回路の概略回路図、図5、図6は、本発明の一実施の形態によるチャージポンプ回路に用いられるコンデンサの断面図、図7は、図5、および図6のコンデンサの等価回路図、図8は、本発明の一実施の形態による電荷再利用直並列方式チャージポンプ回路の概略回路図、図9は、本発明の一実施の形態による直並列方式チャージポンプ回路の概略回路図、図10は、各種チャージポンプ回路の入力電流/出力電流−昇圧率の特性を示す説明図、図11は、図3のフラッシュメモリの中電圧チャージポンプ回路に用いられる電荷再利用直列方式チャージポンプ回路の回路図、図12は、図11の電荷再利用直列方式チャージポンプ回路に入力するプリチャージ信号を発生するプリチャージ信号発生回路の回路図、図13は、図11の電荷再利用直列方式チャージポンプ回路に入力する最終段転送トランジスタゲート信号を発生する最終段転送トランジスタゲート信号発生回路の回路図、図14は、図11の電荷再利用直列方式チャージポンプ回路に入力するイコライズ信号を発生するイコライズ信号発生回路の回路図、図15,図16は、図11の荷再利用直列方式チャージポンプ回路における各部信号のタイミングチャート、図17は、図3のフラッシュメモリの中電圧チャージポンプ回路に用いられる電荷再利用直並列方式チャージポンプ回路の回路図、図18は、図17の電荷再利用直列方式チャージポンプ回路に入力するプリチャージ信号を発生するプリチャージ信号発生回路の回路図、図19は、図17の電荷再利用直列方式チャージポンプ回路に入力する最終段転送トランジスタゲート信号を発生する最終段転送トランジスタゲート信号発生回路の回路図、図20は、図17の電荷再利用直列方式チャージポンプ回路に入力するイコライズ信号を発生するイコライズ信号発生回路の回路図、図21は、図17の電荷再利用直列方式チャージポンプ回路に用いられる昇圧容量プリチャージ電源電圧を発生するプリチャージ電圧発生回路の回路図、図22、図23は、図17の荷再利用直並列方式チャージポンプ回路における各部信号のタイミングチャート、図24は、図3のにフラッシュメモリに用いられる各種MOSデバイスの断面構造の一例を示す説明図、図25は、図11の電荷再利用直列方式チャージポンプ回路に用いられる単位セルのレイアウト例を示す説明図、図26は、本発明者の検討による電荷再利用並列方式チャージポンプ回路の概略を示す回路図である。
【0024】本実施の形態において、ICカード(情報処理装置)1は、カード方式の外形、サイズを有し、情報の記憶、ならびに計算を行う。ICカード1は、図1に示すように、クレジットカード形状からなるプラスチック製のカード2に、不揮発性メモリ混載プロセッサなどの半導体集積回路装置3が埋め込まれている。
【0025】半導体集積回路装置3には、ガラスエポキシなどからなるテープ基板5が設けられており、このテープ基板5の一方の面には、複数の端子電極4が形成されている。半導体集積回路装置3には、端子電極4を介して各種データ、割り込み信号、電源電圧、リセット信号ならびにクロック信号などが入出力される。
【0026】テープ基板5のチップ搭載面(他方の面)には、半導体チップ6が接着材などを介して搭載されている。半導体チップ6の周辺部近傍には、ボンディングパッドが設けられており、これらボンディングパッドと端子電極4の裏面とが、ボンディングワイヤ7を介して接続される。
【0027】そして、半導体チップ6、ボンディングワイヤ7、ならびにその周辺部が、モールド樹脂などに封止されて封止部8が形成されている。
【0028】また、ICカード1に設けられた半導体集積回路装置3は、図2に示すように、CPU(中央処理装置)9、ROM10、RAM(揮発性記憶部)11、不揮発性メモリ(不揮発性記憶部)12、I/Oポート13、ならびにクロック生成回路14などから構成されており、これらを1つの半導体基板上に形成したものである。
【0029】ICカード1に用いる場合のプロセッサチップの配置は、図1に示すものに限られず、また、図1に示すような端子がICカードの外部に露出している接触方式や端子がICカードに露出していない非接触方式、接触/非接触両方の機能を有する両用方式など、外観形状に限定されない。
【0030】また、半導体集積回路装置3は、図2のROM10、RAM11を有するとは限らず、ROM、またはRAMのいずれか一方しか有しないものやいずれも有しないものも含まれる。少なくともCPUに代表される論理回路部と少なくとも1回以上の電気的に情報の書き込みが可能な不揮発性メモリを有すればよい。
【0031】CPU9は、外部からの所定の信号などによって不揮発性メモリ12に格納されたプログラムやデータなどを読み出し、所定の処理を行う。CPU9が処理を行うことによって生じたデータであって、半導体集積回路装置3に供給される電源が一時的に停止した後においても、記憶しておくことが必要なデータは不揮発性メモリ12に書き込みがされる。
【0032】CPU9は、不揮発性メモリ12に対して、データの書き込み動作指示を行い、書き込み動作指示に応じて不揮発性メモリ12内の電圧生成部15はメモリセルへの書き込みに必要な高電圧を発生させ、データの書き込みが行われる。このようなデータとしては、ICカード1における個人情報(使用者名や暗証番号など)が上げられる。
【0033】また、データによっては、先に書き込まれているデータを消去した後、新たにデータを書き込む必要のあるデータも存在する。この場合、CPU9は不揮発性メモリ12に書き込まれているデータの消去に必要な高電圧を発生させ、書き込まれているデータの消去を行った後に、新たなデータの書き込みに必要な高電圧が発生されデータの書き込みが行われる。このようなデータとしては、ICカード1における金融情報(預金残高など)が上げられる。
【0034】ICカード1における情報の読み出しや書き込みなどの制御を司るプロセッサであり、該CPU9には、アドレスバスラインAD、およびデータバスラインDBを介してROM10、RAM11、不揮発性メモリ12、I/Oポート13、クロック生成回路14などが接続されている。
【0035】ROM10は、CPU9を動作させる制御プログラムなどが格納されており、読み出し専用メモリなどからなる。RAM11は、随時読み出し/書き込みが可能なメモリであり、入出力データや演算データなどを一時的に格納する。
【0036】不揮発性メモリ12は、CPU9からの書き込み動作指示や消去動作指示に応じて書き込みや消去の対象となる不揮発性メモリセルを選択し、選択された不揮発性メモリセルのゲート電極やウェル電極に電圧生成部15で発生させた高電圧を印加し、電荷蓄積層に電荷を蓄積する。
【0037】I/Oポート13は、ICカード1におけるデータが入出力されるポートであり、クロック生成回路14は、外部クロック信号からクロック信号を生成し、それぞれのモジュールに供給する。
【0038】また、不揮発性メモリ12に設けられている電圧生成部15は、前述したようにデータ書き換えや消去に用いられる高電圧の昇圧電圧などの様々な電圧を生成する。不揮発性メモリ12では、メモリアレイにEEPROMやフラッシュメモリを用い、EEPROMやフラッシュメモリのメモリセルに対する書き込みや消去動作において、電圧生成部15に設けられた昇圧回路を用いて必要とされる電圧を発生させる。
【0039】EEPROMやフラッシュメモリは、電荷を蓄積するための窒化膜やフローティングゲートを有し(以下、電荷蓄積層という)、電荷蓄積層に蓄積する電荷の量を制御することによって情報の記憶が行われる。
【0040】このフラッシュメモリについて、図3を用いて説明する。
【0041】フラッシュメモリの場合、メモリセルの接続関係やメモリセルの構造に応じて、NAND方式、AND方式、NOR方式、SST方式、スプリットゲート方式等といった分類がなされる。
【0042】メモリセルへの書き込み動作としては、メモリセルのゲート電極に正の高電圧を印加し、ソース電極−ドレイン電極間のチャネル領域に電流が流れることにより発生するホットエレクトロンをフローティングゲートに注入するホットエレクトロン方式や、チャネル領域にはほとんど電流を流さずチャネル−ゲート間に高電圧を印加し、FNトンネル現象によりフローティングゲートに電子(電荷)を注入するFNトンネル書き込み方式がある。
【0043】フラッシュメモリでは、フローティングゲートに注入した電荷の量によりメモリセルのしきい値電圧が変化し、しきい値電圧分布を2個、またはそれ以上形成することによって、2値データや多値データの保持が可能となる。
【0044】インタフェース部は、外部に接続されるメモリコントローラやプロセッサに接続され、書き込み/読み出し/消去といった動作を指示するコマンドを受け、これらの動作に必要なデータの入出力を行う。
【0045】制御部は、前述のコマンドを解析し、電圧生成部15に制御信号を供給し、それぞれの動作に必要とされる電圧を発生させる。また、上述のコマンドとともに外部から供給されるアドレス情報を基にメモリアレイ部28にアクセスを行い、供給されるデータのメモリセルへの書き込み、メモリセルからデータの読み出し、メモリセルに書き込まれているデータの消去などの動作を制御する。
【0046】メモリセルへのデータの書き込み動作では、電圧生成部15で生成した正の高電圧をメモリセルのゲートに接続されるワード線に供給し、ホットエレクトロン書き込み方式やFNトンネル書き込み方式によりデータの書き込みが行われ、データに応じた所定のしきい値に変化され、ベリファイ動作が行われる。
【0047】メモリセルのデータ消去動作では、消去単位(ワード線単位、ブロック単位、メモリアレイ全面)毎にウェル層が分割され、消去対象のウェル層に電圧生成部15で生成した正の高電圧が印加される。
【0048】これにより、消去単位に属するメモリセルのフローティングゲートに蓄積された電荷がチャネル層のFNトンネル現象により引き抜かれ、メモリセルのしきい値電圧が消去レベルの電圧分布に変化される。
【0049】また、電圧生成部15は、負電圧チャージポンプ回路(電圧発生部)16、高電圧チャージポンプ回路(電圧発生部)17、および中電圧チャージポンプ回路(電圧発生部)18などから構成されている。
【0050】負電圧チャージポンプ回路16は、約−16V程度の負電圧である電源VEWを生成し、デコーダ19を介して入力された行アドレスをデコードするワードデコーダ20に供給する。
【0051】高電圧チャージポンプ回路17は、約15V程度の電圧の電源VWWを生成し、同じくワードデコーダ20に供給する。中電圧チャージポンプ回路18は、約7V程度の電源VCP、ならびに約5V程度の電源VWDをそれぞれ生成する。
【0052】電源VCPはワードデコーダ20に出力され、電源VWDは、メモリアレイ21のメモリセルSから出力されたデータを増幅して出力するセンスアンプ/ラッチ回路22に供給する。センスアンプ/ラッチ回路22によって増幅されたデータは、メインアンプ23を介してデータ出力端子DOから出力される。
【0053】ここで、電源VCPなどを生成するチャージポンプ回路の回路構成例の概略について説明する。
【0054】チャージポンプ回路は、2つの直列方式のチャージポンプ回路が並列接続された電荷再利用直列方式チャージポンプ回路、直列方式のチャージポンプ回路と並列方式のチャージポンプ回路とを組み合わせて構成した直並列チャージポンプ回路が2つ並列接続された電荷再利用直並列方式チャージポンプ回路、および直列方式のチャージポンプ回路と並列方式のチャージポンプ回路とを組み合わせて構成した直並列方式チャージポンプ回路などがある。
【0055】電荷再利用直列方式チャージポンプ回路は、図4に示すように、スイッチング素子S1〜S30、および昇圧容量であるコンデンサC1〜C8などから構成されている。スイッチング素子S1〜S30はトランジスタなどからなる。
【0056】スイッチング素子S5〜S9,S14〜S17,S23〜S26の制御端子(ゲート)には駆動信号(第1の動作信号)φがそれぞれ入力されており、スイッチング素子S1〜S4,S10〜S13,S18〜S22の制御端子には、駆動信号φの反転信号である駆動信号(第2の動作信号)/φがそれぞれ入力されている。
【0057】また、スイッチング素子S27〜S30の制御端子には、イコライズ信号(第3の動作信号)φsがそれぞれ入力されている。スイッチング素子S1〜S30は、駆動信号φ,/φ、およびイコライズ信号φsによって、図4の右側に示すような信号タイミングによってそれぞれ動作制御されている。
【0058】ここで、コンデンサC1〜C8は、図5、図6に示すように、デプレション形MOS(Metal Oxide Semiconductor)トランジスタからなり、これらコンデンサC1〜C8には、図7の等価回路に示すように、寄生容量Cpが含まれる。
【0059】スイッチング素子S1〜S4,S9,S14〜S17,S22の一方の接続部には、電源電圧VDDが接続されており、スイッチング素子S10〜S13,S23〜S26の他方の接続部には、基準電位VSSが接続されている。
【0060】そして、これらスイッチング素子S1〜S13、およびコンデンサC1〜C4により、第1のチャージポンプ回路が構成され、スイッチング素子S14〜S21、ならびにコンデンサC5〜C8により第2のチャージポンプ回路が構成されている。また、スイッチング素子S27〜S30によって、イコライズ部が構成されている。
【0061】スイッチング素子S1の他方の接続部には、コンデンサC1の一方の接続部、スイッチング素子S5の一方の接続部がそれぞれ接続されている。コンデンサC1の他方の接続部には、スイッチング素子S9の他方の接続部、スイッチング素子S10の一方の接続部、およびスイッチング素子S27の一方の接続部がそれぞれ接続されている。
【0062】スイッチング素子S5の他方の接続部には、スイッチング素子S11,S28の一方の接続部、およびコンデンサC2の他方の接続部が接続されている。スイッチング素子S2の一方の接続部には、コンデンサC2の一方の接続部、ならびにスイッチング素子S6の一方の接続部がそれぞれ接続されている。
【0063】スイッチング素子S3の他方の接続部には、コンデンサC3の一方の接続部、スイッチング素子S7の一方の接続部がそれぞれ接続されている。コンデンサC3の他方の接続部には、スイッチング素子S6の他方の接続部、スイッチング素子S12,S29の一方の接続部がそれぞれ接続されている。
【0064】スイッチング素子S4の他方の接続部には、コンデンサC4の一方の接続部、スイッチング素子S8の一方の接続部がそれぞれ接続されている。コンデンサC4の他方の接続部には、スイッチング素子S7の他方の接続部、スイッチング素子S13,S30の一方の接続部がそれぞれ接続されている。
【0065】また、スイッチング素子S14の他方の接続部には、コンデンサC5の一方の接続部、スイッチング素子S18の一方の接続部がそれぞれ接続されている。コンデンサC5の他方の接続部には、スイッチング素子S22,S27の他方の接続部、スイッチング素子S23の一方の接続部がそれぞれ接続されている。
【0066】スイッチング素子S15の他方の接続部には、コンデンサC6の一方の接続部、スイッチング素子S19の一方の接続部がそれぞれ接続されており、コンデンサC6の他方の接続部には、スイッチング素子S18,S28の他方の接続部、スイッチング素子S24の一方の接続部がそれぞれ接続されている。
【0067】スイッチング素子S16の他方の接続部には、コンデンサC7の一方の接続部、スイッチング素子S20の一方の接続部がそれぞれ接続されており、該コンデンサC7の他方の接続部には、スイッチング素子S19,S29の他方の接続部、スイッチング素子S25の一方の接続部がそれぞれ接続されている。
【0068】スイッチング素子S17の他方の接続部には、コンデンサC8の一方の接続部、スイッチング素子S21の一方の接続部がそれぞれ接続されている。このコンデンサC8の他方の接続部には、スイッチング素子S20,S30の他方の接続部、スイッチング素子S26の一方の接続部がそれぞれ接続されている。
【0069】そして、スイッチング素子S8の他方の接続部とスイッチング素子S21の他方の接続部とがそれぞれ接続されており、この接続部から昇圧された出力電圧Voutが出力される。
【0070】このように、電荷再利用直列方式チャージポンプ回路においては、スイッチング素子S1〜S13、およびコンデンサC1〜C4で構成した直列方式のチャージポンプ回路の出力部と、スイッチング素子S14〜S26、ならびにコンデンサC5〜C8で構成した直列方式のチャージポンプ回路の出力部とが並列接続された構成となっている。
【0071】これら2つの直列方式のチャージポンプ回路は、駆動信号φ,/φによって逆相のパルスによってそれぞれ駆動されており、各々の寄生容量Cpのある一方の接続部が、すべて一時的にフローティングになる期間がつくられる。
【0072】そして、その期間にスイッチング素子S27〜S30によって対応する相互の寄生容量Cpをショートした後、それらのノードを充放電する。これによって、基準電位VSSに放電される電荷を次サイクルで充電に用いることができ、電荷の再利用が可能となる。
【0073】また、電荷再利用直並列方式チャージポンプ回路は、図8に示すように、スイッチング素子S31〜S40、およびコンデンサC9〜C11から第3のチャージポンプ回路が構成され、スイッチング素子S41〜S50、ならびにコンデンサC12〜C14によって第4のチャージポンプ回路が構成されている。さらに、スイッチング素子S51〜S53により、イコライズ部が構成されている。
【0074】スイッチング素子S31,S33,S24,S37,S40,S41,S45〜S49の制御端子(ゲート)には、駆動信号φがそれぞれ入力されており、スイッチング素子S32,S35,S36,S38,S39,S42〜S44,S50の制御端子には、駆動信号φの反転信号である駆動信号/φがそれぞれ入力されている。スイッチング素子の制御端子には、イコライズ信号φsがそれぞれ入力されている。
【0075】これらスイッチング素子S31〜SS53は、駆動信号φ,/φ、およびイコライズ信号φsによって、図8の左側に示すような信号タイミングによってそれぞれ動作制御されている。
【0076】スイッチング素子S31,S32,S34,S41,S43,S44の一方の接続部には、電源電圧VDDが接続されており、スイッチング素子S33,S36,S39,S42,S46,S49には、基準電位VSSが接続されている。
【0077】スイッチング素子S32の他方の接続部には、スイッチング素子S33の一方の接続部、コンデンサC9の他方の接続部、およびスイッチング素子S51の一方の接続部がそれぞれ接続されている。
【0078】スイッチング素子S31の他方の接続部には、コンデンサC9の一方の接続部、スイッチング素子S35,S38の一方の接続部がそれぞれ接続されている。スイッチング素子S34の他方の接続部には、コンデンサC10の他方の接続部、スイッチング素子S36の一方の接続部、ならびにスイッチング素子S52の一方の接続部が接続されている。
【0079】スイッチング素子S35の他方の接続部には、コンデンサC10の一方の接続部、スイッチング素子S37の一方の接続部が接続されており、該スイッチング素子37の他方の接続部には、コンデンサC11の他方の接続部、スイッチング素子S39の一方の接続部、およびスイッチング素子S53の一方の接続部が接続されている。
【0080】スイッチング素子S38の他方の接続部には、コンデンサC11の一方の接続部、ならびにスイッチング素子S40の一方の接続部が接続されている。
【0081】さらに、スイッチング素子S40の他方の接続部には、スイッチング素子S42の一方の接続部、コンデンサC12の他方の接続部、およびスイッチング素子S51の他方の接続部がそれぞれ接続されている。
【0082】スイッチング素子S43の他方の接続部には、コンデンサC12の一方の接続部、およびスイッチング素子S45,48の一方の接続部がそれぞれ接続されている。スイッチング素子S44の他方の接続部には、コンデンサC13の他方の接続部スイッチング素子S46の一方の接続部、ならびにスイッチング素子S52の他方の接続部が接続されている。
【0083】スイッチング素子S45の他方の接続部には、コンデンサC13の一方の接続部、およびスイッチング素子S47の一方の接続部が接続されており、該スイッチング素子47の他方の接続部には、スイッチング素子S49の一方の接続部、スイッチング素子S53の一方の接続部、およびコンデンサC14の他方の接続部が接続されている。
【0084】スイッチング素子S48の他方の接続部には、コンデンサC14の一方の接続部、およびスイッチング素子S50の一方の接続部が接続されている。そして、スイッチング素子S40の他方の接続部とスイッチング素子S50の他方の接続部とが接続されており、この接続部から昇圧された出力電圧Voutが出力される。
【0085】この場合においても、直列方式のチャージポンプ回路と並列方式のチャージポンプ回路とが、駆動信号φ,/φの逆相パルスによってそれぞれ駆動されており、各々の寄生容量Cpのある一方の接続部が、すべて一時的にフローティングになる期間をつくる。
【0086】そして、その期間にスイッチング素子S51〜S53によって対応する相互の寄生容量Cpをショートした後、それらのノードを充放電する。これによって、基準電位VSSに放電される電荷を次サイクルで充電に用いることができ、電荷の再利用が可能となる。
【0087】また、直並列方式チャージポンプ回路は、図9に示すように、スイッチング素子SW1、コンデンサCB1からなる並列方式ポンプと、スイッチング素子SW2〜SW5、コンデンサCB2(〜CBk+1)からなるk段の直列方式ポンプ回路とを直列に接続した構成からなる。
【0088】並列方式チャージポンプにおいて、スイッチング素子SW1の一方の接続部には、電源電圧VDDが接続されており、該スイッチング素子SW1の他方の接続部には、コンデンサCB1の一方の接続部が接続されている。
【0089】そして、スイッチング素子SW1の制御端子(ゲート)には、駆動信号φが入力され、コンデンサCB1の他方の接続部には、駆動信号/φが入力されるようにそれぞれ接続されている。
【0090】さらに、並列方式チャージポンプにおいては、スイッチング素子SW2の一方の接続部には、電源電圧VDDが接続されており、該スイッチング素子SW2の制御端子には、駆動信号φが入力されるように接続されている。
【0091】スイッチング素子SW2の他方の接続部には、スイッチング素子SW4の一方の接続部、およびコンデンサCB2の他方の接続部がそれぞれ接続されている。コンデンサCB2の一方の接続部には、スイッチング素子SW3の他方の接続部、スイッチング素子SW5の一方の接続部がそれぞれ接続されている。
【0092】スイッチング素子SW3,SW4の制御端子には、駆動信号/φが入力され、スイッチング素子SW2,SW5の制御端子には、駆動信号φが入力されるようにそれぞれ接続されている。スイッチング素子SW3の一方の接続部には、スイッチング素子SW1の他方の接続部が接続されている。
【0093】以下、直列方式チャージポンプは、スイッチング素子SW3〜SW5、およびコンデンサCB3(〜CBk+1)によって同様の回路が構成されている。
【0094】この方式では、コンデンサCB1と駆動信号/φによって、コンデンサCB2〜CBk+1を2VDDにチャージした後、k個の昇圧容量をすべて直列接続にする。これにより、負荷電流ゼロの条件で(2k+1)VDDの電圧が得られる。
【0095】したがって、VDDMAX=2Vとした場合、2VDD=4Vであるから、絶縁膜の最大許容電界を5MV/cmとしてゲート酸化膜を8nmまで薄膜化でき、小面積化が可能となる。
【0096】また、上記した図4の電荷再利用直列方式、図8の電荷再利用直並列方式、図9の直並列方式、および従来技術に記載した図33の並列方式、図34の直列方式にそれぞれ示すようなスイッチング素子、コンデンサ、寄生容量のみからなる回路モデルを用いて、解析式を導出し計算した結果を図10に示す。
【0097】図10において、グラフ曲線の左側から右側にかけて、直列方式、電荷再利用直列方式、直並列方式、電荷再利用直並列方式、並列方式、および電荷再利用並列方式の電気的特性をそれぞれ示している。
【0098】ここで、昇圧率Vout/VDDは7倍、寄生容量と昇圧容量の比Cp/CBは0.1(tox=25nmのMOSキャパシタに相当)とする。
【0099】図10から、入出力電流比は、直列方式がもっとも大きく、以下、直並列方式、並列方式の順になっていることがわかる。これは、昇圧容量に付く寄生容量Cpによって充放電される無駄電流が上記の順に小さくなるためである。
【0100】すなわち、直列方式や直並列方式では寄生容量Cpに2VDD〜(n−1)VDDまでの電圧がかかるのに対して、並列方式ではVDDしかかからないためである。直列方式と直並列方式で後者の方が入出力電流比が小さいのは、直列接続される容量の数が少ないため寄生容量も少なくなるためである。
【0101】ただし、直列方式の場合、昇圧容量の酸化膜厚は直並列方式の半分程度に薄くできるので、単位面積当たりの寄生容量も半減し、直並列方式と同程度の入出力電流比にすることが可能である。
【0102】また、電荷再利用並列方式は、既に論文(Christl Lauterbach, "Charge Sharing Concept and New Clocking Scheme for Power Efficiency and Electromagnetic Emission Improvement of Boosted Charge Pumps," IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 35, NO. 5, MAY 2000 pp.719-723)などで提案されている。
【0103】この回路の概略を図26に示す。この方式では、1個のチャージポンプ回路で昇圧容量を駆動する逆相関係にある2本の駆動線を一時的にフローティング状態にし、それらに付属する寄生容量同士をショートするものである。しかし、並列方式は、もともと入出力電流比が小さいので、電荷再利用の効果も小さい。
【0104】以上から、最も入出力電流比の小さい並列方式は、占有面積が大きいという問題があり、最も面積が小さい直列方式は、入出力電流比が大きいという問題があり、これら占有面積と入出力電流比とのトレードオフを考慮すると、電荷再利用並列方式、電荷再利用直並列方式、ならびに直並列方式のチャージポンプ回路が実用性に優れていることが分かる。
【0105】次に、上記した電荷再利用直列方式チャージポンプ回路によって、不揮発性メモリ12の電圧生成部15に設けられた中電圧チャージポンプ回路18を構成した場合の回路構成、および動作について詳しく説明する。
【0106】ここで、中電圧チャージポンプ回路18における無負荷時の理論的昇圧率は7倍程度である。
【0107】中電圧チャージポンプ回路18は、図11に示すように、トランジスタQ11〜Q19,Q1A〜Q1F,コンデンサC11〜C16,CG11からなる第1のチャージポンプ回路、トランジスタQ21〜Q29,Q1A〜Q1F,Q2A〜Q2L,QS1〜QS6、コンデンサC21〜C26,CG21から構成される第2のチャージポンプ回路、ならびにトランジスタQS1〜QS6からなるイコライズ部から構成されている。
【0108】また、トランジスタQ11,Q13,Q15,Q17,Q1B,Q1D〜Q1F,Q21,Q23,Q25,Q27,Q29,Q2B,Q2D〜Q2FはPチャネルMOSから構成されており、その他のトランジスタQ12,Q14,Q16,Q18,Q1A,Q1C,Q1G〜Q1L,Q22,Q24,Q26,Q28,Q2A,Q2C,Q2G〜Q2LはNチャネルMOSから構成されている。
【0109】さらに、コンデンサC11〜C16,C21〜C26,CG11,CG21は、図6に示したnWELL内に形成されたnMOS容量が用いられている。
【0110】トランジスタQ11とトランジスタQ12とは、電源電圧VDDと基準電位VSSとの間に直列接続されている。トランジスタQ11,Q13のゲートには、駆動信号F4が入力されるように接続されており、トランジスタQ12,Q14,Q16,Q18,Q1A,Q1C1のゲートには、駆動信号F4がそれぞれ入力されるように接続されている。
【0111】トランジスタQ11の他方の接続部には、コンデンサC11の他方の接続部、ならびにトランジスタQS1の一方の接続部がそれぞれ接続されている。コンデンサC11の一方の接続部には、トランジスタQ1Gの他方の接続部、およびQ13の一方の接続部が接続されている。また、コンデンサC11の一方の接続部には、トランジスタQ13の基板も接続されており、基板効果の削減を目的として基板電圧として印加されている。
【0112】トランジスタQ1Gの一方の接続部には、電源電圧VDDが接続されており、トランジスタQ13の他方の接続部には、トランジスタQ14,QS2の一方の接続部、およびコンデンサC12の他方の接続部がそれぞれ接続されている。
【0113】トランジスタQ1H,Q15,Q16は、電源電圧VDDと基準電位VSSとの間に直列接続されており、トランジスタQ15のゲートには、電源電圧VDDが接続されている。
【0114】さらに、トランジスタQ1Hの他方の接続部が接続されたトランジスタQ15の一方の接続部には、コンデンサC12の一方の接続部、および該トランジスタQ15の基板が接続されている。
【0115】トランジスタQ15の他方の接続部が接続されたトランジスタQ16の一方の接続部には、コンデンサC13の他方の接続部、ならびにトランジスタQS3の一方の接続部がそれぞれ接続されている。
【0116】また、トランジスタQ1I,Q17,Q18においても、電源電圧VDDと基準電位VSSとの間に直列接続されている。トランジスタQ17のゲートには、電源電圧VDDが接続されている。
【0117】トランジスタQ1Iの他方の接続部が接続されたトランジスタQ17の一方の接続部には、コンデンサC13の一方の接続部、および該トランジスタQ17の基板が接続されている。
【0118】トランジスタQ17の他方の接続部が接続されたトランジスタQ18の一方の接続部には、コンデンサC14の他方の接続部、ならびにトランジスタQS4の一方の接続部がそれぞれ接続されている。
【0119】さらに、トランジスタQ1J,Q19,Q1Aも、電源電圧VDDと基準電位VSSとの間に直列接続されており、トランジスタQ19のゲートには、電源電圧VDDが接続されている。
【0120】トランジスタQ1Jの他方の接続部が接続されたトランジスタQ19の一方の接続部には、コンデンサC14の一方の接続部、および該トランジスタQ19の基板が接続されている。
【0121】トランジスタQ19の他方の接続部が接続されたトランジスタQ1Aの一方の接続部には、コンデンサC15の他方の接続部、ならびにトランジスタQS5の一方の接続部がそれぞれ接続されている。
【0122】また、トランジスタQ1K,Q1B,Q1Cにおいても、電源電圧VDDと基準電位VSSとの間に直列接続されており、トランジスタQ1Bのゲートには、電源電圧VDDが接続されている。
【0123】さらに、トランジスタQ11,Q13のゲートに信号F4を入力し、トランジスタQ15,Q17,Q19,Q1Bのゲート電位を電源電圧VDDに固定することにより、昇圧電圧が低い2段目のトランジスタQ13までのオン抵抗を下げることができるとともに、ゲート容量による充放電電荷が減り消費電流を減らすことができる。
【0124】トランジスタQ1Kの他方の接続部が接続されたトランジスタQ1Bの一方の接続部には、コンデンサC15の一方の接続部、および該トランジスタQ1Bの基板が接続されている。
【0125】トランジスタQ1Bの他方の接続部が接続されたトランジスタQ1Cの一方の接続部には、コンデンサC16の他方の接続部、ならびにトランジスタQS6の一方の接続部がそれぞれ接続されている。
【0126】さらに、トランジスタQ1Lの一方の接続部には、電源電圧VDDが接続されており、該Q1Lの他方の接続部には、コンデンサC16の一方の接続部、トランジスタQ1D,Q1Fの一方の接続部、ならびにトランジスタQ1Eのゲートがそれぞれ接続されている。トランジスタQ1Dは、最終段の電荷転送用MOSとして用いられている。
【0127】トランジスタQ1Fのゲートには、トランジスタQ1Dのゲート、コンデンサCG11の一方の接続部トランジスタQ1Eの一方の接続部が、それぞれ接続されている。トランジスタQ1Fは、トランジスタQ1Dの基板電圧を最も高い電位に維持するスイッチとして設けられている。
【0128】トランジスタQ1Dのゲートに接続されたコンデンサCG11によって、該トランジスタQ1Dのオン時にはコンデンサCG11の一端に入力された最終段転送トランジスタゲート信号FGTを2VDDだけ下げることにより、Vout−2VDDになるように制御し、電源にVoutを必要とするゲート制御用のレベル変換回路が不要になるので消費電流を大幅に低減することができる。
【0129】トランジスタQ1Fの他方の接続部には、該トランジスタQ1Fの基板、およびトランジスタQ1Eの他方の接続部と基板とがそれぞれ接続されている。コンデンサCG11の他方の接続部には、最終段転送トランジスタゲート信号FGTが入力されるように接続されている。
【0130】また、トランジスタQ1G〜Q1Lのゲートには、プリチャージ信号FPTがそれぞれ入力されるように接続されており、トランジスタQS1〜QS6のゲートには、イコライズ信号FSがそれぞれ入力されるように接続されている。
【0131】さらに、トランジスタQ22,Q21は、基準電位VSSと電源電圧VDDとの間に直列接続されており、トランジスタQ22の他方の接続部が接続されたトランジスタQ21の一方の接続部には、コンデンサC21の一方の接続部、およびトランジスタQS1の他方の接続部が、それぞれ接続されている。
【0132】トランジスタQ24,Q23,Q2Gは、基準電位VSSと電源電圧VDDとの間に直列接続されており、トランジスタQ23の他方の接続部が接続されたトランジスタQ2Gの一方の接続部には、コンデンサC21の他方の接続部、およびトランジスタQ23の基板が接続されている。トランジスタQ21,Q23のゲートには、駆動信号F12が入力されるように接続されている。
【0133】トランジスタQ24の他方の接続部が接続されたトランジスタQ24の一方の接続部には、コンデンサC22の一方の接続部、およびトランジスタQS2の他方の接続部がそれぞれ接続されている。
【0134】また、トランジスタQ26,Q25,Q2Hは、基準電位VSSと電源電圧VDDとの間に直列接続されており、トランジスタQ25の他方の接続部には、コンデンサC22の他方の接続部、ならびに該トランジスタQ25の基板が接続されている。
【0135】トランジスタQ26の他方の接続部には、トランジスタQS3の他方の接続部、コンデンサC23の一方の接続部がそれぞれ接続されている。トランジスタQ25のゲートには、電源電圧VDDが接続されている。
【0136】さらに、トランジスタQ28,Q27,Q2Iにおいても、基準電位VSSと電源電圧VDDとの間に直列接続されており、トランジスタQ27の他方の接続部には、コンデンサC23の他方の接続部、ならびに該トランジスタQ27の基板が接続されている。
【0137】トランジスタQ28の他方の接続部には、トランジスタQS4の他方の接続部、コンデンサC24の一方の接続部がそれぞれ接続されており、トランジスタQ27のゲートには、電源電圧VDDが接続されている。
【0138】トランジスタQ2A,Q29,Q2Jは、基準電位VSSと電源電圧VDDとの間に直列接続されており、トランジスタQ29の他方の接続部には、コンデンサC24の他方の接続部、ならびに該トランジスタQ29の基板が接続されている。
【0139】トランジスタQ2Aの他方の接続部には、トランジスタQS5の他方の接続部、コンデンサC25の一方の接続部がそれぞれ接続されており、トランジスタQ29のゲートには、電源電圧VDDが接続されている。
【0140】トランジスタQ2C,Q2B,Q2Kは、基準電位VSSと電源電圧VDDとの間に直列接続されており、トランジスタQ2Bの他方の接続部には、コンデンサC25の他方の接続部、ならびに該トランジスタQ2Bの基板が接続されている。
【0141】さらに、トランジスタQ21,Q23のゲートに信号F12を入力し、トランジスタQ25,Q27,Q29,Q2Bのゲート電位を電源電圧VDDに固定することにより、昇圧電圧が低い2段目のトランジスタQ23までのオン抵抗を下げることができるとともに、ゲート容量による充放電電荷が減り消費電流を減らすことができる。
【0142】トランジスタQ2Cの他方の接続部には、トランジスタQS6の他方の接続部、コンデンサC26の一方の接続部がそれぞれ接続されており、トランジスタQ2Bのゲートには、電源電圧VDDが接続されている。
【0143】コンデンサC26の他方の接続部には、トランジスタQ2D,Q2F,Q2Lの一方の接続部、ならびにトランジスタQ2Eのゲートがそれぞれ接続されており、トランジスタQ2Lの他方の接続部には、電源電圧VDDが接続されている。トランジスタQ2Dも、トランジスタQ1Dと同様に最終段の電荷転送用MOSとして用いられている。
【0144】コンデンサCG21の一方の接続部には、最終段転送トランジスタゲート信号FGBが入力されるように接続されている。このコンデンサCG21の一方の接続部には、トランジスタQ2D,Q2Fのゲート、トランジスタQ2Eの一方の接続部がそれぞれ接続されている。
【0145】トランジスタQ2Fの他方の接続部には、該トランジスタQ2Fの一方の接続部、基板およびトランジスタQ2Dの基板がそれぞれ接続されている。トランジスタQ2Dの他方の接続部には、トランジスタQ2Eの他方の接続部、ならびに基板がそれぞれ接続されている。
【0146】そして、トランジスタQ2Dの他方の接続部には、トランジスタQ1Dの他方の接続部が接続されており、この接続部から昇圧電圧VPPが出力される。
【0147】また、トランジスタQ22,Q24,Q26,Q28,Q2A,Q2Cのゲートには、駆動信号F13が入力されるようにそれぞれ接続されており、トランジスタQ2G,Q2H,Q2I,Q2J,Q2K,Q2Lのゲートには、プリチャージ信号FPBが入力されるようにそれぞれ接続されている。
【0148】ここで、図11における駆動信号F1〜F17は、たとえば、遅延回路や論理回路などによって1つのパルスから発生することができるものである。
【0149】さらに、プリチャージ信号FPT(,FPB)を生成するプリチャージ信号発生回路の回路構成について説明する。
【0150】プリチャージ信号発生回路は、図12に示すように、トランジスタQ1〜Q10,QA,QB、コンデンサC1〜C4から構成されている。トランジスタQ1〜Q5,Q9,QA,QBの一方の接続部には、電源電圧VDDが接続されている。トランジスタQ1,Q2,QBのゲートにも電源電圧VDDが接続されている。
【0151】トランジスタQ3の他方の接続部には、コンデンサC1の一方の接続部、トランジスタQ2の他方の接続部、およびトランジスタQ4のゲートがそれぞれ接続されている。
【0152】また、トランジスタQ4の他方の接続部には、コンデンサC2の一方の接続部、トランジスタQ1の他方の接続部、およびトランジスタQ3,Q9,QAのゲートがそれぞれ接続されている。
【0153】コンデンサC1の他方の接続部には、駆動信号F2が入力されるように接続されており、コンデンサC2の他方の接続部には、駆動信号F1が入力されるように接続されている。
【0154】トランジスタQ5の他方の接続部には、トランジスタQ6の一方の接続部。およびコンデンサC3の他方の接続部が接続されており、該コンデンサC3の一方の接続部には、トランジスタQ9の他方の接続部、およびトランジスタQ7の一方の接続部、基板がそれぞれ接続されている。
【0155】コンデンサQ7の他方の接続部には、トランジスタQ8の一方の接続部コンデンサC4の他方の接続部がそれぞれ接続されている。トランジスタQ6,Q8の他方の接続部には、基準電位VSSが接続されている。トランジスタQA,QBの他方の接続部には、コンデンサC4の一方の接続部が接続されている。
【0156】トランジスタQ5〜Q8のゲートには、駆動信号F3が入力されるように接続されている。そして、トランジスタQAの他方の接続部がプリチャージ信号FPTの出力部となる。
【0157】ここでは、プリチャージ信号FPTを生成するプリチャージ信号発生回路について記載したが、プリチャージ信号FPBを生成するプリチャージ信号発生回路の回路構成も同一であるので説明を省略する。また、プリチャージ信号FPBを生成する場合には、駆動信号F2,F1,F3の代わりに、それぞれ駆動信号F10,F9,F11が入力される。
【0158】さらに、最終段転送トランジスタゲート信号FGTを生成する最終段転送トランジスタゲート信号発生回路の回路構成について説明する。
【0159】最終段転送トランジスタゲート信号発生回路は、図13に示すように、トランジスタQ1a〜Q8a、およびコンデンサC1a〜C3aから構成されている。これらトランジスタQ1a〜Q8a、ならびにコンデンサC1a〜C3aは、前述したプリチャージ信号発生回路のトランジスタトランジスタQ1〜Q8、およびコンデンサC1〜C3と同じ回路構成からなり、コンデンサC1aには駆動信号F7、コンデンサC2aには駆動信号F6、トランジスタQ5a〜Q8aのゲートには駆動信号F8が入力され、トランジスタQ7aの他方の接続部から最終段転送トランジスタゲート信号FGTが出力される点が異なっている。
【0160】また、最終段転送トランジスタゲート信号FGBを生成する最終段転送トランジスタゲート信号発生回路は、最終段転送トランジスタゲート信号FGTを生成する最終段転送トランジスタゲート信号発生回路と同一の回路構成であるので説明は省略する。この場合、最終段転送トランジスタゲート信号FGBを生成する場合には、駆動信号F7,F6,F8の代わりに駆動信号F15,F14,F16がそれぞれ入力されることになる。
【0161】さらに、イコライズ信号FSを生成するイコライズ信号発生回路の回路構成について説明する。
【0162】イコライズ信号発生回路は、図14に示すように、トランジスタQ1b〜Q6bから構成されている。トランジスタQ2b,Q4bの一方の接続部には、昇圧電圧VPPが接続されており、該トランジスタQ4bの他方の接続部には、トランジスタQ3bの一方の接続部、およびトランジスタQ2bのゲートがそれぞれ接続されている。
【0163】トランジスタQ3bのゲートには、電源電圧VDDが接続されている。トランジスタQ3bの他方の接続部、トランジスタQ1bのゲートには、駆動信号F17が入力されるように接続されている。トランジスタQ1bの他方の接続部には、基準電位VSSが接続されている。
【0164】トランジスタQ4bのゲートには、トランジスタQ2bの他方の接続部、トランジスタQ1bの一方の接続部、ならびにトランジスタQ5b,Q6bのゲートがそれぞれ接続されている。
【0165】トランジスタQ6b,Q5bは、昇圧電圧VPPと基準電位VSSとの間に直列接続されたCMOS構成となっており、トランジスタQ6bの他方の接続部からイコライズ信号FSが出力される。この方式の利点は、高電圧はポンプ回路出力である昇圧電圧VPPから得るので、回路構成が簡単になり、面積が小さくできることである。
【0166】イコライズ信号FSは、また、図11に示す回路の上半分、または下半分と同じ構成の直列方式チャージポンプ回路(最終段転送トランジスタ部を除く)を用いて作ることもできる。
【0167】たとえば、上半分と同じ回路を用いた場合、駆動信号F4,F5の代わりに駆動信号F17と逆相の関係にある信号を入力し、ノードN14、あるいはノードN15をイコライズ信号FSの出力とすればよい。この方式の利点は、ポンプ回路出力である昇圧電圧VPPから電流を取り出さないので、電力効率が高いことである。
【0168】また、電荷再利用直列方式チャージポンプ回路によって構成された中電圧チャージポンプ回路18の動作について、図11〜図14、および図15、図16のタイミングチャートを用いて説明する。
【0169】ここで、図15においては、上方から下方にかけて、駆動信号F1〜F17、プリチャージ信号FPT,FPB、最終段転送トランジスタゲート信号FGT,FGB、およびイコライズ信号FSの信号タイミングをそれぞれ示している。
【0170】また、図16においては、上方から下方にかけて、駆動信号F4,F5,F12,F13、プリチャージ信号FPT,FPB、最終段転送トランジスタゲート信号FGT,FGB、イコライズ信号FS、図11におけるノードN1i,N2i(ここで、i=1〜6)、ならびに同じく図11におけるノードP11,P21,P12,P22,P13,P23の信号タイミングをそれぞれ示している。
【0171】さらに、中電圧チャージポンプ回路18における無負荷時の論理的昇圧率は7倍とする。
【0172】まず、チャージポンプ回路の上半分は、駆動信号F1,F3(図12参照)がHiレベルの期間にコンデンサC3,C4を充電する。このとき、駆動信号F4,F5、およびプリチャージ信号FPTはLoレベルであり、トランジスタQ11,Q13,Q15,Q17,Q19,Q1Bは導通状態になっており、コンデンサC11〜C16は直列接続状態となっている。すなわち昇圧モードにある。
【0173】このとき、駆動信号F6,F8は、Hiレベルの状態にあり、電荷転送MOSであるトランジスタQ1Dのゲート電圧は、コンデンサCG11との結合により、出力電圧Voutから引き下げられ、Vout−2VDDになっている。すなわち、トランジスタQ1Dはオン状態になって電荷を出力側へと転送する。
【0174】また、このとき、駆動信号F2(図12),F7(図13)はLoレベルになっている。チャージポンプ回路の下半分は上半分と逆になっており、駆動信号F9,F11がLoレベルの際にコンデンサC3,C4は直列接続され、プリチャージ用のトランジスタQ2G,Q2H〜Q2Lのゲートは、3VDDにまで昇圧されオンする。このとき、駆動信号F12,F13はHiレベルとなっているので、トランジスタQ22,Q24,Q26,Q28,Q2A,Q2Cもオンし、電源電圧VDDからコンデンサC21〜C26に電荷が注入される。
【0175】また、駆動信号F14,F16はLoレベルの状態にあり、図13から最終段転送トランジスタゲート信号FGBがHiレベル(2VDD)となるから、電荷転送MOSであるトランジスタQ2Dのゲート電圧は、コンデンサCG21との結合によって、出力電圧Vout−2VDDからVoutに引き上げられる。
【0176】トランジスタQ2Eのゲート電位は、Voutよりも低いVDDであるからトランジスタQ2EはオンしてコンデンサCG21の電位を確実にVoutまで引き上げる。これにより、トランジスタQ2Dはオフ状態になって電荷が出力側から昇圧容量側へ逆流するのを防ぐ。このとき、駆動信号F10,F15は、Hiレベルになっている。
【0177】次に、寄生容量Cpのイコライズを行う。このとき、上半分のチャージポンプ回路では、駆動信号F6,F8をLoレベル、駆動信号F7をHiレベルにした後、駆動信号F4をHiレベルにし、他はそのままの状態にしておく。
【0178】また、下半分のチャージポンプ回路では、駆動信号F10をLoレベル、駆動信号F11をHiレベルにした後、駆動信号F13をLoレベルにする。他はそのままの状態にしておく。
【0179】これにより、ノードN11〜N16とノードN21〜N26とは、寄生容量Cpのみで電位が保たれたフローティング状態となる。そして、ここで、イコライズパルスである駆動信号F17をHiレベルにすることにより、イコライズ信号FSをHiレベルにし、ノードN11−N21,N12−N22,N13−N23,N14−N24,N15−N25,N16−N26の電位をそれぞれ均等化する。
【0180】次のサイクルでは、上半分のチャージポンプ回路は、駆動信号F1,F3をLoレベルにして、図12のコンデンサC3,C4を直列接続し、プリチャージ用のトランジスタQ1G,Q1H〜Q1Lのゲートを3VDDにまで昇圧しオンする。
【0181】このとき、駆動信号F4はHiレベルのまま、駆動信号F5はHiレベルとし、トランジスタQ12,Q14,Q16,Q18,Q1A,Q1Cもオンする。これにより、電源電圧VDDからコンデンサC11〜C16に電荷がそれぞれ注入される。
【0182】また、このとき、駆動信号F6,F8がLoレベルの状態にあり、図13から最終段転送トランジスタゲート信号FGTがHiレベル(2VDD)となるから、電荷転送MOSであるトランジスタQ1Dのゲート電圧は、コンデンサCG11との結合によりVout−2VDDからVoutに引き上げられる。
【0183】また、トランジスタQ1Eのゲート電位はVDDとVoutより低くなっているから、トランジスタQ1EはオンしてコンデンサCG11の電位を確実にVoutまで引き上げる。これにより、トランジスタQ1Dはオフ状態になって電荷が出力側から昇圧容量側へ逆流するのを防ぐことができる。このとき、駆動信号F2,F7はHiレベルになっている。
【0184】一方、下半分のチャージポンプ回路は、駆動信号F9,F11をHiレベルとしコンデンサC3,C4を充電する。このとき、駆動信号F12,F13をLoレベルとするので、トランジスタQ21,Q23,Q25,Q27,Q29,Q2Bはそれぞれ導通状態になって、コンデンサC21〜C26はすべて直列接続され、昇圧モードになる。
【0185】さらに、図13の駆動信号F14,F16をHiレベルとし、最終段転送トランジスタゲート信号FGTをLoレベル(基準電位VSS)とし、電荷転送MOSであるトランジスタQ2Dのゲート電圧を、コンデンサCG21との結合によりVoutからVout−2VDDに引き下げる。これにより、トランジスタQ2Dはオン状態になって電荷を昇圧容量から出力側へと転送する。このとき、駆動信号F10,F15はLoレベルになっている。
【0186】その後、寄生容量Cpのイコライズを行う。このとき、上半分のチャージポンプ回路では、駆動信号F2,F5をLoレベル、駆動信号F3をHiレベル"にし、他はそのままにしておく。
【0187】一方、下半分のチャージポンプ回路では、駆動信号F14をLoレベル、駆動信号F15をHiレベルにした後、駆動信号F16.F12をそれぞれLoレベルにして、他はそのままにしておく。
【0188】これにより、ノードN11−N16とノードN21−N26とは、寄生容量Cpのみで電位が保たれたフローティング状態となる。ここで、イコライズパルスである駆動信号F17をHiレベルにすることにより、イコライズ信号FSを出力し、ノードN11−N21,N12−N22,N13−N23,N14−N24,N15−N25,N16−N26の電位をそれぞれ均等化する。以下、上記動作を繰り返すことによって昇圧された出力電圧Voutを生成する。
【0189】次に、電荷再利用直並列方式チャージポンプ回路によって、中電圧チャージポンプ回路18を構成した場合の回路構成、および動作について詳しく説明する。
【0190】この場合、中電圧チャージポンプ回路18は、図17に示すように、トランジスタQ11a〜Q19a,Q1Aa〜Q1Ca,コンデンサC11a〜C13a,CG11aからなる第3のチャージポンプ回路、トランジスタQ21a〜Q29a,Q2Aa〜Q2Ca、コンデンサC21a〜C23a,CG21aから構成される第4のチャージポンプ回路、ならびにトランジスタQS1a〜qs3aからなるイコライズ部から構成されている。
【0191】トランジスタQ11a,Q12aは、電源電圧VDDと基準電位VSSとの間に直列接続されている。トランジスタQ11a,Q12aの接続部には、コンデンサC11aの他方の接続部、およびトランジスタQS1aの一方の接続部が接続されている。
【0192】トランジスタQ17a〜Q19aの一方の接続部、およびトランジスタQ13aのゲートには、昇圧容量プリチャージ電源電圧VP2Tが接続されている。トランジスタQ17a〜Q19aのゲートには、プリチャージ信号FP2Tが入力されるように接続されている。
【0193】トランジスタQ17aの他方の接続部には、トランジスタQ13aの一方の接続部、基板、コンデンサC11aの一方の接続部がそれぞれ接続されている。コンデンサQ13aの他方の接続部には、コンデンサQ14aの一方の接続部、コンデンサC12aの他方の接続部、ならびにトランジスタQS2aの一方の接続部がそれぞれ接続されている。
【0194】また、トランジスタQ18aの他方の接続部には、トランジスタQ15aの一方の接続部、基板、コンデンサC12aの一方の接続部がそれぞれ接続されており、該トランジスタQ15の他方の接続部には、トランジスタQ16aの一方の接続部、コンデンサC13aの他方の接続部、およびトランジスタQS3aの一方の接続部がそれぞれ接続されている。トランジスタQ16aの他方の接続部には、基準電位VSSが接続されている。
【0195】トランジスタQ19aの他方の接続部には、コンデンサC13aの一方の接続部、トランジスタQ1Aa,Q1Caの一方の接続部、トランジスタQ1Baのゲートがそれぞれ接続されている。
【0196】トランジスタQ1Caの他方の接続部には、該トランジスタQ1Caの基板、トランジスタQ1Aaの基板がそれぞれ接続されている。トランジスタQ1Cのゲートには、トランジスタQ1Aaのゲート、トランジスタQ1Bの一方の接続部、およびコンデンサCG11aの一方の接続部が接続されている。
【0197】トランジスタQ1Aaの他方の接続部には、トランジスタQ1Baの他方の接続部、基板がそれぞれ接続されている。コンデンサCG11aの他方の接続部には、最終段転送トランジスタゲート信号FG2Tが入力されるように接続されている。
【0198】トランジスタQ11aには駆動信号F5が入力されるように接続されており、トランジスタQ12a,Q14a,Q16aには、駆動信号F6が入力されるように接続されている。トランジスタQS1a〜qs3aのゲートには、イコライズ信号FSが入力されるように接続されている。
【0199】さらに、トランジスタQ21a〜Q29a,Q2Aa〜Q2Ca、コンデンサC21a〜C23a,CG21aにおいては、上記したトランジスタQ11a〜Q19a,Q1Aa〜Q1Ca、コンデンサC11a〜C13a,CG11aの回路構成と同一であるので異なる箇所のみを説明する。
【0200】トランジスタQ22a,Q24a,Q26aのゲートには、駆動信号F15が入トランジスタQ21aのゲートには、駆動信号F14が入力されるように接続されている。
【0201】トランジスタQ23a,Q25aのゲート、トランジスタQ27a〜Q29aの他方の接続部には、昇圧容量プリチャージ電源電圧VP2Bが接続されており、トランジスタQ27a〜Q29aのゲートには、プリチャージ信号FP2Bが入力されるように接続されている。コンデンサCG21aの他方の接続部には、最終段転送トランジスタゲート信号FG2Bが入力されるように接続されている。
【0202】そして、トランジスタQ1Aaの他方の接続部とトランジスタQ2Aaの他方の接続部とが接続され、この接続部から昇圧電圧VPPが出力される。
【0203】ここで、図17における駆動信号F1〜F19は、たとえば、遅延回路や論理回路などによって1つのパルスから発生することができるものである。
【0204】さらに、図18に、プリチャージ信号FP2T,FP2Bを生成するプリチャージ信号発生回路を示し、図19には、最終段転送トランジスタゲート信号FG2T,FG2Bを生成する最終段転送トランジスタゲート信号発生回路を示し、図20においては、イコライズ信号FSを生成するイコライズ発生回路を示す。ここで、イコライズ信号発生回路は、電荷再利用直列方式チャージポンプ回路と同様に、図11に示す回路の上半分、または下半分と同じ構成の直列方式チャージポンプ回路(最終段転送トランジスタ部を除く)を用いて作ることもできる。
【0205】これら図18〜図20においては、図12〜図14と回路構成が同じであるので説明は省略する。
【0206】さらに、昇圧容量プリチャージ電源電圧VP2T,VP2Bを生成するプリチャージ電圧発生回路の回路構成について説明する。
【0207】駆動信号F1〜F4が入力されるプリチャージ電圧発生回路は、昇圧容量プリチャージ電源電圧VP2Tを生成し、駆動信号F10〜F13が入力されるプリチャージ電圧発生回路は、昇圧容量プリチャージ電源電圧VP2Bを生成するものとする。
【0208】プリチャージ電圧発生回路は、図21に示すように、トランジスタQ1b〜Q8b、およびコンデンサC1b〜C3bから構成されている。トランジスタQ1b〜Q6b、ならびにコンデンサC1b,C2bは、図19の最終段転送トランジスタゲート信号発生回路と同じ回路構成であるので、接続構成の異なるトランジスタQ7b,Q8b、およびコンデンサC3bについて説明する。
【0209】トランジスタQ7bの一方の接続部、およびトランジスタQ8bの一方の接続部、ゲートには、電源電圧VDDがそれぞれ接続されている。
【0210】トランジスタQ7bのゲートには、トランジスタQ4bの他方の接続部が接続されている。このトランジスタQ7bの他方の接続部には、コンデンサC3bの一方の接続部、ならびにトランジスタQ8bの他方の接続部が接続されており、この接続部から昇圧容量プリチャージ電源電圧VP2T(,VP2B)が出力される。
【0211】次に、荷再利用直並列方式チャージポンプ回路によって構成された中電圧チャージポンプ回路18の動作について、図17〜図21、および図22、図23のタイミングチャートを用いて説明する。
【0212】ここで、図22においては、上方から下方にかけて、駆動信号F1〜F19、プリチャージ信号FP2T,FP2B、最終段転送トランジスタゲート信号FG2T,FG2B、イコライズ信号FS、および昇圧容量プリチャージ電源電圧VP2T,VP2Bの信号タイミングをそれぞれ示している。
【0213】また、図23においては、上方から下方にかけて、駆動信号F5,F6,F14,F15、プリチャージ信号FP2T,FP2B、最終段転送トランジスタゲート信号FG2T,FG2B、イコライズ信号FS、昇圧容量プリチャージ電源電圧VP2T,VP2B、図17におけるノードN3i,N4i(ここで、i=1〜3)、同じく16(14)におけるノードP31,P41,P32,P42,P33,P43の信号タイミングをそれぞれ示している。
【0214】まず、上半分のチャージポンプ回路において、駆動信号F1、F3,F4,F7,F8をそれぞれHiレベル、駆動信号F2,F5,F6,F9をそれぞれLoレベルとすることにより、コンデンサC3をプリチャージする。
【0215】このとき、最終段転送トランジスタゲート信号FG2Tは、電源電圧VDDレベルとなるので、トランジスタQ17a〜Q19aはオフし、トランジスタQ11a,Q13a,Q15aはオンするのでコンデンサC11a〜C13aは直列接続状態すなわち、昇圧モードになる。
【0216】さらに、電荷転送MOSであるトランジスタQ1Aaのゲート電位は、直列方式と同様にVoutからVout−2VDDに引き下げられるので、トランジスタQ1Aaがオンし、昇圧された電位を出力側に伝達する。
【0217】このとき下半分のチャージポンプ回路は、駆動信号F10,F12,F13,F16,F17をLoレベル、駆動信号F11,F14,F15,F18をHiレベルとなる。これにより、図21のトランジスタQ5bがオンするのでコンデンサC3bにより、昇圧容量プリチャージ電源電圧VP2Tは、電源電圧VDDから2VDDまで昇圧される。
【0218】一方、図18のプリチャージ信号FP2Bは、電源電圧VDDから4VDDまで昇圧される。これによって、昇圧容量プリチャージ電源電圧VP2Tからの電荷が、トランジスタQ27a〜Q29aを介してコンデンサC21a〜C23aにそれぞれ充電される。
【0219】このとき、電荷転送MOSであるトランジスタQ2Aaのゲート電位は、直列方式と同様にVout−2VDDからVoutに引き上げられるので、トランジスタQ2Aaはオフし、出力側からコンデンサC23a側への電荷の逆流を防ぐことができる。
【0220】その後、寄生容量Cpのイコライズを行う。このとき、上半分のチャージポンプ回路では、駆動信号F8,F7,F4をそれぞれLoレベル、駆動信号F9,F5をそれぞれHiレベルにし、他はそのままにしておく。
【0221】一方、下半分のチャージポンプ回路では、駆動信号F11,F15をLoレベル、駆動信号F12をHiレベルにして、他はそのままにしておく。
【0222】これにより、ノードN31〜N3,N41〜N43は、寄生容量Cpのみで電位が保たれたフローティング状態となる。
【0223】そして、イコライズパルスである駆動信号F19をHiレベルにすることにより、イコライズ信号FSを出力し、ノードN31−N41,N32−N42,N33−N43の電位をそれぞれ均等化する。
【0224】次のサイクルでは、駆動信号F1〜F18までの入力パルスのHiレベル、Loレベルを逆にして、上半分チャージポンプ回路と下半分チャージポンプ回路との状態を逆にする。すなわち、上半分のチャージポンプ回路では、コンデンサC11a,C12a,C13aをプリチャージ状態、昇圧容量プリチャージ電源電圧VP2Tを2VDDに、下半分のチャージポンプ回路では、コンデンサC21a,C22a,C23aを昇圧状態、昇圧容量プリチャージ電源電圧VP2TをVDDにする。このとき、トランジスタQ1Aaはオフ、トランジスタQ2Aaはオンし、それぞれ、逆流防止と電荷転送の機能を果たす。
【0225】次に、寄生容量Cpのイコライズを行う。このとき、上半分のチャージポンプ回路では、駆動信号F2,F3,F6をLoレベルにし、他はそのままにしておく。
【0226】また、下半分のチャージポンプ回路では、駆動信号F13,F16,F17をそれぞれLoレベル、駆動信号F14,F18をそれぞれHiレベルにし、他はそのままにしておく。
【0227】これによって、ノードN31〜N33,N41〜N43は、寄生容量Cpのみで電位が保たれたフローティング状態となる。ここで、イコライズパルスである駆動信号F19をHiレベルにすることにより、イコライズ信号FSを出力し、ノードN31−N41,N32−N42,N33−N43の電位をそれぞれ均等化する。以下この動作を繰り返す。
【0228】ここで、図21のプリチャージ電圧発生回路におけるノードN34(,N44)の間にショート用のMOSトランジスタを接続し、該トランジスタのゲートに図20のイコライズ信号発生回路が生成したイコライズ信号FSを入力することにより、これらのノード間でも電荷再利用が生ずるので、より消費電力を低減することができる。
【0229】また、図24にフラッシュメモリに用いられる各種MOSデバイスの断面構造を示す。
【0230】この場合、最低1.8Vから最大16Vの電圧が印加されるので、ゲート絶縁膜は、たとえば25nm程度の厚膜と9nm程度の薄膜の2種が用いられる。これにより、厚膜のPMOS、NMOSと、薄膜のPMOS、NMOSの4種類ができる。
【0231】これらは、回路の電圧により使い分けられる。また、P基板で3重ウェル構造を用いることにより、基板からアイソレートされたNMOSとバイポーラトランジスタもできる。
【0232】前者は、その基板電圧を個々に変えられるので、負電圧チャージポンプ回路の電荷転送トランジスタや昇圧容量のプリチャージトランジスタとして用いられており、しきい電圧による電荷の損失が少ない回路が実現できる。
【0233】一方、後者は、バンドギャップ方式基準電圧発生回路のバンドギャップ電圧発生源に用いることができ、チャージポンプ回路の出力電圧を高精度化することができる。
【0234】さらに、図25に、電荷再利用直列方式チャージポンプ回路に用いられる単位セルのレイアウト例を示す。図25(a)は単位セルの等価回路、図25(b)は単位セルのレイアウト例、図25(c)は単位セルの配置例をそれぞれ示している。
【0235】ここで、寄生容量ノードの短絡用トランジスタQSは1セルに半分だけレイアウトする。これはセルをX軸に対して対称になるように配置すれば1個のトランジスタになる。
【0236】この方式では、昇圧容量であるコンデンサにはすべて同じ電圧が印加されるので一つの単位セルを作って並べるだけでよい。それによって、レイアウト設計の期間が短縮できるという利点がある。また、同じ単位セルを用いるので隙間なく配置することができ、面積利用効率が高くなるという利点もある。
【0237】電荷再利用並列方式の場合は、コンデンサはこの3倍近くになり、面積を低減するため初段と後段で異なる膜厚を用いるとセルの配置の際に隙間ができて面積の利用効率が低下する。
【0238】それにより、本実施の形態よれば、昇圧容量として用いられるコンデンサに薄い絶縁膜を使うことができ、かつ入出力電流比を実用範囲内にすることができるので、中電圧チャージポンプ回路18の消費電流を実用範囲内に抑えながらレイアウト面積を大幅に低減することができる。
【0239】また、イコライズ部によって、放電される寄生容量Cpの電荷を次のサイクルで昇圧するノードの充電に用いることができるので、昇圧電圧を効率よく生成することができる。
【0240】さらに、本実施の形態では、正の昇圧電圧を生成するチャージポンプ回路について記載したが、負電圧を発生するチャージポンプ回路においても、直列方式チャージポンプ回路または直並列方式チャージポンプ回路で実現することができる。
【0241】この場合も、これまで説明してきたように、同じ構成の回路を2個用いそれぞれ逆相で駆動し、昇圧容量がすべてフローティングになる期間を作り、その間に昇圧容量の寄生容量を含むノード同士をショートすれば、それらの寄生容量による電荷損失を低減することができる。
【0242】図27に、負電圧VNNを生成する電荷再利用直列方式チャージポンプ回路の一例を示す。電荷再利用直列方式チャージポンプ回路は、トランジスタQ51〜Q59,Q5A〜Q5I,Q61〜Q69,Q6A〜Q6I、およびコンデンサC51〜C55,CG51,C61〜C65,CG61から構成されている。
【0243】この電荷再利用直列方式チャージポンプ回路の場合、図11のチャージポンプ回路におけるのNチャネルMOSトランジスタの箇所がPチャネルMOSトランジスタになり、反対にPチャネルMOSトランジスタの箇所がPチャネルMOSトランジスタになっている点のみが異なっており、その他の接続構成については同じであるので説明を省略する。
【0244】また、図28にプリチャージ信号発生回路の回路図、図29に最終段転送トランジスタゲート信号発生回路の回路図、および図30にイコライズ信号発生回路の回路図を示す。
【0245】図28のプリチャージ信号発生回路は、トランジスタQ1〜Q4、およびコンデンサC1,C2からなり、図12の前段回路と同じ回路構成からなり、トランジスタQ1〜Q4の一方の接続部が基準電位VSSに接続されている点が異なっている。
【0246】図29の最終段転送トランジスタゲート信号発生回路は、図13と同一の回路構成かなるので説明を省略する。図30のイコライズ信号発生回路は、図13の回路と同様にトランジスタQ1b〜Q6bからなり、図14の回路におけるのNチャネルMOSトランジスタの箇所がPチャネルMOSトランジスタになり、反対にPチャネルMOSトランジスタの箇所がPチャネルMOSトランジスタになっている点、電源電圧VDDの代わりに基準電位VSS、基準電位VSSの代わりに電源電圧VDD、昇圧電圧VPPの代わりに負電圧VNNが接続されている点がそれぞれ異なっている。
【0247】さらに、図31、図32に信号のタイミングチャートをそれぞれ示す。
【0248】図31においては、上方から下方にかけて、駆動信号F2〜F8、F10〜F17、プリチャージ信号FPT、FPB、最終段転送トランジスタゲート信号FGT、FGB、およびイコライズ信号FSの信号タイミングをそれぞれ示している。
【0249】図32においては、上方から下方にかけて、駆動信号F4,F5,F12,13、プリチャージ信号FPT、FPB、最終段転送トランジスタゲート信号FGT、FGB、イコライズ信号FS、図27のノード5i(i=1〜5)、ノード6i(i=1〜5)、ノードP51、ノードP61、ノードP53、およびノードP63の信号タイミングについてそれぞれ示している。
【0250】図27の電荷再利用直列方式チャージポンプ回路において、最初に、駆動信号F4(F12)を基準電位VSS、プリチャージ信号FPT(FPB)を−VDDにすることにより、トランジスタQ51,Q53,Q56,Q59,Q5C(Q61,Q63,Q66,Q69,Q6C)とトランジスタQ55,Q58,Q5B,Q5E,Q5F(Q65,Q68,Q6B,Q6E,Q6F)をオンさせ、コンデンサC51からコンデンサC55(C61〜C65)を電源電圧VDDの電位で充電し、次に、コンデンサC51(C61)の一端をトランジスタQ52(Q62)で接地するというサイクルを繰り返す。
【0251】コンデンサC51(C61)の一端をトランジスタQ52(Q62)で接地したとき、トランジスタQ54,Q57,Q5A、Q5D(Q64,Q67,Q6A,Q6D)のゲート電位は、基準電位VSS、ソース電位は無負荷時、それぞれ−VDD、−2VDD、−3VDD、−4VDDなので、いずれもゲート/ソース間電圧はしきい値を越えてオンする。
【0252】このため、コンデンサC51からコンデンサC55(C61からC65)が直列接続されることになり、最大で−5VDDの電圧が得られることになる。ここで、電荷転送トランジスタQ5H(Q6H)のゲート電位は、トランジスタQ5G,Q5I(Q6G,Q6I)と振幅2VDDの最終段転送トランジスタゲート信号FGT(FGB)により、出力電圧VNNとVNN+2VDDとの間で振幅させている。
【0253】コンデンサC51からC55(C61からC65)を直列接続した時の電位はVNN+2VDD、充電時の電位はVNNである。段数を増やせばさらに大きな負電圧が得られる。チャージリサイクル動作は先に述べた正電圧チャージポンプ回路の場合と同じである。ただし、イコライズ用のトランジスタQS1〜QS5はPMOSで構成し、そのゲート信号はVSSとVNNとの間で振幅させる。
【0254】さらに、負電圧を発生する直並列方式チャージポンプ回路は、図27の電源電圧VDDが印加される端子に、図20に示す電源電圧VDDと2VDDとの間で振幅する信号VP2T,VP2Bを接続し、さらに駆動信号F4の振幅をVSSと2VDDとの間で振幅するように変更すれば実現できる。
【0255】以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0256】たとえば、前記実施の形態によれば、昇圧容量であるコンデンサはMOS容量を使用することを前提で説明してきたが、これらコンデンサをLOCOS(Local Oxidization of Silicon)などのシリコン基板上に形成された厚い酸化膜上で金属―絶縁膜―金属、またはポリシリコン−絶縁膜―ポリシリコンで構成することも可能である。
【0257】この場合、対基板容量が大幅に減少するので、これと本発明を組み合わせれば、さらに電荷損失を低減することができる。
【0258】
【発明の効果】本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【0259】(1)昇圧容量として用いられるコンデンサに薄い絶縁膜を使うことができ、かつ入出力電流比を実用範囲内にすることができるので、昇圧電圧を生成する電圧発生部の消費電流を抑えながらレイアウト面積を大幅に低減することができる。
【0260】(2)また、イコライズ部により、チャージポンプ回路に寄生する寄生容量の電荷を次のサイクルで昇圧するノードの充電に用いることができるので、昇圧電圧を効率よく生成することができる。
【0261】(3)上記(1)、(2)により、フラッシュメモリなどの半導体集積回路装置および情報処理装置の小型化、低コスト化、ならびに高性能化を実現することができる。




 

 


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