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発明の名称 半導体装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2003−85996(P2003−85996A)
公開日 平成15年3月20日(2003.3.20)
出願番号 特願2002−16320(P2002−16320)
出願日 平成14年1月25日(2002.1.25)
代理人 【識別番号】100075096
【弁理士】
【氏名又は名称】作田 康夫
【テーマコード(参考)】
5B015
5B018
5L106
【Fターム(参考)】
5B015 HH01 HH03 JJ03 JJ13 JJ31 KB91 KB92 MM02 MM04 NN09 PP01 PP02 
5B018 GA02 HA16 NA03 RA01 RA04
5L106 AA02 BB02 BB12 CC01 CC13 CC17 CC21 CC32 DD12 GG05
発明者 長田 健一 / 石橋 孝一郎 / 斉藤 良和 / 原田 昌樹 / 木島 毅彦
要約 課題
エラー訂正を行うためECC回路により、面積および消費電力、アクセス時間が増大していた。

解決手段
複数のメモリマットと、メモリセルの読み出しデータおよび書き込みデータを転送するワード線方向に平行に形成されるローカルバスと、書き込みデータを出力パッドIOから転送するデータ線に平行な書き込み用グローバルバスと、読み出しデータを入力パッドIOに転送するデータ線に平行な読み出し用グローバルバスと、グローバルバスとローカルバスの交点に置かれた少なくとも1つ以上のエラー訂正回路を具備してなり、読み出しと書き込みが1サイクルで終了し、書き込み動作時に一度読み出されるデータと異なる値のデータの書き込み動作を行う。
特許請求の範囲
【請求項1】複数のメモリセルと、エラー訂正回路とを具備してなり、読み出しと書き込みが1サイクルで終了する半導体装置。
【請求項2】複数のワード線と、上記複数のワード線に接続された複数のメモリセルとを具備し、上記複数のメモリセルは半導体基板に設けられた複数のP型ウエルに形成され、上記複数のワード線のうちの第1ワード線に接続され、P型ウエルを共有する第1メモリセルと第2メモリセルは異なるアドレスに割り当てられている半導体装置。
【請求項3】複数のメモリセルと、ラッチ型センスアンプと、エラー訂正回路とを具備し、上記ラッチ型センスアンプに保持されたデータに基づいてページモードをサポートする半導体装置。
【請求項4】複数のメモリセルと、ラッチ型センスアンプと、エラー訂正回路とを具備し、上記ラッチ型センスアンプに保持されたデータに基づいてバーストモードをサポートする半導体装置。
【請求項5】複数のメモリセルと、エラー訂正回路と、シフト型の欠陥救済回路とを具備する半導体装置。
【請求項6】複数のメモリセルと複数のワード線と複数のデータ線とを具備する複数のメモリマットと、上記メモリセルと接続された上記ワード線が延在する第1方向に延在し、上記メモリセルからの読み出しデータと書き込みデータを転送する第1バスと、上記データ線が延在する第2方向に延在し、書き込みデータを入力パッドから転送する第2バスと、上記第2バスと上記第1バスの交点に配置されたエラー訂正回路とを具備する半導体装置。
【請求項7】前記請求項6の回路において、書き込み動作時に一度読み出されるデータと異なる値のデータがメモリセルに書き込まれることを特徴とする半導体装置。
【請求項8】複数のメモリセルと複数のワード線と複数のデータ線とを具備する複数のメモリマットと、上記メモリセルと接続された上記ワード線が延在する第1方向に延在し、上記メモリセルからの読み出しデータと書き込みデータを転送する第1バスと、上記データ線が延在する第2方向に延在し、読み出しデータを出力パッドに転送する第2バスと、上記第2バスと上記第1バスの交点に配置されたエラー訂正回路とを具備する半導体装置。
【請求項9】上記メモリセルは、SRAMメモリセルである請求項1乃至請求項8のいずれかに記載の半導体装置。
【請求項10】第1データ線対と第2データ線対と、前記第1データ線対間に接続された第1メモリセルと、前記第2データ線対間に接続された第2メモリセルと、第1センスアンプと第2センスアンプと、前記第1データ線対の出力か前記第2データ線対の出力の一方を選択して第1センスアンプに入力する第1回路とを具備し、前記第2センスアンプは前記第2データ線対の出力を受けることを特徴とする半導体装置。
【請求項11】前記第1メモリセルの動作電源線と電源線との間にソース・ドレイン経路を有するMOSトランジスタとを具備し、前記第1メモリセルに不良があった場合は、前記第1回路が前記第2データ線対の出力を選択し、前記MOSトランジスタはオフ状態となることを特徴とする請求項10に記載の半導体装置。
【請求項12】前記第1データ線対と前記第1回路との間にそれぞれ接続されたカラムスイッチとを有し、前記第1メモリセルに不良があった場合は、前記第1回路が前記第2データ線対の出力を選択し、前記カラムスイッチはオフ状態となり、前記第1と第2メモリセルはSRAMメモリセルであることを特徴とする請求項11に記載の半導体装置。
発明の詳細な説明
【0001】
【発明の属する技術分野】本発明は、半導体記憶装置、特にSRAM(static random access memory)、システムLSIに搭載されるオンチップメモリに関する。
【0002】
【従来の技術】メモリセルに印加される電圧が低下し、セルサイズが縮小するに伴い、ソフトエラー耐性の劣化が問題となっている。このようなデータエラーを訂正するECC(Error Correct Codes)回路を用いた半導体集積装置として、特開昭61−50295号や特開平7−45096号が知られている。特開平7−45096号においては、通常のデータにパリティービットを加えることにより、不良ビットを訂正する回路技術が開示されている。また、特開平11−212877号では、同一パリティービットを持つデータの一部を書き変える回路技術が開示されている。
【0003】
【発明が解決しようとする課題】しかしながら、特開平7−45096号においては、読み出し時にエラーを訂正するため、アレイの全てのデータを読み出す必要があり、1サイクルでデータを読み出して、訂正し、出力する事ができなかった。また、特開平11−212877号においてはまずデータおよびパリティービットを読み出し、エラーを訂正したデータの一部を書き込みデータと入れ替え、パリティービットを再生成して、再生成されたパリティービットと書き込みデータのみを書き込み、エラーが訂正されたビットを書き込むことができなかった。
【0004】
【課題を解決するための手段】本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。複数のメモリセルと、エラー訂正回路を具備してなり、読み出しと書き込みが1サイクルで終了する半導体装置。上記半導体装置において同一ワード上で同一のPWELLを共有するメモリセルは異なるアドレスに割り当てる。また、メモリマットにラッチ型センスアンプを具備させることにより、ラッチ型センスアンプに保持されたデータを基にページモードおよびバーストモードをサポートさせ、ドミノ型の欠陥救済回路を持つ半導体装置である。さらに、書き込み動作時に一度読み出されるデータと異なる値のデータの書き込み動作を行う半導体装置である。複数のメモリセルとエラー訂正回路のレイアウトとして、複数のメモリセルからなる複数のメモリマットと、メモリセルの読み出しデータおよび書き込みデータを転送するワード線方向に平行に形成されるローカルバスと、書き込みデータを入力パッドIOから転送するデータ線に平行な書き込み用グローバルバスと、読み出しデータを出力パッドIOに転送するデータ線に平行な読み出し用グローバルバスと、グローバルバスとローカルバスの交点に置かれた少なくとも1つ以上のエラー訂正回路を具備させる構成が挙げられる。
【0005】
【発明の実施の形態】以下、本発明に係わる半導体記憶装置の好適ないくつかの事例につき、図面を用いて説明する。
〈実施例1〉図1は、本発明をSRAMに適用した場合の一実施例を示す回路図である。半導体記憶装置であるECC付きSRAMメモリは、複数(本実施例では8個)のメモリブロックBLOCKに分割されている。各ブロックBLOCKは、メモリアレイ、ラッチ型センスアンプ回路CSA、Yスイッチ回路CYSにより構成されている。メモリアレイは、メモリカラムAとメモリカラムBから構成されており、メモリカラムAとメモリカラムBは別アドレスに割り当てられている。たとえば10ビット単位のアドレス毎に1パリティビットを持つ場合には、同一ワード線の隣接するメモリセルを同じアドレス上に割り当てれば、隣接するメモリセルに不良がでれば割り当てられるパリティビットは重複するため、不良を救済することはできない。しかし、別のアドレスに割り当てられた場合には別のパリティビットに割り当てられるため、隣接するメモリセルに不良が出てきても救済することが可能となる。ソフトエラーは隣接するメモリで生じる可能性が高いため、隣のカラム(ビット)に別アドレスを割り当てることが有効となる。またワード線と平行に、読み出しと書き込みで共有化されている138ビット幅のローカルバスおよびデータ線と平行に、16ビット幅の読み出しデータ用グローバルバスGRBUSと16ビット幅の書き込みデータ用グローバルバスGWBUSが配置されている。ローカルバスとグローバルバスの交点には、エラー訂正ブロックが配置されている。読み出し時には、YスイッチによりABどちらかのカラムのデータのみがローカルバスLBUSに138ビット出力される。138ビットの内、128ビットが通常データであり、10ビットがパリティービットである。138ビットのデータからエラー訂正ブロックでは、1ビット以下のエラーを訂正して128ビットのデータを出力するが、必要となる16ビットのみをアドレスに従って読み出しデータ用グローバルバスGRBUSに出力する。読み出された値がラッチ型センスアンプに保持されているため、エラー訂正ブロックの128ビットの出力データも出力が維持される。エラー訂正ブロックから出力されている128ビットのデータのうち、別のビットを読み出すアドレスが入力された場合、メモリアレイをアクセスする必要がなく、エラー訂正ブロックの出力での選択を変更することにより、高速にデータを出力する事ができるためページモードをサポートできる。ページモードでは最初に行アドレスで選択されたワード線を固定し(ワード線の電位が選択状態(”L”or”H”)をとり)、列アドレスを変更し、電位を読み出しては次の列アドレスを変更して読み出す動作を行う。最初にワード線が選択され、データは既に途中まで読み出されているため、ワード線選択時間が不要となり、高速なデータ読み出しが可能となっている。本発明においてはエラー訂正ブロックの128ビットの出力が維持されているため、ワード線を選択した状態でビット線を順次選択し、読み出すことが可能であり、ページモードを適用することが可能となる。同様な原理で、1つの読み出し命令により、内部で自動的に列アドレス(バーストアドレス)を生成して順次データを読出す、バーストモードもサポートできる。また、同一ワード線上で、メモリカラムAとメモリカラムBをまたぐマルチビットエラーが生じた場合、メモリカラムAとメモリカラムBは別々に訂正されるので、エラー訂正回路ブッロクでは1ビットの修正しかできなくても、このようなマルチビットフェイルを訂正する事ができる。エラー訂正ブロックと入出力パッドIOとの間にはテスト回路TESTが接続される。TEST回路はエラー訂正回路を無効化する働きをする。メモリブロックの動作をテストする際にはエラー訂正回路を経由しないパスが必要となるが、本回路はNAND・NOR回路などの論理回路によりエラー訂正回路を無効化し、エラー訂正回路を経ないでメモリセルに書き込み・読み出し動作を行うことが可能となる。書き込みは、図1の位置部を拡大した図2を用いて説明する。書き込み動作は、まず、読み出し動作と同様128ビットの通常データとパリティービット10ビットを読み出してローカルバスLBUSにそれぞれ出力する。読み出されたデータを基に、エラー訂正回路でエラーを訂正して、128ビットを出力する。書き込みデータ生成回路により、書き込みデータ16ビットを128ビットのデータの一部と入れ替え128ビットを出力する。この128ビットを基にパリティービット生成回路により10ビットのパリティービットを生成する。生成された10ビットのパリティービットと128ビットのデータがローカルバスに戻される。しかし、読み出されたデータがローカルバスに残っているため、値が変わった、16ビットの書き込みデータと、10ビットのパリティービット、1ビットの訂正ビットに相当するバスのみ遷移する。メモリセルへの書き込みは、ラッチ型センスアンプに残っている読み出しデータとローカルバスに入力されたデータの値が異なる場合(16ビットの書き込みデータビットと、10ビットのパリティービット、1ビットの訂正ビット)のみ、ライトアンプが活性化されて書き込みが行われる。以上のような構成により書き込み時の電力を低減できる。また、138ビットローカルバスが、読み出しと書込みを共通の配線で実現することで、バス領域をチップ端まで設ける必要がなく面積の増加を低減することができる。
〈実施例2〉図3は、本発明をSRAMに適用した場合の一実施例を示す回路図である。本半導体製造装置は、単結晶シリコンのような半導体基板に形成される。半導体記憶装置であるECC付きSRAMメモリ200は、複数(本実施例では32個)のメモリマットMATに分割されている。各メモリマットMATは、図4に示す回路110によって構成される。メモリマットMAT8個でひとつのメモリブロック(BLOCK)を構成しており、ブロックの中心には、ローカルバスLBUSが配置されている。本実施例ではローカルバスのバス幅は138ビットである。2つのブロック(BLOCK0、BLOCK1)のローカルバス(LBUS0、LBUS1)が交わる位置には、エラー訂正ブロック145が配置されている。同様に2つのブロック(BLOCK2、BLOCK3)のローカルバス(LBUS2、LBUS3)が交わる位置には、エラー訂正ブロック153がそれぞれ配置されている。エラー訂正ブロック145とエラー訂正ブロック153は、読み出しデータ用グローバルバスGRBUSおよび書き込みデータ用グローバルバスGWBUSによって接続されている。エラー訂正ブロック145は、エラー訂正回路140、およびパリティービット生成回路130、選択信号138に基づいて、ローカルバスLBUS0とローカルバスLBUS1のどちらかの信号を選択してエラー訂正回路140にデータを転送する2対1選択回路137、選択信号146に基づいてエラー訂正後のデータ142を選択して読み出しデータ用グローバルバスGRBUS0に出力する選択回路144、選択信号141に基づいて書き込みデータWDTを生成する回路143、書き込みデータをローカルバスLBUSに出力する書き込みデータ駆動回路(133、134)より構成されている。2対1選択回路137は、アンド回路(AND1、AND2)とノア回路NOR0およびインバータ回路INV8より構成される選択回路が複数並べられた回路であり、選択信号138により、どちらかのローカルバス(LBUS0、LBUS1)が選択され、データがバス139に出力される。エラー訂正回路140は、本実施例では、128ビットのデータおよび10ビットのパリティービットを用いて1ビットのエラーを訂正し、128ビットのデータをバス142に出力する。選択回路144は、Nチャネル型MOSトランジスタ(MN37、MN38)、およびPチャネル型MOSトランジスタ(MP37、MP38)、インバータ回路(INV10、INV11)で構成される選択回路が複数配置され、選択信号146により、バス142からの128ビットのデータから、16ビットのデータを選択して読み出しデータ用グローバルバスGRBUS0に出力する。書き込みデータ生成回路143は、Nチャネル型MOSトランジスタ(MN35、MN36)、およびPチャネル型MOSトランジスタ(MP35、MP36)、インバータ回路INV9で構成されるデータ選択回路が複数配置され、読み出されてエラーが訂正された128ビットのデータ142の内16ビットを、書き込みデータ選択信号141に基づいて、書き込みデータ用グローバルバスGWBUSの16ビットデータと入れ替えて書き込みデータバスWDTに出力する。パリティービット生成回路130は、128ビットの書き込みデータWDTからエラー訂正に使用される10ビットのパリティービットを生成し書き込み用パリティービットバスHWDTに出力する。書き込みデータをローカルバスに出力する書き込みデータ駆動回路134は、クロックドインバータ回路CKINV4とインバータ回路INV6からなる回路が複数配置されて構成され、書き込みデータWDTおよび書き込み用パリティービットHWDTをローカルバスLBUS0に書き込みデータ制御信号WBC0に基づいて出力する。書き込みデータをローカルバスに出力する書き込みデータ駆動回路133は、クロックドインバータ回路CKINV5とインバータ回路INV7からなる回路が複数配置されて構成され、書き込みデータWDTおよび書き込み用パリティービットHWDTをローカルバスLBUS1に書き込みデータ制御信号WBC1に基づいて出力する。エラー訂正ブロック145に接続される読み出しデータ用グローバルバスGRBUS0とエラー訂正ブロック153に接続される読み出しデータ用グローバルバスGRBUS1とを、選択信号156に基づいて読み出しデータ用グローバルバスGRBUSに接続する選択回路147は、Nチャネル型MOSトランジスタ(MN39、MN40)、およびPチャネル型MOSトランジスタ(MP39、MP40)、インバータ回路INV12で構成されるデータ選択回路が複数配置されて構成される。IO出力回路149は、読み出しデータ用グローバルバスGRBUSのデータをIOイネーブル信号IOENに基づいて出力パッドIOに出力する回路であり、クロックドインバータCKINV6およびインバータINV13より構成される回路が複数配置されて構成されている。コントロールブロック160は、アドレス信号ADDおよびチップ選択信号CS、書き込み選択信号/WEから、ワード線をデコードするためのワード線デコード信号WDEC、およびマット(MAT)をデコードするマットデコード信号MDEC、カラムを選択するYスイッチデコード信号YDEC、書き込み選択信号WE、各選択信号(138、141、146)、ATDパルスATDを生成する。続いてマットMAT回路110について図4を用いて説明する。マット(MAT)は、基本単位ユニット125が複数(本実施例では通常データ128ユニットおよびパリティービット10ユニット、冗長4ユニット)が配置されるアレイブッロクと制御回路128により構成される。基本単位ユニット125は、2カラムのメモリセルアレイで構成される。データ線(DT0、DB0)には、複数のメモリセルが接続されており、たとえばメモリセルCELL0は、1対のCMOSインバータの入力と出力が互いに接続されて構成されるフリップ・フロップ(Pチャネル型MOSトランジスタ(MP00、MP01)、Nチャネル型トランジスタ(MN00、MN01)で構成される)と、前記フリップ・フロップの記憶ノードN0と記憶ノードN1とをデータ線(DT0、DB0)に接続するNチャネル型MOSトランジスタ(MN03、MN04)とで構成される。Nチャネル型MOSトランジスタ(MN03、MN04)のゲート電極には、ワード線SWDが接続される。Pチャネル型MOSトランジスタ(MP00、MP01)はN型ウエルNWELL0上に形成され、Nチャネル型トランジスタ(MN00、MN03)はP型ウエルPWELL0上に形成され、Nチャネル型トランジスタ(MN01、MN04)はP型ウエルPWELL1上に形成される。N型ウエルとP型ウエルはLOCOS(Local Oxidation of Silicon)又はトレンチアイソレーションにより絶縁が取られる。LOCOS又はトレンチアイソレーションをそれぞれ挟んでP型ウエルPWELL0、N型ウエルNWELL0、P型ウエルPWELL1の順に配置され、N型ウエルが二つのP型ウエルに挟まれた構成をとる。P型とN型ウエルはいずれも半導体基板上に形成された半導体領域である。2つのP型ウエルを用いない構成のレイアウトではワード線方向に異なる導電型のウエルが配置されないため、ソフトエラーは伝搬されやすい。一方、本構成をとれば、ワード線方向に異なる導電型のウエルが配置され、異なる導電型のウエルの間では絶縁が取られているため、ソフトエラーは伝搬しにくくなっている。データ線(DT1、DB1)には、複数のメモリセルが接続されており、たとえばメモリセルCELL1は、1対のCMOSインバータの入力と出力が互いに接続されて構成されるフリップ・フロップ(Pチャネル型MOSトランジスタ(MP10、MP11)、Nチャネル型トランジスタ(MN10、MN11)で構成される)と、前記フリップ・フロップの記憶ノードN2と記憶ノードN3とをデータ線(DT1、DB1)に接続するNチャネル型MOSトランジスタ(MN13、MN14)とで構成される。Nチャネル型MOSトランジスタ(MN13、MN14)のゲート電極には、サブワード線SWDが接続される。Pチャネル型MOSトランジスタ(MP10、MP11)はN型ウエルNWELL1上に形成され、Nチャネル型トランジスタ(MN10、MN13)はP型ウエルPWELL1上に形成され、Nチャネル型トランジスタ(MN11、MN14)はP型ウエルPWELL2上に形成される。LOCOS又はトレンチアイソレーションをそれぞれ挟んでP型ウエルPWELL1、N型ウエルNWELL1、P型ウエルPWELL2の順に配置され、N型ウエルが二つのP型ウエルに挟まれた構成をとる。尚、転送MOS(MN03、MN04、MN13、MN14)のゲートが同じワード線に接続されたPWELLを共有するメモリセルCELL0、CELL1は予め、異なるアドレス(パリティ)に割り付けられている。また、基本ユニット125には、センスアンプ回路(CSA)、およびライトアンプ回路(CWA)とイコライズプリチャージ回路(CEQ0、CEQ1)およびYスイッチ回路(CYS0、CYS1)が含まれている。また、冗長用シフトスイッチ111、および冗長用デコード回路114も含まれる。センスアンプ回路(CSA)は、Pチャネル型MOSトランジスタ(MP27、MP28)とNチャネル型MOSトランジスタ(MN25、MN26)からなるフリップフロップとセンスアンプを活性にするNチャネル型MOSトランジスタMN27からなるラッチ型センスアンプ回路とスイッチ回路(MP25、MP26)から構成される。MOSトランジスタ(MN27、MP25、MP26)のゲート電極には、センスアンプ制御信号SEが接続されている。また、センスアンプの出力信号(ST0、SB0)をプリチャージするために、Pチャネル型MOSトランジスタ(MP29、MP30、MP31)が配置されている。またPチャネル型MOSトランジスタ(MP29、MP30、MP31)のゲート電極にはイコライズプリチャージ回路制御信号EQが接続されている。クロックドインバータ回路CKINV0は、センスアンプ出力SB0の値をローカルバスLBUSに出力する回路である。クロックドインバータ回路CKINV0は、制御信号(RBC、RBCB)によって制御される。また、クロックドインバータ回路CKINV1はセンスアンプ出力ST0をライトアンプ回路CWAに入力する回路である。クロックドインバータ回路CKINV1は常にアクティブになるように制御信号が固定されている。Yスイッチ回路CYS0はデータ線(DT0、DB0)とセンスアンプ回路CSAをつなぐPチャネル型MOSトランジスタ(MP05、MP06)とNチャネル型MOSトランジスタ(MN05、MN06)からなり、制御信号(YS、YSB)により制御される。Yスイッチ回路CYS1はデータ線(DT1、DB1)とセンスアンプ回路CSAをつなぐPチャネル型MOSトランジスタ(MP15、MP16)とNチャネル型MOSトランジスタ(MN15、MN16)からなり、制御信号(YS、YSB)により制御される。ライトアンプ回路CWAは、クロックドインバータ回路(CINV2、CINV3)およびインバータ回路(INV0、INV1)、アンド回路AND0、排他的論理和回路XOR0より構成される。制御信号WBCによってローカルバスLBUSの信号が読み出しデータST0と異なる場合のみ、データがデータ線(DT0、DB0)に伝播される。イコライズプリチャージ回路CEQ0は、電源電位VDDとデータ線DT0をつなぐPチャネル型MOSトランジスタMP02と電源電位VDDとデータ線DB0をつなぐPチャネル型MOSトランジスタMP03およびデータ線DT0とデータ線DB0をつなぐPチャネル型MOSトランジスタMP04より構成される。Pチャネル型MOSトランジスタ(MP02、MP03、MP04)のゲート電極には制御信号EQが接続される。イコライズプリチャージ回路CEQ1は、電源電位VDDとデータ線DT1をつなぐPチャネル型MOSトランジスタMP12と電源電位VDDとデータ線DB1をつなぐPチャネル型MOSトランジスタMP13およびデータ線DT1とデータ線DB1をつなぐPチャネル型MOSトランジスタMP14より構成される。Pチャネル型MOSトランジスタ(MP12、MP13、MP14)のゲート電極には制御信号EQが接続される。冗長用シフトスイッチ111は、Nチャネル型MOSトランジスタ(MN21、MN22、MN23、MN24)およびPチャネル型MOSトランジスタ(MP21、MP22、MP23、MP24)より構成される。冗長用デコード回路114は、インバータ回路INV2およびオア回路OR0により構成される。通常時は、Nチャネル型MOSトランジスタ(MN21、MN23)およびPチャネル型MOSトランジスタ(MP21、MP23)がオンし、Nチャネル型MOSトランジスタ(MN22、MN24)およびPチャネル型MOSトランジスタ(MP22、MP24)がオフしており、データ線(DT0、DB0、DT1、DB1)のデータが、センスアンプCSAに入力される。しかし、たとえば基本ユニット125のメモリセルに不良があった場合は、シフト選択信号126により、Nチャネル型MOSトランジスタ(MN21、MN23)およびPチャネル型MOSトランジスタ(MP21、MP23)がオフし、Nチャネル型MOSトランジスタ(MN22、MN24)およびPチャネル型MOSトランジスタ(MP22、MP24)がオンして、センスアンプCSAは、冗長用シフト信号線(RSTR、RSBR)により、右隣の基本ユニットのデータ線と接続される。また、冗長シフトイネーブル信号RDECRがHIGHレベルとなり、基本ユニット125より右側の基本ユニットは同様にシフトする。また、左側にある基本ユニットのメモリセルに不良が生じた場合には、冗長シフトイネーブル信号RDECLがHIGHレベルとなり、Nチャネル型MOSトランジスタ(MN21、MN23)およびPチャネル型MOSトランジスタ(MP21、MP23)がオフし、Nチャネル型MOSトランジスタ(MN22、MN24)およびPチャネル型MOSトランジスタ(MP22、MP24)がオンして、データ線(DT0、DB0、DT1、DB1)のデータが冗長用シフト信号線(RSTL、RSBL)により左隣のセンスアンプに接続され、センスアンプCSAは、冗長用シフト信号線(RSTR、RSBR)により、右隣の基本ユニットのデータ線と接続される。また、同様に冗長用シフトイネーブル信号RDECRがHIGHレベルとなり、基本ユニット125より右側の基本ユニットも同様にシフトする。138ビット幅のデータを読み出すため、従来のように別マットをアクセスするより、上記のようなシフト型欠陥救済回路が有効となる。次に読み出し動作を行う場合について図5の動作波形を用いて説明する。チップ選択信号CSが“H”になるかアドレスADDが遷移すると、ATDパルスが生成され読み出し動作が開始される。マットデコード信号MDECにより選択されたマット(MAT)のイコライズプリチャージ制御信号EQがLOWレベルとなり、データ線(DT、DB)のプリチャージイコライズが行われる。またこのときワード線SWDは全てオフとなる。プリチャージイコライズ終了後、ワード線デコード信号WDECに基づいて、選択されたワード線SWDがオンし、データ線(DT、DB)に電位差が生じる。また、Yスイッチデコード信号YDECにより生成されるYスイッチ制御信号(YS、YSB)により、データ線(DT0、DB0)あるいはデータ線(DT1、DB1)のいずれかが、センスアンプ回路CSAに接続される。その後、センスアンプ制御信号SEをHIGHレベルにして、センスアンプを活性化させ、読み出しデータ制信号(RBC、RBCB)によって、データがローカルバスLBUSに出力される。ローカルバスLBUSに出力されるデータは、通常データ128ビットとパリティービット10ビットである。ローカルバスLBUSに出力されたデータは、選択回路137を通り、エラー訂正回路140に入力され、エラーが訂正されて、128ビットのデータがデータバス142に出力される。さらに選択回路145により16ビットのデータが選択され、読み出しデータ用グローバルバスGRBUS0に出力され、選択回路147を通って、IO出力回路149に入力されIOイネーブル信号IOENにより、出力パッドIOに出力される。データバス142には、センスアンプに保持されているデータが出力されつづけるため、出力されている128ビットのうち別の16ビットを出力パッドIOに出力するように、次のサイクルでアドレスADDが変化した場合、メモリセルにアクセスすることなく選択信号146を切り替えるだけで、通常のアクセスより高速にデータを出力できる。また、メモリセル(CELL0、CELL1)はP型ウエルPWELL1を共有しており、PWELL1にα線が入射し場合、メモリセルCELL0とメモリセルCELL1は同時にデータが反転する可能性がある。しかし、同一のP型ウエルを共有するメモリセルCELL0とメモリセルCELL1は予め異なるアドレス(パリティ)に割り付けられ、同時にアクセスしないために、1ビットしか訂正できないエラー訂正回路でも訂正できる。また、P型ウエルPWELL0とP型ウエルPWELL1は、N型ウエルNWELL0で分離されており、P型ウエルPWELL1に入射したα線がP型ウエルPWELL0に影響を与えることはなく、そのためメモリセルCELL0の左側にあるメモリセルのデータに影響を与えることはない。このように、同一のP型ウエルを共有しないメモリセルCELLは同時にフェイルする可能性が小さく、同時に読み出しても問題ない。本発明においては読み出し動作を1サイクルで行うことが出来る。1サイクルとはアドレスが変化してから次に変わるまでの期間をいう。始点を変えれば、ワード線SWDの立ち上がり(立ち下がり)から次の立ち上がり(立ち下がり)までの期間であるといえる。次に書き込み動作を行う場合について図6の動作波形を用いて説明する。チップ選択信号CSが“H”になるかアドレスが遷移と、ATDパルスが生成され読み出し動作が開始される。マットデコード信号MDECにより選択されたマット(MAT)のイコライズプリチャージ制御信号EQがLOWレベルとなり、データ線(DT、DB)のプリチャージイコライズが行われる。またこのときワード線SWDは全てオフとなる。プリチャージイコライズ終了後、ワードデコード信号WDECに基づいて、選択されたワード線SWDがオンし、データ線(DT、DB)に電位差が生じる。また、Yスイッチデコード信号YDECにより生成されるYスイッチ制御信号(YS、YSB)により、データ線(DT0、DB0)あるいはデータ線(DT1、DB1)のいずれかが、センスアンプ回路CSAに接続されている。その後、センスアンプ制御信号SEをHIGHレベルにして、センスアンプを活性化させ、読み出しデータ制御信号(RBC、RBCB)によって、データがローカルバスLBUSに出力される。ローカルバスLBUSに出力されるデータは、通常データ128ビットとパリティービット10ビットである。ローカルバスLBUSに出力されたデータは、選択回路137を通り、エラー訂正回路140に入力され、エラーが訂正された128ビットのデータがデータバス142に出力される。出力されたデータは書き込みデータ生成回路143に入力される。また、16ビットの書き込みデータが入力パッドIOより書き込みデータ用グローバルバスGWBUSを通って書き込みデータ生成回路143に入力されている。選択信号141に基づいて、エラー訂正されたデータの一部(16ビット)が16ビットの書き込みデータ用グローバルバスGWBUSのデータと入れ替えられ、書き込みデータWDTとして出力される。書き込みデータWDTは、128ビットのデータであり、パリティービット生成回路130によって、10ビットのパリティービットが生成される。生成されたパリティービットHWDTおよび書き込みデータWDTは、書き込みデータ駆動回路133により、書き込みデータ制御信号WBC0によってローカルバスLBUSに戻される。ローカルバスには読み出されたデータが残っているため、値が変化したデータ(入力パッドIOからの書き込みデータ16ビット、パリティービット10ビット、エラー訂正された1ビット)に対応するローカルバスLBUSの値のみが変化する。ライトアンプ回路CWAは、書き込みデータ制御信号WBCによって活性化され、また読み出したデータはラッチ型センスアンプCSAに保持されている。保持されている読み出しデータと異なるデータがローカルバスLBUSに存在する場合(入力パッドIOからの書き込みデータ16ビット、パリティービット10ビット、エラー訂正された1ビットに対応)のみデータ線(DT、DB)にデータが入力され、メモリセルCELLにデータが書き込まれる。このように、データに変化のない場合にはローカルバスLBUSおよびデータ線が遷移しないために消費電力を低減できる。また、ローカルバスLBUSに戻されるデータ全てをメモリセルCELLに書き込んでもよい。本発明においては書き込み動作を1サイクルで行うことが出来る。1サイクルとはアドレスが変化してから次に変わるまでの期間をいう。始点を変えれば、ワード線SWDの立ち上がり(立ち下がり)から次の立ち上がり(立ち下がり)までの期間であるといえる。
〈実施例3〉実施例2で示したシフト型欠陥救済回路付きメモリマットMATは、図7及び図8に示したような電流救済回路を加えた回路210に置きかえることも可能である。図7と図8はAA’を境界としてつなぎ合わせたものである。マットMAT回路210について図7及び図8を用いて説明する。マット(MAT)は、基本単位セットSETが複数配置されるアレイブッロクと制御回路212、救済セットSETを指定するデコーダ回路213により構成される。基本単位セットSETは、複数のユニットUNIT(本実施例では4ユニット(UNIT0、UNIT1、UNIT2、UNIT3)と制御回路SETCNTで構成される。ユニットUNITは複数列のメモリセルアレイ(本実施例では2列)とメモリセル給電回路211、イコライズプリチャージ回路(CEQ0、CEQ1)、カラムスイッチ(CRYS0、CRYS1)、センスアンプCSA、ライトアンプCWAより構成される。データ線(DT0、DB0)には、複数のメモリセルCELLが接続されており、たとえばメモリセルCELL0は、1対のCMOSインバータの入力と出力が互いに接続されて構成されるフリップ・フロップ(Pチャネル型MOSトランジスタ(MP00、MP01)、Nチャネル型トランジスタ(MN00、MN01)で構成される)と、前記フリップ・フロップの記憶ノードN0と記憶ノードN1とをデータ線(DT0、DB0)に接続するNチャネル型MOSトランジスタ(MN03、MN04)とで構成される。Nチャネル型MOSトランジスタ(MN03、MN04)のゲート電極には、ワード線SWDが接続される。データ線(DT1、DB1)には、複数のメモリセルCELLが接続されており、たとえばメモリセルCELL1は、1対のCMOSインバータの入力と出力が互いに接続されて構成されるフリップ・フロップ(Pチャネル型MOSトランジスタ(MP10、MP11)、Nチャネル型トランジスタ(MN10、MN11)で構成される)と、前記フリップ・フロップの記憶ノードN2と記憶ノードN3とをデータ線(DT1、DB1)に接続するNチャネル型MOSトランジスタ(MN13、MN14)とで構成される。Nチャネル型MOSトランジスタ(MN13、MN14)のゲート電極には、サブワード線SWDが接続される。センスアンプ回路(CSA)は、Pチャネル型MOSトランジスタ(MP27、MP28)とNチャネル型MOSトランジスタ(MN25、MN26)からなるフリップフロップとセンスアンプ活性を制御するNチャネル型MOSトランジスタMN27からなるラッチ型センスアンプ回路とスイッチ回路(MP25、MP26)から構成される。MOSトランジスタ(MN27、MP25、MP26)のゲート電極には、センスアンプ制御信号SEが接続されている。また、センスアンプの出力信号(ST0、SB0)をプリチャージするために、Pチャネル型MOSトランジスタ(MP29、MP30、MP31)が配置されている。またPチャネル型MOSトランジスタ(MP29、MP30、MP31)のゲート電極にはイコライズプリチャージ回路制御信号EQが接続されている。クロックドインバータ回路CKINV0は、センスアンプ出力SB0の値をローカルバスLBUSに出力する回路である。クロックドインバータ回路CKINV0は、制御信号(RBC、RBCB)によって制御される。また、クロックドインバータ回路CKINV1はセンスアンプ出力ST0に接続されている。クロックドインバータ回路CKINV1は常にアクティブになるように制御信号が固定されている。カラムスイッチ回路CRYS0はデータ線(DT0、DB0)とセンスアンプ回路CSAをつなぐPチャネル型MOSトランジスタ(MP50、MP52)とNチャネル型MOSトランジスタ(MN50、MN52)からなり、制御信号(NYAT、NYAB)により制御される正常スイッチと、データ線(DT0、DB0)と隣のセット(SET(n+1))内のセンスアンプ回路CSAをつなぐPチャネル型MOSトランジスタ(MP51、MP53)とNチャネル型MOSトランジスタ(MN51、MN53)からなり、制御信号(RYAT、RYAB)により制御される救済スイッチより構成される。つまり、2つのセットSET(n、n+1)の第1データ線対(DT,DB)と第2データ線対(DT,DB)にはそれぞれ第1と第2センスアンプ(CSA)が接続されているにもかかわらず、カラムスイッチ回路(CRYS)により第1データ線対の出力か第2データ線対の出力の一方を選択して第1センスアンプに入力する構成をとる。第1データ線対の出力が選択されるのはシフトする方向の手前(n−1)又は自己のセット(n)内に不良がない時であり、第2データ線対の出力が選択されるのはシフトする方向の手前(n−1)又は自己のセット(n)内に不良があった場合である。カラムスイッチ回路CRYS1はデータ線(DT1、DB1)とセンスアンプ回路CSAをつなぐPチャネル型MOSトランジスタ(MP60、MP62)とNチャネル型MOSトランジスタ(MN60、MN62)からなり、制御信号(NYBT、NYBB)により制御される正常スイッチと、データ線(DT1、DB1)と隣のセット(SET(n+1))内のセンスアンプ回路CSAをつなぐPチャネル型MOSトランジスタ(MP61、MP63)とNチャネル型MOSトランジスタ(MN61、MN63)からなり、制御信号(RYBT、RYBB)により制御される救済スイッチより構成される。ライトアンプ回路CWAは、クロックドインバータ回路(CINV2、CINV3)およびインバータ回路(INV1)より構成される。制御信号WBCによってデータがデータ線(DT0、DB0)またはデータ線(DT1、DB1)に伝播される。イコライズプリチャージ回路CEQ0は、電源電位VDDとデータ線DT0をつなぐPチャネル型MOSトランジスタMP02と電源電位VDDとデータ線DB0をつなぐPチャネル型MOSトランジスタMP03およびデータ線DT0とデータ線DB0をつなぐPチャネル型MOSトランジスタMP04より構成される。Pチャネル型MOSトランジスタ(MP02、MP03、MP04)のゲート電極には制御信号EQが接続される。イコライズプリチャージ回路CEQ1は、電源電位VDDとデータ線DT1をつなぐPチャネル型MOSトランジスタMP12と電源電位VDDとデータ線DB1をつなぐPチャネル型MOSトランジスタMP13およびデータ線DT1とデータ線DB1をつなぐPチャネル型MOSトランジスタMP14より構成される。Pチャネル型MOSトランジスタ(MP12、MP13、MP14)のゲート電極には制御信号EQが接続される。メモリセル給電回路211は、電源電位VDDとメモリセルの電源線VDDMとをつなぐPチャネル型MOSトランジスタMP50で構成される。Pチャネル型MOSトランジスタMP50のゲート電極にはメモリセルへの電圧給電を制御する信号PWROFFが接続される。尚、本実施例ではメモリセル給電回路211を高電位側の電源電位VDDとメモリセル内のPチャネル型MOSトランジスタ(MP00,MP01,MP10,MP11)のソース側に供給される電源線VDDMとの間に接続したが、低電位側の電源電位(接地電位)とメモリセル内の駆動Nチャネル型MOSトランジスタ(MN00,MN01,MN10,MN11)のソース側に供給される線との間に設けてもよい。この際メモリセル給電回路はNチャネル型MOSトランジスタで構成され、インバータINV24は不要となり、ナンドゲートNAND4の出力をそのまま受ける。また、面積の増加となるが、確実に電流リークを遮断するためには、高電位側及び低電位側両方にメモリセル給電回路を設けることもできる。メモリセル内の消費電力を抑えるため、メモリセルの動作電位を供給する線と電源線との間にソース・ドレイン経路を有するMOSトランジスタからなるスイッチを設け、スタンバイ(非選択)時に遮断(オフ状態に)する構成を取る場合には、スイッチを設けていない電源線との間にメモリセル給電回路を設け、スイッチを形成するMOSトランジスタと異なる導電型のMOSトランジスタを用いることになる。スタンバイ時に遮断させるためのスイッチには面積効率の関係上、低電位側の電源電位(接地電位)とメモリセル内の駆動MOSトランジスタとの間にソース・ドレイン経路を設けたNチャネル型MOSトランジスタを取る構成が多い。そのため、低電位側の電源電位とメモリセル内の駆動MOSトランジスタとの間にメモリセル給電回路を設けると、直列に2段のMOSトランジスタが挿入されることになり、メモリセルの動作速度が抑えられる恐れがあるため、高電位側とメモリセル内の負荷MOSトランジスタとの間にメモリセル給電回路を設ける本実施例の構成を取ることが有利となる。制御回路SETCNTは、救済セットSETを指定するデコーダ回路213からのデコード信号(RDEC0、RDEC1、REN)をデコードするナンド回路NAND4と、ナンド回路NAND4の出力とセットSET(n+1)がシフトしたことを示す信号RDECRとのアンドをとってセットSET(n−1)に伝える信号RDECLを生成する回路AND1と、ナンド回路NAND4の出力を反転させて電流救済信号PWROFFを生成するインバータ回路INV24と、信号RDECRを反転させる回路INV26と、イコライズを電流救済時中止するオア回路OR1と、救済情報とY選択信号(YSA、YSB)を基にカラムスイッチ回路(CRYS0、CRYS1)を制御する回路(NAND20、NAND21、NAND22、NAND23、INV20、INV21、INV22、INV23)より構成される。制御回路212は基本クロックATD、マットデコード信号MDEC、ワード線デコード信号WDEC、Yスイッチデコード信号YDEC、書き込み選択信号WEを基に制御信号(SWD、EQ、SE、RBC、RBCB、WBC、WBCBYSA、YSB)を生成する。救済セットSETを指定するデコーダ回路213は、ヒューズFUSEからの信号を基にデコード回路Decodeによりデコードし信号(RDEC0、RDEC1、REN)を生成する。たとえばセットSET(n)のメモリセルに不良があった場合は、ナンド回路NAND4の出力がローレベル“L”となり、セットSET(n)内のカラムスイッチ回路(CRYS0、CRYS1)のMOSトランジスタすべてがオフし、またイコライズプリチャージ回路(CEQ0、CEQ1)の全てのトランジスタがオフし、メモリセル給電用Pチャネル型MOSトランジスタ(MP50)もオフする。この結果セットSET(n)内のメモリセルには給電がなくなり、欠陥不良による電流リークが流れなくなる。またカラムスイッチが遮断されているため、アクセスも不可となる。セットSET(n)内のセンスアンプ回路CSAおよびライトアンプ回路CWAは、冗長シフトイネーブル信号RDECRがLOWレベルとなり、SET(n−1)内のメモリセルに接続される。また、セットSER(n−1)内のセンスアンプ回路CSAおよびライトアンプ回路CWAは、セットSER(n−2)内のメモリセルに接続される。このように、セットSET(n−1)より左側のセットも同様にシフトする。読み出しおよび書きこみ動作に関しては、実施例2の場合と同一である。
【0006】
【発明の効果】本発明によれば、面積と消費電力の増加を抑え、ソフトエラー等によるエラーを訂正する事ができる。




 

 


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