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発明の名称 半導体集積回路、半導体不揮発性メモリ、メモリカード及びマイクロコンピュータ
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2003−77283(P2003−77283A)
公開日 平成15年3月14日(2003.3.14)
出願番号 特願2001−262924(P2001−262924)
出願日 平成13年8月31日(2001.8.31)
代理人 【識別番号】100089071
【弁理士】
【氏名又は名称】玉村 静世
【テーマコード(参考)】
5B025
5B035
5B062
5M024
【Fターム(参考)】
5B025 AA03 AB01 AC01 AD03 AD04 AD05 AD08 AD10 AD15 AE05 AE06 AE08 
5B035 AA02 AA05 AA11 BB09 CA11 CA31 CA35
5B062 CC01
5M024 AA04 AA45 AA96 BB08 BB27 BB29 BB35 BB36 CC23 CC26 CC70 DD90 FF03 FF20 GG01 HH01 PP01 PP02 PP03 PP07 PP09 PP10
発明者 藤戸 正道 / 中村 悠子 / 鈴川 一文 / 田中 利広 / 品川 裕
要約 課題
高電圧出力ドライバの高電圧出力状態を切り換えてもブレークダウンを生じ難いMOS集積回路を提供する。

解決手段
高電圧を動作電源とする高電圧出力ドライバ(1)と、高電圧出力ドライバの出力状態を切り換える切り換え回路(2)とを含む。高電圧出力ドライバは、高電圧の電流経路に、直列接続点を出力端子とする第1MOSトランジスタ(M1)と第2MOSトランジスタ(M2)との直列回路を有し、切り換え回路は、第1MOSトランジスタと第2MOSトランジスタの相補的なスイッチ状態を切り換えるとき、オン状態の一方のトランジスタを先にオフ状態に遷移させてから、他方のトランジスタをオン状態に遷移させる。当該他方のMOSトランジスタをオン動作させるときVdsがブレークダウン最小電圧を超えても貫通電流経路が既に断たれているので高電圧出力ドライバにはブレークダウンを生じない。
特許請求の範囲
【請求項1】 高電圧の印加により選択的に所定動作可能な複数の回路セルがマトリクス配置されたセルアレイと、前記複数の回路セルに高電圧を供給するための複数の信号線と、前記信号線毎に設けられた高電圧出力ドライバと、前記高電圧出力ドライバの出力切り換え回路と、前記高電圧出力ドライバに高電圧動作電源を供給する高電圧発生回路と、を含み、前記高電圧出力ドライバは、前記高電圧の電流経路に、直列接続点を出力端子とする第1MOSトランジスタと第2MOSトランジスタとの直列回路を有し、前記出力切り換え回路は、切り換え指示信号に応答して前記第1MOSトランジスタと第2MOSトランジスタの相補的なスイッチ状態を切り換えるとき、オン状態の一方のトランジスタを先にオフ状態に遷移させてから、他方のトランジスタをオン状態に遷移させる、ものであることを特徴とする半導体集積回路。
【請求項2】 前記回路セルは電気的に消去及び書込み可能な不揮発性メモリセルであり、前記複数の信号線としてワード線を含み、前記ワード線に接続された前記高電圧出力ドライバの前記出力切り換え回路は、前記切り換え指示信号としてワード線選択信号が供給されることを特徴とする請求項1記載の半導体集積回路。
【請求項3】 前記第1MOSトランジスタと第2MOSトランジスタとの直列接続点に接続されたワード線にベリファイ用ワード線電圧を供給可能な第3MOSトランジスタを設け、前記ワード線に接続された前記高電圧出力ドライバの前記出力切り換え回路は、ベリファイ動作の指示に応答して前記ワード線に接続された前記高電圧出力ドライバの第1MOSトランジスタ及び第2MOSトランジスタをカットオフし、且つ、前記第3MOSトランジスタから対応するワード線にベリファイ用ワード線電圧を供給するものであることを特徴とする請求項2記載の半導体集積回路。
【請求項4】 前記複数の信号線としてビット線を含み、前記ビット線に接続された前記高電圧出力ドライバの前記出力切り換え回路は、前記切り換え指示信号として書き込みデータが供給されることを特徴とする請求項2又は3記載の半導体集積回路。
【請求項5】 前記複数の信号線としてソース線を含み、前記ソース線に接続された前記高電圧出力ドライバの前記出力切り換え回路は、前記切り換え指示信号としてソース線選択信号が供給されることを特徴とする請求項4記載の半導体集積回路。
【請求項6】 前記複数の信号線として前記不揮発性メモリセルのチャネルが形成される半導体領域に基板電位を供給するための基板電位供給線を含み、前記基板電位供給線に接続された前記高電圧出力ドライバの前記出力切り換え回路は、前記切り換え指示信号として基板電位選択信号が供給されることを特徴とする請求項4記載の半導体集積回路。
【請求項7】 前記不揮発性メモリセルから読み出された記憶情報を入力し、又は前記不揮発性メモリセルへ書き込む情報を出力するCPUを更に有して成るものであることを特徴とする請求項5又は6記載の半導体集積回路。
【請求項8】 前記回路セルはダイナミック型メモリセルであり、前記複数の信号線としてワード線を含み、前記ワード線に接続された前記高電圧出力ドライバの前記出力切り換え回路は、前記第1MOSトランジスタと第2MOSトランジスタの相補的なスイッチ状態の切り換えを指示するためのワード線選択信号が供給されることを特徴とする請求項1記載の半導体集積回路。
【請求項9】 前記第1MOSトランジスタはpチャンネル型、前記第2トランジスタはnチャネル型であることを特徴とする請求項1記載の半導体集積回路。
【請求項10】 前記出力切り換え回路は、前記切り換え指示信号を入力して第1タイミング信号及び第2タイミング信号を出力するシーケンサ部と、前記第1タイミング信号を入力して前記第1MOSトランジスタの第1スイッチ信号を出力する第1電圧変換部と、前記第2タイミング信号を入力して前記第2MOSトランジスタの第2スイッチ信号を出力する第2電圧変換部とから成り、前記第1スイッチ信号は、前記第1MOSトランジスタのソース電圧に対して低電位側に第1の電位差の範囲で変化する信号とされ、前記第1の電位差は出力切り換え回路におけるpチャンネル型MOSトランジスタのドレイン・ソース間最小ブレークダウン電圧よりも小さい電圧とされ、前記第2スイッチ信号は、前記第2MOSトランジスタのソース電圧に対して高電位側に第2の電位差の範囲で変化する信号とされ、前記第2の電位差は出力切り換え回路におけるnチャンネル型MOSトランジスタのドレイン・ソース間最小ブレークダウン電圧よりも小さい電圧とされる、ものであることを特徴とする請求項9記載の半導体集積回路。
【請求項11】 前記第1タイミング信号及び第2タイミング信号は前記シーケンサ部の接地電圧と第1電源電圧との間で変化され、前記第1の電位差と第2の電位差は、前記シーケンサ部の接地電圧に対する第1電源電圧の電位差に等しいことを特徴とする請求項10記載の半導体集積回路。
【請求項12】 前記第1電圧変換部は、前記第1MOSトランジスタのソース電圧とそれよりも前記第1電源電圧分低い電圧とを動作電源とする複数のインバータ回路を逆並列接続したスタティックラッチ回路と、前記スタティックラッチ回路の一方の入出力ノードに一方の容量電極が結合された第1カップリング容量と、前記スタティックラッチ回路の他方の入出力ノードに一方の容量電極が結合された第2カップリング容量とを有し、前記第1カップリング容量の他方の容量電極と第2カップリング容量の他方の容量電極に第1タイミング信号に基づいて形成された相補信号が与えられて、前記スタティックラッチ回路のラッチ情報を前記第1スイッチ信号として出力し、前記第2出力切り換え部は、前記第2MOSトランジスタのソース電圧とそれよりも前記第1電源電圧分高い電圧とを動作電源とする複数のインバータ回路を逆並列接続したスタティックラッチ回路と、前記スタティックラッチ回路の一方の入出力ノードに一方の容量電極が結合された第3カップリング容量と、前記スタティックラッチ回路の他方の入出力ノードに一方の容量電極が結合された第4カップリング容量とを有し、前記第3カップリング容量の他方の容量電極と第4カップリング容量の他方の容量電極に第2タイミング信号に基づいて形成された相補信号が与えられて、前記スタティックラッチ回路のラッチ情報を前記第2スイッチ信号として出力する、ものであることを特徴とする請求項11記載の半導体集積回路。
【請求項13】 高電圧の印加により選択的に消去及び書き込み動作可能な複数の不揮発性メモリセルがマトリクス配置されたメモリセルアレイと、前記複数の不揮発性メモリセルに高電圧を供給するための複数の信号線と、前記信号線毎に設けられた高電圧出力ドライバと、前記高電圧出力ドライバの出力切り換え回路と、前記高電圧出力ドライバに高電圧動作電源を供給する高電圧発生回路と、を半導体チップに含んで成る半導体不揮発性メモリであって、前記高電圧出力ドライバは、前記高電圧の電流経路に、直列接続点を出力端子とする第1MOSトランジスタと第2MOSトランジスタとの直列回路を有し、前記出力切り換え回路は、切り換え指示信号に応答して前記第1MOSトランジスタと第2MOSトランジスタの相補的なスイッチ状態を切り換えるとき、オン状態の一方のトランジスタを先にオフ状態に遷移させてから、他方のトランジスタをオン状態に遷移させる、ものであることを特徴とする半導体不揮発性メモリ。
【請求項14】 請求項12記載の半導体不揮発性メモリと、外部とコマンド及びデータの入出力を行う外部インタフェース回路と、前記外部インタフェース回路を介して供給されるコマンドに応答して前記半導体不揮発性メモリのアクセス制御を行うメモリコントローラと、をカード基板に備えて成るものであることを特徴とするメモリカード。
【請求項15】 高電圧の印加により選択的に消去及び書き込み動作可能な複数の不揮発性メモリセルがマトリクス配置されたメモリセルアレイと、前記複数の不揮発性メモリセルに高電圧を供給するための複数の信号線と、前記信号線毎に設けられた高電圧出力ドライバと、前記高電圧出力ドライバの出力切り換え回路と、前記高電圧出力ドライバに高電圧動作電源を供給する高電圧発生回路と、から成る不揮発性メモリと、前記不揮発性メモリをアクセス可能なCPUと、前記不揮発性メモリと前記CPUを接続するバスと、を半導体チップに含んで成るマイクロコンピュータであって、前記高電圧出力ドライバは、前記高電圧の電流経路に、直列接続点を出力端子とする第1MOSトランジスタと第2MOSトランジスタとの直列回路を有し、前記出力切り換え回路は、切り換え指示信号に応答して前記第1MOSトランジスタと第2MOSトランジスタの相補的なスイッチ状態を切り換えるとき、オン状態の一方のトランジスタを先にオフ状態に遷移させてから、他方のトランジスタをオン状態に遷移させる、ものであることを特徴とするマイクロコンピュータ。
【請求項16】 高電圧発生回路と、前記高電圧発生回路から供給される高電圧を動作電源とする高電圧出力ドライバと、前記高電圧出力ドライバの出力状態を切り換える切り換え回路とを含み、前記高電圧出力ドライバは、前記高電圧の電流経路に、直列接続点を出力端子とする第1MOSトランジスタと第2MOSトランジスタとの直列回路を有し、前記切り換え回路は、前記第1MOSトランジスタと第2MOSトランジスタの相補的なスイッチ状態を切り換えるとき、オン状態の一方のトランジスタを先にオフ状態に遷移させてから、他方のトランジスタをオン状態に遷移させる、ものであることを特徴とする半導体集積回路。
【請求項17】 回路の接地電圧、第1の電源電圧、及び第1の電源電圧よりもレベルの高い第2の電源電圧を動作電源とする電圧変換回路であって、前記第2の電源電圧と前記第2の電源電圧よりも第1の電源電圧分低い電圧とを動作電源とする複数のインバータ回路を逆並列接続したスタティックラッチ回路と、前記スタティックラッチ回路の一方の入出力ノードに一方の容量電極が結合された第1カップリング容量と、前記スタティックラッチ回路の他方の入出力ノードに一方の容量電極が結合された第2カップリング容量と、前記接地電圧と第1の電源電圧とを動作電源とし前記第1カップリング容量の他方の容量電極と前記第2カップリング容量の他方の容量電極との間に接続されたインバータとを有し、前記接地電圧と第1の電源電圧との間で変化され前記インバータに入力された信号を、前記第2の電源電圧と当該第2の電源電圧よりも第1の電源電圧分低い電圧との間で変化される信号として、前記スタティックラッチ回路の入出力ノードから取り出し可能であることを特徴とする電圧変換回路。
【請求項18】 回路の接地電圧、第1の電源電圧、及び前記回路の接地電圧よりもレベルの低い第3の電源電圧を動作電源とする電圧変換回路であって、前記第3の電源電圧と前記第3の電源電圧よりも第1の電源電圧分高い電圧とを動作電源とする複数のインバータ回路を逆並列接続したスタティックラッチ回路と、前記スタティックラッチ回路の一方の入出力ノードに一方の容量電極が結合された第1カップリング容量と、前記スタティックラッチ回路の他方の入出力ノードに一方の容量電極が結合された第2カップリング容量と、前記接地電圧と第1の電源電圧とを動作電源とし前記第1カップリング容量の他方の容量電極と前記第2カップリング容量の他方の容量電極との間に接続されたインバータとを有し、前記接地電圧と第1の電源電圧との間で変化され前記インバータに入力された信号を、前記第3の電源電圧と当該第3の電源電圧よりも第1の電源電圧分高い電圧との間で変化される信号として、前記スタティックラッチ回路の入出力ノードから取り出し可能であることを特徴とする電圧変換回路。
発明の詳細な説明
【0001】
【発明の属する技術分野】本発明は、高電圧を用いる半導体集積回路、更には高電圧が印加されるMOSトランジスタのブレークダウン防止に関し、例えば、電気的に消去及び書き込み可能な半導体不揮発性メモリ、高誘電体メモリ、ワード線選択電圧に昇圧電圧を用いるDRAM(ダイナミック・ランダム・アクセス・メモリ)やSDRAM(シンクロナスDRAM)、電気的に消去及び書き込み可能な不揮発性メモリをオンチップで備えるマイクロコンピュータ、又はドットマトリクス型の液晶ディスプレイ等に適用して有効な技術に関する。
【0002】
【従来の技術】電気的に消去及び書き込み可能なフラッシュメモリセルはチャンネル領域の上に絶縁膜で分離されたフローティングゲートとコントロールゲートを有し、例えば、電子をフローティングゲートにホットエレクトロン注入することでメモリセルの閾値電圧を上げ、また、フローティングゲートに注入されている電子をゲート絶縁膜を介してトンネル電流で放出させることによりメモリセルの閾値電圧を低くする。このようなホットエレクトロン注入による書き込み動作やトンネル放出による消去動作の為にワード線、ビット線、ソース線、或は基板に高電圧を印加することが必要になる。書き込み対象や消去対象を切り換えるときは、高電圧を印加するワード線やソース線を切り換えることが必要になる。このようなフラッシュメモリについて記載された文献の例として特開平11−232886号公報、特開平11−345494号公報などがある。
【0003】
【発明が解決しようとする課題】ワード線やソース線等に対する高電圧駆動は高電圧電源を動作電源とするドライバ回路を用いて行われる。ドライバ回路は個々のワード線やソース線に配置され、例えばCMOSインバータなどによって構成される。書き込みや消去の高電圧が、ドライバ回路を構成するMOSトランジスタのソース・ドレイン間のブレークダウン最小電圧(BVds_min)以上である場合には、高電圧を印加したままドライバのスイッチ状態を切り換えるとMOSトランジスタがブレークダウンして動作不能になってしまう。このため従来は、高電圧駆動されるワード線やソース線の切り換え時にはドライバ回路やそのスイッチ信号のレベルシフト回路の動作電源を前記ブレークダウン最小電圧(BVds_min)以下に下げる必要がある。例えば、書き込みでは1ワード線を書き込む毎に高電圧電源供給ノード及びワード線電圧の放電を行い、ワード線を切り換えて、再び高電圧電源供給ノード及びワード線の昇圧を行っている。書き込み用の高電圧を生成する昇圧回路はチャージポンプ回路などにより構成され、頻繁に高電圧電源供給ノードの昇圧及び放電を繰返すと、大容量の電源用平滑コンデンサを充放電しなければならないため、電力の無駄が多く、充放電に時間もかかる。これに伴って、書き込み動作も遅くなる。
【0004】本発明の目的は、高電圧電源を供給したまま高電圧出力ドライバの高電圧出力状態を切り換えてもブレークダウンを生じ難い半導体不揮発性メモリ及びマイクロコンピュータ等の半導体集積回路を提供することにある。
【0005】本発明の別の目的は書き換え時間を短縮することができる半導体不揮発性メモリ及びそれをオンチップで有するマイクロコンピュータ等の半導体集積回路を提供することにある。
【0006】本発明の更に別の目的は、入力信号レベルを高電圧信号レベルに変換する回路においてこれを構成するMOSトランジスタのブレークダウンの発生を比較的簡単な回路構成によって抑制することにある。
【0007】本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【0008】
【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【0009】〔1〕本発明に係る半導体集積回路は、高電圧の印加により選択的に所定動作可能な複数の回路セルがマトリクス配置されたセルアレイと、前記複数の回路セルに高電圧を供給するための複数の信号線と、前記信号線毎に設けられた高電圧出力ドライバ(1,1s,1b,1p)と、前記高電圧出力ドライバの出力切り換え回路(2,2v)と、前記高電圧出力ドライバに高電圧動作電源を供給する高電圧発生回路(15)と、を含む。前記高電圧出力ドライバは、前記高電圧の電流経路に、直列接続点を出力端子とする第1MOSトランジスタ(M1)と第2MOSトランジスタ(M2)との直列回路を有する。前記出力切り換え回路は、切り換え指示信号に応答して前記第1MOSトランジスタと第2MOSトランジスタの相補的なスイッチ状態を切り換えるとき、オン状態の一方のトランジスタを先にオフ状態に遷移させてから、他方のトランジスタをオン状態に遷移させる。
【0010】例えば上記出力ドライバにおいて高電圧側の第1MOSトランジスタがオン状態にされているとき、第2MOSトランジスタのソース・ドレイン間電圧(Vds)は前記高電圧に相当する高い電圧にされている。当該MOSトランジスタのブレークダウン最小電圧(BVds_min)がそのソース・ドレイン間電圧よりも低い場合を想定する。この状態で第1MOSトランジスタと第2MOSトランジスタのスイッチ状態を同じタイミングで反転させようとすると、第2MOSトランジスタのVdsはドレイン・ソース間電流(Ids)の増大と共に低下する。一方、第1MOSトランジスタはVdsの増大に伴ってIdsが増大する。第1MOSトランジスタのVdsがブレークダウン最小電圧(BVds_min)を超えるとドレイン・ソース間にブレークダウンを生じ、第1MOSトランジスタ及び第2MOSトランジスタの双方に大きなIdsが流れてしまう。これに対し、上記手段では、オン状態のトランジスタ(Vds=0Vのトランジスタ)を先にオフ状態とし、その後で、Vdsに高電圧がかかっているMOSトランジスタをオン動作させるから、Vdsに高電圧がかかっている当該MOSトランジスタがオン動作するときVdsがブレークダウン最小電圧(BVds_min)を超えても貫通電流経路が既に断たれているので高電圧出力ドライバにはブレークダウンを生じない。
【0011】したがって、ブレークダウン最小電圧(BVds_min)以上の電源電圧が供給された状態で高電圧出力ドライバの出力を切り換えることができる。
【0012】具体的な態様として、前記回路セルは、例えば電気的に消去及び書込み可能な不揮発性メモリセルである。このとき、前記複数の信号線としてワード線に着目すると、前記ワード線に接続された前記高電圧出力ドライバ(1)の前記出力切り換え回路は、前記切り換え指示信号としてワード線選択信号が供給される。また、前記複数の信号線としてビット線に着目するとき、前記ビット線に接続された前記高電圧出力ドライバ(1b)の前記出力切り換え回路は、前記切り換え指示信号として書き込みデータが供給される。また、前記複数の信号線としてソース線に着目するとき、前記ソース線に接続された前記高電圧出力ドライバ(1s)の前記出力切り換え回路は、前記切り換え指示信号としてソース線選択信号が供給される。また、前記複数の信号線として前記不揮発性メモリセルのチャネルが形成される半導体領域に基板電位を供給するための基板電位供給線に着目するとき、前記基板電位供給線に接続された前記高電圧出力ドライバ(1p)の前記出力切り換え回路は、前記切り換え指示信号として基板電位選択信号が供給される。このような不揮発性メモリセルに対する書き込みや消去において高電圧で駆動するワード線を切り換えたり、高電圧で駆動するソース線を切り換えたりするとき、高電圧出力ドライバの動作電源電圧をブレークダウン最小電圧(BVds_min)まで下げる必要がないので、書き込み用の高電圧を生成する昇圧回路の昇圧出力ノードの昇圧及び放電を繰返すことを要せず、電力の無駄を防止でき、書き込み動作の高速化を実現することができる。
【0013】書き込みや消去後にベリファイを行う場合を考慮すると、前記第1MOSトランジスタと第2MOSトランジスタとの直列接続点に接続されたワード線にベリファイ用ワード線電圧を供給可能な第3MOSトランジスタ(M3)を設ける。このとき、前記ワード線に接続された前記高電圧出力ドライバの前記出力切り換え回路は、ベリファイ動作の指示に応答して前記ワード線に接続された前記高電圧出力ドライバの第1MOSトランジスタ及び第2MOSトランジスタをカットオフし、且つ、前記第3MOSトランジスタから対応するワード線にベリファイ用ワード線電圧を供給する。これによれば、ワード線にベリファイ電圧を供給する場合にも高電圧出力ドライバへの高電圧動作電源の印加停止若しくはチャージポンプのような高電圧発生動作を停止させなくてもよい。ベリファイ動作不要な書き込み消去方式を採用している場合には第3MOSトランジスタは不要である。
【0014】上記半導体集積回路は、そのような不揮発性メモリを有するメモリLSI、或はそのような不揮発性メモリセルから読み出された記憶情報を入力し、又は前記不揮発性メモリセルへ書き込む情報を出力するCPUをオンチップしたマイクロコンピュータ等に適用することができる。また、前記半導体集積回路はDRAMやSDARMにも適用でき、前記回路セルをダイナミック型メモリセルとすれば、前記複数の信号線としてワード線に着目すると、前記ワード線に接続された前記高電圧出力ドライバの前記出力切り換え回路は、前記第1MOSトランジスタと第2MOSトランジスタの相補的なスイッチ状態の切り換えを指示するためのワード線選択信号が供給される。この時の高電圧はワード線選択の為のブートストラップ電圧として位置付けられる。
【0015】〔2〕前記第1MOSトランジスタをpチャンネル型、前記第2トランジスタをnチャネル型で構成して良い。具体的な一形態として、前記出力切り換え回路を、前記切り換え指示信号を入力して第1タイミング信号(S1)及び第2タイミング信号(S2)を出力するシーケンサ部(5)と、前記第1タイミング信号を入力して前記第1MOSトランジスタの第1スイッチ信号(SS1)を出力する第1電圧変換部(6)と、前記第2タイミング信号を入力して前記第2MOSトランジスタの第2スイッチ信号(SS2)を出力する第2電圧変換部(7)とから構成してよい。このとき、前記第1スイッチ信号は、前記第1MOSトランジスタのソース電圧(vccx)に対して低電位側に第1の電位差(vdd)の範囲で変化する信号とされ、前記第1の電位差は出力切り換え回路におけるpチャンネル型MOSトランジスタのドレイン・ソース間最小ブレークダウン電圧よりも小さい電圧とすることが望ましい。また、前記第2スイッチ信号は、前記第2MOSトランジスタのソース電圧(vssx)に対して高電位側に第2の電位差vdd)の範囲で変化する信号とされ、前記第2の電位差は出力切り換え回路におけるnチャンネル型MOSトランジスタのドレイン・ソース間最小ブレークダウン電圧よりも小さい電圧とするのが望ましい。これにより、第1電圧変換部及び第2電圧変換部を構成するMOSトランジスタのドレイン・ソース間でもブレークダウンを生じない。
【0016】上記における具体的な一形態として、前記第1タイミング信号及び第2タイミング信号は前記シーケンサ部の接地電圧(vss)と第1電源電圧(vdd)との間で変化され、前記第1の電位差と第2の電位差は、前記シーケンサ部の接地電圧に対する第1電源電圧の電位差に等しい。
【0017】更に具体的な態様として、前記第1電圧変換部は、前記第1MOSトランジスタのソース電圧とそれよりも前記第1電源電圧分低い電圧とを動作電源とする複数のインバータ回路を逆並列接続したスタティックラッチ回路(SLT1)と、前記スタティックラッチ回路の一方の入出力ノードに一方の容量電極が結合された第1カップリング容量(CC1)と、前記スタティックラッチ回路の他方の入出力ノードに一方の容量電極が結合された第2カップリング容量(CC2)とを有し、前記第1カップリング容量の他方の容量電極と第2カップリング容量の他方の容量電極に第1タイミング信号に基づいて形成された相補信号が与えられて、前記スタティックラッチ回路のラッチ情報を前記第1スイッチ信号として出力する。同様に、前記第2出力切り換え部は、前記第2MOSトランジスタのソース電圧とそれよりも前記第1電源電圧分高い電圧とを動作電源とする複数のインバータ回路を逆並列接続したスタティックラッチ回路(SLT2)と、前記スタティックラッチ回路の一方の入出力ノードに一方の容量電極が結合された第3カップリング容量(CC3)と、前記スタティックラッチ回路の他方の入出力ノードに一方の容量電極が結合された第4カップリング容量(CC4)とを有し、前記第3カップリング容量の他方の容量電極と第4カップリング容量の他方の容量電極に第2タイミング信号に基づいて形成された相補信号が与えられて、前記スタティックラッチ回路のラッチ情報を前記第2スイッチ信号として出力する。これにより、高電圧電源が印加されるスタティックラッチ回路を構成するMOSトランジスタのドレイン・ソース間でブレークダウンを生じさせない回路構成を比較的簡単な回路によって実現することができる。
【0018】〔3〕本発明の別の観点による半導体不揮発性メモリは、高電圧の印加により選択的に消去及び書き込み動作可能な複数の不揮発性メモリセルがマトリクス配置されたメモリセルアレイと、前記複数の不揮発性メモリセルに高電圧を供給するための複数の信号線と、前記信号線毎に設けられた高電圧出力ドライバと、前記高電圧出力ドライバの出力切り換え回路と、前記高電圧出力ドライバに高電圧動作電源を供給する高電圧発生回路と、を半導体チップに含む。このとき、前記高電圧出力ドライバは、前記高電圧の電流経路に、直列接続点を出力端子とする第1MOSトランジスタと第2MOSトランジスタとの直列回路を有し、また、前記出力切り換え回路は、切り換え指示信号に応答して前記第1MOSトランジスタと第2MOSトランジスタの相補的なスイッチ状態を切り換えるとき、オン状態の一方のトランジスタを先にオフ状態に遷移させてから、他方のトランジスタをオン状態に遷移させる。
【0019】前記半導体不揮発性メモリ(39)と、外部とコマンド及びデータの入出力を行う外部インタフェース回路(75)と、前記外部インタフェース回路を介して供給されるコマンドに応答して前記半導体不揮発性メモリのアクセス制御を行うメモリコントローラ(76)と、をカード基板に備えてメモリカード(74)を実現してよい。
【0020】本発明の別の観点によるマイクロコンピュータ(60)は、高電圧の印加により選択的に消去及び書き込み動作可能な複数の不揮発性メモリセルがマトリクス配置されたメモリセルアレイと、前記複数の不揮発性メモリセルに高電圧を供給するための複数の信号線と、前記信号線毎に設けられた高電圧出力ドライバと、前記高電圧出力ドライバの出力切り換え回路と、前記高電圧出力ドライバに高電圧動作電源を供給する高電圧発生回路と、から成る不揮発性メモリ(61)と、前記不揮発性メモリをアクセス可能なCPU(63)と、前記不揮発性メモリと前記CPUを接続するバス(62)と、を半導体チップに含んで成る。このとき、前記高電圧出力ドライバは、前記高電圧の電流経路に、直列接続点を出力端子とする第1MOSトランジスタと第2MOSトランジスタとの直列回路を有し、前記出力切り換え回路は、切り換え指示信号に応答して前記第1MOSトランジスタと第2MOSトランジスタの相補的なスイッチ状態を切り換えるとき、オン状態の一方のトランジスタを先にオフ状態に遷移させてから、他方のトランジスタをオン状態に遷移させる。
【0021】本発明の更に別の観点による半導体集積回路は、高電圧発生回路と、前記高電圧発生回路から供給される高電圧を動作電源とする高電圧出力ドライバと、前記高電圧出力ドライバの出力状態を切り換える切り換え回路とを含む。このとき、前記高電圧出力ドライバは、前記高電圧の電流経路に、直列接続点を出力端子とする第1MOSトランジスタと第2MOSトランジスタとの直列回路を有し、前記切り換え回路は、前記第1MOSトランジスタと第2MOSトランジスタの相補的なスイッチ状態を切り換えるとき、オン状態の一方のトランジスタを先にオフ状態に遷移させてから、他方のトランジスタをオン状態に遷移させる。
【0022】〔4〕容量カップリングを用いた電圧変換回路に着目する。第1は正電圧側の電圧変換回路(6)である。これは、回路の接地電圧、第1の電源電圧、及び第1の電源電圧よりもレベルの高い第2の電源電圧を動作電源とする。この電圧変換回路は、前記第2の電源電圧と前記第2の電源電圧よりも第1の電源電圧分低い電圧とを動作電源とする複数のインバータ回路を逆並列接続したスタティックラッチ回路と、前記スタティックラッチ回路の一方の入出力ノードに一方の容量電極が結合された第1カップリング容量と、前記スタティックラッチ回路の他方の入出力ノードに一方の容量電極が結合された第2カップリング容量と、前記接地電圧と第1の電源電圧とを動作電源とし前記第1カップリング容量の他方の容量電極と前記第2カップリング容量の他方の容量電極との間に接続されたインバータとを有する。この電圧変換回路は、前記接地電圧と第1の電源電圧との間で変化され前記インバータに入力された信号を、前記第2の電源電圧と当該第2の電源電圧よりも第1の電源電圧分低い電圧との間で変化される信号として、前記スタティックラッチ回路の入出力ノードから取り出し可能である。
【0023】第2は、負電圧側の電圧変換回路(7)である。これは、回路の接地電圧、第1の電源電圧、及び前記回路の接地電圧よりもレベルの低い第3の電源電圧を動作電源とする。この電圧変換回路は、前記第3の電源電圧と前記第3の電源電圧よりも第1の電源電圧分高い電圧とを動作電源とする複数のインバータ回路を逆並列接続したスタティックラッチ回路と、前記スタティックラッチ回路の一方の入出力ノードに一方の容量電極が結合された第1カップリング容量と、前記スタティックラッチ回路の他方の入出力ノードに一方の容量電極が結合された第2カップリング容量と、前記接地電圧と第1の電源電圧とを動作電源とし前記第1カップリング容量の他方の容量電極と前記第2カップリング容量の他方の容量電極との間に接続されたインバータとを有する。この電圧変換回路は、前記接地電圧と第1の電源電圧との間で変化され前記インバータに入力された信号を、前記第3の電源電圧と当該第3の電源電圧よりも第1の電源電圧分高い電圧との間で変化される信号として、前記スタティックラッチ回路の入出力ノードから取り出し可能である。
【0024】
【発明の実施の形態】《ワード線切り換え》図1には本発明に係る半導体集積回路における高電圧出力ドライバとしてのワード線ドライバ1と出力切り換え回路としての切り換えシーケンサ2が例示される。ワード線ドライバ1は、高電圧発生回路で発生された正の高電圧vccx(例えば10V)と負の高電圧vssx(例えば−2V)を動作電源とし、pチャンネル型第1MOSトランジスタM1とnチャンネル型第2MOSトランジスタとの直列回路で構成され、その直列結合点が出力端子としてワード線WLの接続される。第1MOSトランジスタM1のゲート電極には第1スイッチ信号SS1が供給され、第2MOSトランジスタM2のゲート電極には第2スイッチ信号SS2が供給される。
【0025】前記切り換えシーケンサ2は、前記高電圧vccx,vssx及び中間電圧vssx+vdd及びvccx−vddを動作電源とする。前記切り換えシーケンサ2は、電源電圧vdd(例えば3V)と回路の接地電圧vss(0V)との間で信号変化される切り換え指示信号としてのワード線選択信号WLSを入力し、その入力レベルにしたがって前記第1スイッチ信号SS1及び第2スイッチ信号SS2のレベルを決定する。
【0026】この例では、前記ワード線WLには、電気的に消去及び書き込み可能な不揮発性メモリセル例えばフラッシュメモリセルのコントロールゲートが接続される。特に制限されないが、不揮発性メモリセルは、半導体領域にソース領域、チャネル領域、及びドレイン領域を有し前記チャネル領域の上に、絶縁膜で覆われたフローティングゲートとコントロールゲートが積層されて構成される。例えば書き込み動作は、ドレインからソースに電流を流してドレイン近傍でホットエレクトロンを発生させ、これをフローティングゲートに注入して行う。書き込み動作では、書き込み対象メモリセルのドレインに接続されたビット線にはドレイン電流を流す為のドレイン電圧が印加され、コントロールゲートに接続されるワード線には正の高電圧が印加される。消去動作はフローティングゲートに注入されている電子をゲート酸化膜を介してチャネル領域又はソース領域にトンネル放出させて行う。消去動作では消去対象メモリセルのソース領域に接続するソース線又はチャネル領域に接続するウェル電位線に正の高電圧、コントロールゲートに接続するワード線に比較的低い電圧が印加される。
【0027】図2にはワード線ドライバによりワード線非選択状態から選択状態へ変化させるときの信号波形が例示され、図3にはワード線ドライバによりワード線選択状態から非選択状態へ変化させるときの信号波形が例示される。各図より明らかなように、切り換えシーケンサ2は、前記第1MOSトランジスタM1と第2MOSトランジスタM2の相補的なスイッチ状態を切り換えるとき、オン状態の一方のトランジスタを先にオフ状態に遷移させてから、他方のトランジスタをオン状態に遷移させる。換言すれば、オン状態にされたVds=0Vの一方のMOSトランジスタを先にオフ状態にしてから他方のMOSトランジスタをオン状態にする。
【0028】上記切り換えシーケンサ2の制御による作用を図4及び図5を参照しながら説明する。図4の左側に記載の回路は入力inが共通接続されたCMOSインバータ型の従来のワード線ドライバである。図5の理想状態(1)の如くブレークダウン最小電圧(BVds_min)が無限大もしくは12V以上の場合には、図4の従来のワード線ドライバであっても、MOSトランジスタM1,M2の何れにも、Ids・Vds特性で示されるようにブレークダウンを生じない。しかしながら、図5のブレークダウン最小電圧(BVds_min)が有限の場合(2)の如く、ブレークダウン最小電圧(BVds_min)が12V以下の場合は、図4の従来のワード線ドライバでは、第2MOSトランジスタ(M2)のVdsはドレイン・ソース間電流(Ids)の増大と共に低下する。一方、第1MOSトランジスタ(M1)はVdsの増大に伴ってIdsが増大する。第1MOSトランジスタ(M1)のVdsがブレークダウン最小電圧(BVds_min)を超えるとそのドレイン・ソース間にブレークダウンを生ずる。このとき、第1MOSトランジスタ(M1)と第2MOSトランジスタ(M2)は同じタイミングで過渡応答しようとしているから、第1MOSトランジスタ(M1)がブレークダウンすることによって、第1MOSトランジスタ(M1)及び第2MOSトランジスタ(M2)の双方に大きなIdsが流れてしまう。これに対し、図5に示される如く、上記切り換えシーケンサ2を利用する場合(3)の如く、オン状態のトランジスタ(Vds=0Vのトランジスタ)を先にオフ状態とし、その後で、Vdsに高電圧がかかっているMOSトランジスタをオン動作させることにより、Vdsに高電圧がかかっている当該MOSトランジスタがオン動作するときVdsがブレークダウン最小電圧(BVds_min)を超えても貫通電流経路が既に断たれているので、ワード線ドライバ1にはブレークダウンを生じない。
【0029】したがって、ブレークダウン最小電圧(BVds_min)以上の電源電圧vccx、vssxが供給された状態でもワード線ドライバ1の出力を切り換えることができる。
【0030】図4の従来のワード線ドライバを用いる場合には図6に例示されるようにワード線選択信号WLSのレベルをレベルシフタ3で正及び負方向にレベルシフトしてワード線ドライバに供給する。レベルシフタ6は例えば図7に例示される回路構成が採用され、前段回路で正方向昇圧が行われ、後段回路で負方向昇圧が行われれる。図6の従来回路構成では前述の如く、ワード線ドライバの高電圧電源vccx,vssxをそのままの状態にして出力状態の切り換えを行うとブレークダウンの虞がある。そのため、図8に例示されるように、書き込み選択ワード線を切り換えるとき、図示を省略するチャージポンプ回路などによる高電圧電源vccx,vssxを放電させ、電源vccx,vssxが低下した後でワード線を切り換え、切り換え後に高電圧電源vccx,vssxの昇圧動作を再開する。したがって、書き込みワード線を切り換える度に、放電動作、ワード線切り換え動作、及び昇圧動作を行わなければならず、その分だけ書き込み動作サイクルが長くなる。これに対し、図1で説明した本発明の場合には高電圧電源vccx,vssxが印加されたままの状態でワード線を切り換えることができるから、図9に例示されるように書き込みワード線切り換えには切り換え動作を行えばよく、書き込み動作サイクルが1割程度短縮され、書き込み動作の高速化を実現することが可能になる。
【0031】《切り換えシーケンサ》図10には切り換えシーケンサの具体例が示される。前記切り換えシーケンサ2は、前記ワード線選択信号WLSを入力して第1タイミング信号S1及び第2タイミング信号S2を出力するシーケンサ部5と、前記第1タイミング信号S1を入力して前記第1MOSトランジスタM1の第1スイッチ信号SS1を出力する第1電圧変換部6と、前記第2タイミング信号S2を入力して前記第2MOSトランジスタM2の第2スイッチ信号SS2を出力する第2電圧変換部7とから構成される。
【0032】前記第1スイッチ信号SS1は、前記第1MOSトランジスタM1のソース電圧vccxに対して低電位側に第1の電位差例えば電圧vddの範囲で変化する信号とされ、前記電圧vddは切り換えシーケンサ2におけるpチャンネル型MOSトランジスタのドレイン・ソース間最小ブレークダウン電圧よりも小さい電圧とされる。要するに、第1スイッチ信号SS1は、vccx−vddとvccxとの間で電圧変化される。また、前記第2スイッチ信号SS2は、前記第2MOSトランジスタM2のソース電圧vssxに対して高電位側に第2の電位差例えば電圧Vddの範囲で変化する信号とされ、前記電圧Vddは切り換えシーケンサにおけるnチャンネル型MOSトランジスタのドレイン・ソース間最小ブレークダウン電圧よりも小さい電圧とされる。即ち、第2スイッチ信号SS2は、vssxとvssx+vddとの間で電圧変化される。これにより、第1電圧変換部6及び第2電圧変換部7を構成するMOSトランジスタのドレイン・ソース間でもブレークダウンを生じない。更に、ワード線ドライバ1のMOSトランジスタM1,M2に印加されるゲート電圧の電位差が小さいから、当該MOSトランジスタM1,M2の寿命も長くなる。
【0033】図11には前記シーケンサ部5の一例が示される。シーケンサ部5は、ワード線選択信号WLSと遅延回路10による当該信号WLSの遅延信号DSに対して、ナンドゲート11による負論理積信号が第1タイミング信号S1とされ、ノアゲート12による負論理和信号が第2タイミング信号S2とされる。
【0034】図12には図11のシーケンサ部5で生成されるタイミング信号S1,S2の信号波形が例示される。タイミング信号S1,S2がハイレベルからローレベルにされるとき、信号S2の変化が先行され、オン状態の第2トランジスタM2を先にオフ動作させるタイミングを生成し、また、タイミング信号S1,S2がローレベルからハイレベルにされるとき信号S1の変化が先行され、オン状態の第1トランジスタM1を先にオフ動作させるタイミングを生成する。
【0035】図13には前記第1電圧変換部6の一例が示される。前記第1電圧変換部6は、前記第1MOSトランジスタのソース電圧vccxとそれよりも前記電圧vdd分低い電圧vccx−vddとを動作電源とする複数のインバータ回路IV1,IV2を逆並列接続したスタティックラッチ回路SLT1を有する。前記スタティックラッチ回路SLT1の一方の入出力ノードに一方の容量電極が結合された第1カップリング容量CC1と、前記スタティックラッチ回路の他方の入出力ノードに一方の容量電極が結合され第2カップリング容量CC2とを備える。前記第1カップリング容量CC1の他方の容量電極と前記第2カップリング容量CC2の他方の容量電極との間には、接地電圧vssと電源電圧vddとを動作電源とするインバータIV3が接続され、前記インバータIV3の入力に出力が結合され且つ入力に前記タイミング信号S1が供給され前記接地電圧vssと電源電圧vddとを動作電源とするインバータIV4が配置されている。
【0036】この第1電圧変換部6によれば、前記インバータIN4に入力される第1タイミング信号S1のレベルが前記接地電圧vssと電源電圧vddとの間で変化されると、その変化分がカップリング容量CC1,CC2を介してスタティックラッチ回路の一対の入出力ノードに与えられる。これによって、vdd又はvssのタイミング信号S1のレベルが、vccx又はvccx−vddのレベルに変換されてスイッチ信号SS1に反映される。
【0037】したがって、高電圧電源vccx、vccx−vddが印加されるインバータIN1,IV2を構成するMOSトランジスタのドレイン・ソース間でブレークダウンを生じさせない回路構成を比較的簡単な回路構成によってに実現することができる。図7の2段構成レベルシフタに比べてチップ占有面積が小さくなる。
【0038】図14には前記第2電圧変換部7の一例が示される。前記第2電圧変換部7は、前記第2MOSトランジスタのソース電圧vssxとそれよりも前記電圧vdd分高い電圧vssx+vddとを動作電源とする複数のインバータ回路IV5,IV6を逆並列接続したスタティックラッチ回路SLT2を有する。前記スタティックラッチ回路SLT2の一方の入出力ノードに一方の容量電極が結合された第3カップリング容量CC3と、前記スタティックラッチ回路の他方の入出力ノードに一方の容量電極が結合され第4カップリング容量CC4とを備える。前記第3カップリング容量CC3の他方の容量電極と前記第4カップリング容量CC4の他方の容量電極との間には、接地電圧vssと電源電圧vddとを動作電源とするインバータIV7が接続され、前記インバータIV7の入力に出力が結合され且つ入力に前記タイミング信号S2が供給され前記接地電圧vssと電源電圧vddとを動作電源とするインバータIV8が配置されている。
【0039】この第2電圧変換部7によれば、前記インバータIV8に入力される第2タイミング信号S2のレベルが前記接地電圧vssと電源電圧vddとの間で変化されると、その変化分がカップリング容量CC3,CC4を介してスタティックラッチ回路の一対の入出力ノードに与えられる。これによって、vdd又はvssのタイミング信号S2のレベルが、vssx+vdd又はvssxのレベルに変換されてスイッチ信号SS2に反映される。
【0040】したがって、高電圧電源vssx、vssx+vddが印加されるインバータIN5,IV6を構成するMOSトランジスタのドレイン・ソース間でブレークダウンを生じさせない回路構成を比較的簡単な回路構成によってに実現することができる。図7の2段構成レベルシフタに比べてチップ占有面積が小さくなる。
【0041】《高電圧発生回路》図15には高電圧発生回路が例示される。高電圧発生回路15は正電圧チャージポンプ回路16と負電圧チャージポンプ回路17を有する。正電圧チャージポンプ回路16は図16に例示されるように、接地電圧vssと電源電圧vddとを動作電源とし、昇圧クロックに同期して正電圧昇圧動作を行って、高電圧vccx(10V)を出力する。負電圧チャージポンプ回路17は図17に例示されるように、接地電圧vssと電源電圧vddとを動作電源とし、昇圧クロックに同期して負電圧昇圧動作を行って、高電圧vssx(−2V)を出力する。昇圧電圧vccxとvssxは抵抗R1、R2,R3から成る抵抗分圧回路で分圧され、vccx(10V)、vccx−vdd(7V)、vssx+vdd(1V),vssx(−2V)を出力する。C1、C2,C3,C4は昇圧電圧の平滑容量(安定化容量)である。
【0042】電源切り換えスイッチ18は図18に例示されるようにチャージポンプ回路16,17による昇圧動作停止時に出力を接地電位vssに強制する。電源切り換えスイッチ19は図19に例示されるようにチャージポンプ回路16,17による昇圧動作停止時に出力を電源電圧vddに強制する。これにより、チャージポンプ回路16,17による昇圧動作停止時に電圧変換部6,7の出力電圧が不安定化するのを抑制する。
【0043】《ビット線切り換え》図20には本発明に係る半導体集積回路における高電圧出力ドライバとしてのビット線ドライバ1bと出力切り換え回路としての切り換えシーケンサ2bが例示される。ビット線ドライバ1bは、回路の接地電圧vssと高電圧発生回路で発生された正の高電圧vccb(6V)を動作電源とし、pチャンネル型第1MOSトランジスタM1bとnチャンネル型第2MOSトランジスタM2bとの直列回路で構成され、その直列結合点が出力端子としてビット線BLの接続される。第1MOSトランジスタM1bのゲート電極には第1スイッチ信号SS1bが供給され、第2MOSトランジスタM2bのゲート電極には第2スイッチ信号SS2bが供給される。
【0044】前記切り換えシーケンサ2bは、回路の接地電圧vss、電源電圧vdd、高電圧発生回路で発生された正の高電圧vccb(6V)及び中間電圧vccb−vddを動作電源とする。前記切り換えシーケンサ2bは、電源電圧Vdd(3V)と回路の接地電圧Vss(0V)との間で信号変化される切り換え指示信号としてのビット線線選択信号BLSを入力し、その入力レベルにしたがって前記第1スイッチ信号SS1b及び第2スイッチ信号SS2bのレベルを決定する。ビット線選択信号BLSは書込みデータの値にしたがってその論理値が決定される。例えば、メモリセルの書き込み動作において、書き込み対象メモリセルのドレイン領域に接続するビット線BLは、ビット線ドライバ1bを介して電圧vccbに駆動される。
【0045】切り換えシーケンサ2bは、前記第1MOSトランジスタM1bと第2MOSトランジスタM2bの相補的なスイッチ状態を切り換えるとき、オン状態の一方のトランジスタを先にオフ状態に遷移させてから、他方のトランジスタをオン状態に遷移させる。したがって、図1の場合と同様に、ブレークダウン最小電圧(BVds_min)以上の電源電圧が供給された状態でビット線ドライバ1bの出力を切り換えても、ビット線ドライバ1bにはブレークダウンを生じない。
【0046】《ソース線切り換え》図21には本発明に係る半導体集積回路における高電圧出力ドライバとしてのソース線ドライバ1sと出力切り換え回路としての切り換えシーケンサ2sが例示される。ソース線ドライバ1sは、回路の接地電圧vssと高電圧発生回路で発生された正の高電圧vccsw(10V)を動作電源とし、pチャンネル型第1MOSトランジスタM1sとnチャンネル型第2MOSトランジスタM2sとの直列回路で構成され、その直列結合点が出力端子としてソース線SLの接続される。第1MOSトランジスタM1sのゲート電極には第1スイッチ信号SS1sが供給され、第2MOSトランジスタM2sのゲート電極には第2スイッチ信号SS2sが供給される。
【0047】前記切り換えシーケンサ2sは、回路の接地電圧vss、電源電圧vdd、高電圧発生回路で発生された正の高電圧vccsw(10V)及び中間電圧vccsw−vddを動作電源とする。前記切り換えシーケンサ2sは、電源電圧Vdd(3V)と回路の接地電圧Vss(0V)との間で信号変化される切り換え指示信号としてのソース線選択信号SLSを入力し、その入力レベルにしたがって前記第1スイッチ信号SS1s及び第2スイッチ信号SS2sのレベルを決定する。ソース線線選択信号SLSは消去エリアの指定データにしたがってその論理値が決定される。例えば、メモリセルの消去動作において、消去対象メモリセルのソース領域に接続するソース線SLは、ソース線ドライバ1sを介して電圧vccsw(10V)に駆動される。メモリセルのコントロールゲートに接続するワード線には例えば3Vが印加される。
【0048】切り換えシーケンサ2sは、前記第1MOSトランジスタM1sと第2MOSトランジスタM2sの相補的なスイッチ状態を切り換えるとき、オン状態の一方のトランジスタを先にオフ状態に遷移させてから、他方のトランジスタをオン状態に遷移させる。したがって、図1の場合と同様に、ブレークダウン最小電圧(BVds_min)以上の電源電圧vccswが供給された状態でソース線ドライバ1sの出力を切り換えても、ソース線ドライバ1sにはブレークダウンを生じない。
【0049】尚、図21の回路構成は不揮発性メモリセルが形成される半導体領域としてのウェル領域のウェル電位線のレベルを駆動する為のウェル電位線ドライバ及びそのための切り換えシーケンサとしても流用可能である。メモリセルの全面一括消去動作においてソース線と共に、或はソース線の代わりに、ウェル電位線に電圧vccswを供給して消去を行う。
【0050】《ベリファイ動作の考慮》図22には書き込み後のベリファイ動作を考慮したワード線ドライバと切り換えシーケンサが例示される。図1との相違点は、前記第1MOSトランジスタM1と第2MOSトランジスタM2との直列接続点に接続されたワード線WLにベリファイ用ワード線電圧vccv(5V)を供給可能なpチャンネル型の第3MOSトランジスタM3を設けてワード線ドライバ1vを構成する。第3MOSトランジスタM3は第3スイッチ信号SS3によりスイッチ制御される。第3MOSトランジスタM3の基板には前記高電圧vccx(10V)が印加される。
【0051】切り換えシーケンサ2vは、vccx(10V)、vssx+vdd(1V)、vccx−vdd(7V)、vccv−vth、vssx(−2V)を動作電源とし、スイッチ制御信号SS1,SS2,SS3を出力する。vthはMOSトランジスタM3の閾値電圧の絶対値を意味する。切り換えシーケンサ2vは、ベリファイ信号VFS及びディスチャージ信号DCSによるベリファイ動作の指示に応答して前記ワード線WLに接続された前記高電圧出力ドライバ1vの第1MOSトランジスタM1及び第2MOSトランジスタM2をカットオフし、且つ、前記第3MOSトランジスタM3から対応するワード線WLにベリファイ用ワード線電圧vccv(5V)を供給する。これによれば、ワード線WLにベリファイ電圧vccvを供給する場合にも、高電圧出力ドライバ1vへの高電圧動作電源vccx(10V)の印加・停止若しくはチャージポンプのような高電圧発生回路による昇圧動作を停止させなくてもよい。ベリファイ動作不要な書き込み消去方式を採用している場合には図1に例示されるように前記第3MOSトランジスタM3は不要である。
【0052】図23には切り換えシーケンサ2vの具体例が示される。前記切り換えシーケンサ2vは、前記ワード線選択信号WLS、ベリファイ信号VFS及びディスチャージ信号DCSを入力して第1タイミング信号S1、第2タイミング信号S2及び第3タイミング信号S3を出力するシーケンサ部5vと、前記第1電圧変換部6及び前記第2電圧変換部7の他に、前記第3タイミング信号S3を入力して前記第3MOSトランジスタM3の第3スイッチ信号SS3を出力する第3電圧変換部8を備える。前記第3スイッチ信号SS3は、前記第1MOSトランジスタM1のソース電圧vccxに対して低電位側にvccx−vccv+vthの範囲で変化する信号とされる。第3電圧変換部8は図13と同様の回路構成を有し、動作電源としてvccx−vddの代わりにvccv−vthが用いられている。
【0053】図24には前記シーケンサ部5vの一例が示される。20、21、22は2入力ナンドゲート、23は3入力ノアゲートである。
【0054】図25には図24のシーケンサ部5vで生成されるタイミング信号S1,S2,S3の信号波形が例示される。タイミング信号S1,S2がハイレベルからローレベルにされるとき信号S2の変化が先行され、オン状態の第2トランジスタM2を先にオフ動作させるタイミングを生成し、また、タイミング信号S1,S2がローレベルからハイレベルにされるとき信号S1の変化が先行され、オン状態の第1トランジスタM1を先にオフ動作させるタイミングを生成する。ベリファイを行うときはワード線WLは一旦vssxに一旦ディスチャージされてから、vccv(5V)で駆動される。同図より明らかなように、電圧vccx(10V)、vccv(5V)は途中でレベル変更されることを要しない。
【0055】図26には図25の比較例として、図6に代表されるような入力を共通化したCMOSインバータ形態のワード線ドライバを用いてベリファイ時にワード線をベリファイ用電圧(5V)に駆動する場合の高電圧電源vccxの状態が例示される。書き込み動作に必要なワード線電圧は10V、ベリファイ動作に必要なワード線電圧は5Vであり、そのようなワード線電圧を得るのに、ワード線ドライバの高電圧電源vccxも変化される。そのような変化に際して、前述のブレークダウンを生じないように、ワード線切り換え時に高電圧電源vccxは一旦3Vに降圧され、その後の充電動作に時間を要している。
【0056】図27には前記シーケンサ部5vの別の例が示される。24は3入力ナンドゲート、25は2入力ノアゲートである。ディスチャージ信号DCSの代わりに降圧オフ信号OFSが供給される。
【0057】図28には図27のシーケンサ部5vで生成されるタイミング信号S1,S2,S3の信号波形が例示される。図25の信号波形との相違点は図25の時刻ti〜tjで規定されるディスチャージ動作を省くようにしたことである。この場合においても、タイミング信号S1,S2がハイレベルからローレベルにされるとき信号S2の変化が先行され、オン状態の第2トランジスタM2を先にオフ動作させるタイミングを生成し、また、タイミング信号S1,S2がローレベルからハイレベルにされるとき信号S1の変化が先行され、オン状態の第1トランジスタM1を先にオフ動作させるタイミングを生成する。ベリファイを行うときはワード線WLはvssxへディスチャージされることなくvccv(5V)に駆動される。同図より明らかなように、高電圧電源vccx(10V)、vccv(5V)は動作途中で降圧・昇圧を繰返すことを要しない。
【0058】図29にはベリファイ動作を要しないときの書き込み動作フローチャートが例示される。図30にはベリファイ動作を必要とする書き込み動作フローチャートが例示される。図29及び図30のフローチャートにおいて、書き込みワード線に書き込み用高電圧を印加して書き込みを行う処理(Si)を実行した後、書き込みワード線を変える場合、書き込み電圧に比べて低い電圧でベリファイ動作を行う場合、高電圧電源の供給ノードそれ自体を放電させることを要しない。従来の場合には、書き込み処理(Si)の後に高電圧電源を放電する処理ステップが介在されることになる。
【0059】《フラッシュメモリ》図31には本発明に係る半導体集積回路の一例である半導体不揮発性メモリの概略的な構成を高電圧ドライバを中心に例示する。メモリマット30には前記不揮発性メモリセル(フラッシュメモリセル)MCがマトリクス配置される。同図には代表的に1個の不揮発性メモリセルMCが図示されている。不揮発性メモリセルMCのコントロールゲートにはワード線WL、ドレインにはビット線BL、ソースにはソース線SL、ウェル領域には基板電位供給線PLが接続される。不揮発性メモリのアクセス動作に応ずるワード線WLの駆動はワード線ドライバ1を介してデコーダドライバ31が行い、ビット線BLの駆動はビット線ドライバ1bを介してビット線高電圧印加回路32が行い、ソース線及び基板電位供給線PLの駆動はソース線ドライバ1s及び基板電位供給線ドライバ1pを介してソース・ウェル高電圧印加回路33が行う。夫々のドライバの動作電源は電源回路34から供給される。メモリセルMCからビット線BLに読み出されるデータは、YスイッチYSW、センスラッチSAL、出力バッファOBFを介してデータバスDATに供給される。データ読み出し動作のタイミングは図32に例示される。
【0060】データバスDATから供給される書込みデータや消去ブロック指定データは入力バッファIBFを介して制御回路35に与えられる。制御回路35はクロック信号CLKに同期して内部を制御する。例えば制御回路35は書込みデータにしたがってビット線ドライバ1bによるビット線の駆動等を制御する。また、制御回路35は消去ブロック指定データにしたがってソース線ドライバ1sや基板電位供給線ドライバ1pによるソース線及び基板電位供給線の駆動等を制御する。ワード線ドライバ1によるワード線駆動はアドレスバスADRから供給されるアドレス信号等に基づいて制御される。
【0061】図33には本発明に係る半導体集積回路の一例である不揮発性メモリとしてのフラッシュメモリを全体的な構成を中心に示す。
【0062】同図に示されるフラッシュメモリ39は、前記不揮発性メモリセルMCがマトリクス配置されたメモリアレイ40と、外部からのアクセス指示に応答して不揮発性メモリセルMCに対するリード動作、消去動作、書き込み動作を制御するメモリ制御回路とから成る。この例では、メモリアレイ40以外の回路部分は全てメモリ制御回路として位置付けられる。
【0063】前記メモリアレイ40は、メモリマット、データラッチ回路及びセンスラッチ回路を有する。このメモリマットは前記メモリセルMCに代表される電気的に消去及び書き込み可能な前記不揮発性メモリセルを多数有する。不揮発性メモリセルの前記コントロールゲートは対応するワード線41に、ドレインは対応するビット線42に、ソースは図示を省略するソース線に接続される。前記不揮発性メモリセルMCは、データ読み出しのためのワード線電圧(コントロールゲート印加電圧)に対する閾値電圧の高低に応じた情報を記憶することになる。特に制限されないが、本明細書においてメモリセルトランジスタの閾値電圧が低い状態を消去状態、高い状態を書き込み状態と称する。尚、書き込みと消去の定義は相対的な概念であるから上記とは逆に定義することも可能である。
【0064】フラッシュメモリ39の外部入出力端子I/O0〜I/O7は、アドレス入力端子、データ入力端子、データ出力端子、コマンド入力端子に兼用される。外部入出力端子I/O0〜I/O7から入力されたXアドレス信号はマルチプレクサ44を介してXアドレスバッファ45に供給される。Xアドレスデコーダ46はXアドレスバッファ45から出力される内部相補アドレス信号をデコードしてワード線41を駆動する。
【0065】前記ビット線42の一端側には、センスラッチ回路が設けられ、他端にはデータラッチ回路が設けられている。ビット線42はYアドレスデコーダ47から出力される選択信号に基づいてYスイッチアレイ48で選択される。外部入出力端子I/O0〜I/O7から入力されたYアドレス信号はYアドレスカウンタ49にプリセットされ、プリセット値を起点に順次インクリメントされたアドレス信号が前記Yアドレスデコーダ47に与えられる。
【0066】Yスイッチアレイ48で選択されたビット線は、データ出力動作時には出力バッファ50の入力端子に導通され、データ入力動作時には入力バッファ51を介してデータ制御回路52の出力端子に導通される。出力バッファ50、入力バッファ51と前記入出力端子I/O0〜7との接続は前記マルチプレクサ44で制御される。入出力端子I/O0〜I/O7から供給されるコマンドはマルチプレクサ104及び入力バッファ111を介してモード制御回路53に与えられる。
【0067】制御信号バッファ回路55はアクセス制御信号として、チップイネーブル信号/CE、出力イネーブル信号/OE、書き込みイネーブル信号/WE、シリアルクロック信号SC、リセット信号/RES及びコマンドイネーブル信号/CDEを入力する。信号名の直前に記付された記号/は当該信号がローイネーブルであることを意味する。モード制御回路53は、それら信号の状態に応じてマルチプレクサ44を介する外部との信号インタフェース機能などを制御する。入出力端子I/O0〜I/O7からのコマンド入力は前記コマンドイネーブル/CDEに同期される。データ入力はシリアルクロックSCに同期される。アドレス情報の入力はライトイネーブル信号/WEに同期される。モード制御部53は、コマンドコードにより消去又は書込み動作の開始が指示されると、その期間、消去や書込み動作中を示すレディー・ビジー信号R/Bをアサートして外部に出力する。
【0068】内部電源回路(内部電圧発生回路)56は、書込み、消去、ベリファイ、読み出しなどのための各種内部電圧とされる動作電源57を生成して、前記Xアドレスデコーダ46及びメモリセルアレイ40等に供給する。
【0069】前記モード制御回路53は、入力コマンドに従ってフラッシュメモリを全体的に制御する。フラッシュメモリ39の動作は、基本的にコマンドによって決定される。フラッシュメモリ39のコマンドには、読み出し、消去、書込み等の各コマンドがある。例えば読み出しコマンドは、読み出しコマンドコード、読み出しXアドレス、及び必要なYアドレスを含む。書込みコマンドは、書込みコマンドコード、Xアドレス、必要なYアドレス、及び書込みデータを含む。
【0070】フラッシュメモリ39はその内部状態を示すためにステータスレジスタ58を有し、その内容は、信号/OEをアサートすることによって入出力端子I/O0〜I/O7から読み出し可能にされる。
【0071】フラッシュメモリ39は、上記説明した高圧動作電源vccx、vssx等の昇圧ノードを降圧したりすることなく書き込みワード線の切り換えを行う。したがって、フラッシュメモリ39によれば、MOSトランジスタのブレークダウン防止、書き込み動作の高速化、及び低消費電力を実現することができる。
【0072】前記メモリアレイ40にけるメモリセルMCの配置は、図34のNOR形態、図35のDi−NOR形態、図36のNAD形態、又は図37のAND形態とすることが可能である。図35、図36、図37は分割ビット線方式を採用し、メモリセルMCはブロック毎に選択MOSトランジスタMSを介してビット線BLに接続可能にされ、ビット線BLの寄生容量低減を図っている。
【0073】メモリセルMCは図38に例示されるように1個のトランジスタで2値の情報即ち1ビットの情報を記憶する記憶形式、或は図39に例示されるように1個のトランジスタで4値の情報即ち2ビットの情報を記憶する記憶形式を採用することが可能である。4値以上の情報を記憶を行ってもよい。4値の情報を記憶する場合には図39に例示されるように4種類の閾値電圧の何れかのしきいち電圧を選択して情報記憶を行えばよい。このときの読み出し動作ではワード線選択レベルを順次代えればよい。特に図示はしないがゲート絶縁膜に窒化シリコン膜などに絶縁性電荷トラップ膜を用い、ソース・ドレイン電極の位置を入換えてドレイン端毎に2値データを記憶させてもよい。また、メモリセルMCは図40に例示されるように選択トランジスタとメモリセルトランジスタとを直列接続して構成してもよい。選択トランジスタを用いる場合には、書き込み・消去ベリファイを行わなくても殆ど支障はない。
【0074】《マイクロコンピュータ》図41には本発明にかかる半導体集積回路の別の例として前記不揮発性メモリをオンチップで備えたマイクロコンピュータ60が例示される。同図においてメモリモジュール61が図31や図33に基づいて説明した不揮発性メモリの構成を備えている。このメモリモジュール61は、内部バス62を介してCPU(中央処理装置)63やDMAC(ダイレクト・メモリ・アクセス・コントローラ)64によりアクセス制御される。内部バス62にはその他に、タイマ65、RAM66、PLL67、ポート68,69が接続される。外部とのインタフェースはポート68,69を介して行われる。メモリモジュール61はCPU63のプログラムやデータの格納に利用される。CPU63はリセット信号RESがネゲートされるとプログラム領域のリセットベクタをフェッチし、そのベクタで示されるアドレスから命令をフェッチして実行する。マイクロコンピュータ60はクロック端子XTAL,EXTALに結合された図示を省略する発振子を用いて生成されるクロック信号に同期動作される。
【0075】《メモリカード》図42には前記フラッシュメモリを用いたコンピュータシステムが例示される。同図に示されるコンピュータシステムは、システムバス70を介して相互に接続されたホストCPU71と、入出力装置72、RAM73、メモリカード74を備える。
【0076】前記メモリカード74は、特に制限されないが、システムバスインタフェース回路75、メモリコントローラ76、及び複数個のフラッシュメモリ39がカード基板に実装されて成る。
【0077】前記システムバスインターフェイス回路75は、特に制限されないが、ATA(AT Attachment)システムバスなどの標準バスインターフェイスを可能とする。システムバスインターフェイス回路75に接続されたメモリコントローラ76は、システムバス70に接続されたホストCPU71や入出力装置72のホストシステムからのアクセスコマンド及びデータを受け付ける。
【0078】例えば、前記アクセスコマンドがリード命令の場合、メモリコントローラ76は複数のフラッシュメモリ39の必要な一つ又は複数個をアクセスして読み出しデータをホストCPU71又はホストシステムへ転送する。前記アクセスコマンドがライト命令の場合、メモリコントローラ76は複数のフラッシュメモリ39の必要な一つ又は複数個をアクセスしてホストCPU71又はホストシステムからの書き込みデータをその内部に格納する。この格納動作は、フラッシュメモリの必要なブロックやセクターやメモリセルへの書き込み動作と書き込みベリファイ動作とを含んでいる。前記アクセスコマンドが消去命令の場合、メモリコントローラ76は複数のフラッシュメモリ39の必要な一つ又は複数個をアクセスして、その内部に記憶されるデータを消去する。この消去動作は、フラッシュメモリ39の必要なブロック、セクター又はメモリセルへの消去動作と消去ベリファイ動作とを含んでいる。
【0079】長期間に記憶されるデータはこのフラッシュメモリ39に記憶される一方、ホストCPU71によって処理されて頻繁に変更されるデータは揮発性メモリとしての前記RAM73に格納されて利用される。
【0080】前記メモリカード74は、特に制限されないが、ハードデイスク記憶装置の互換用途とされ、多数のフラッシュメモリ39により数十ギガバイトの大容量記憶を実現している。
【0081】前記メモリカード74は厚さの比較的薄いメモリカードに限定されるものではなく、厚さが比較的厚い場合であっても、ホストバスシステムとのインターフェイスとホストシステムのコマンドを解析してフラッシュ不揮発性メモリを制御することが可能なインテリジェントなコントローラとを含むどのような不揮発性記憶装置として実現できることは言うまでもない。
【0082】以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【0083】例えば、上記の説明では高電圧出力ドライバによる高電圧印加対象をフラッシュメモリセルのような電気的に消去及び書き込み可能なメモリセルとした。本発明はそれに限定されず、図43に例示されるように、選択トランジスタと蓄積容量を有するダイナミック型メモリセルの読み出しワード線に対する選択レベルへの駆動に前記高電圧出力ドライバ及び出力切り換え回路を適用することができる。或は図43に例示される電気的に書き換え可能な不揮発性メモリとしての強誘電体メモリに対する高電圧書き込みワード線レベル及びビット線レベルの供給、或はドットマトリクス型液晶ディスプレイにおける表示セルの信号電極を駆動するビット線駆動レベルの供給に、前記高電圧出力ドライバ及び出力切り換え回路を適用することができる。
【0084】高電圧発生回路はチャージポンプ回路と抵抗分圧回路を用いる構成に限定されず、高電圧毎に独立のチャージポンプ回路で発生させてもよい。また、昇圧電圧をクランプ回路などでクランプしてもよい。また、チャージポンプ回路は4相クロック同期型回路で構成してもよい。
【0085】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【0086】本発明に係る半導体集積回路は、高電圧出力ドライバを構成する第1MOSトランジスタと第2MOSトランジスタの相補的なスイッチ状態を切り換えるとき、オン状態の一方のトランジスタを先にオフ状態に遷移させてから、他方のトランジスタをオン状態に遷移させる。要するに、オン状態のトランジスタ(Vds=0Vのトランジスタ)を先にオフ状態とし、その後で、Vdsに高電圧がかかっているMOSトランジスタをオン動作させる。したがって、当該MOSトランジスタがオン動作するときVdsがブレークダウン最小電圧(BVds_min)を超えても貫通電流経路が既に断たれているので高電圧出力ドライバにはブレークダウンを生じない。これにより、ブレークダウン最小電圧(BVds_min)以上の電源電圧が供給された状態で高電圧出力ドライバの出力を切り換えることができる。
【0087】具体的な態様として、前記回路セルを電気的に消去及び書込み可能な不揮発性メモリセルとした場合には、そのような不揮発性メモリセルに対する書き込みや消去において高電圧で駆動するワード線を切り換えたり、高電圧で駆動するソース線を切り換えたりするとき、高電圧出力ドライバの動作電源電圧をブレークダウン最小電圧(BVds_min)まで下げる必要がないので、書き込み用の高電圧を生成する昇圧回路の昇圧出力ノードの昇圧及び放電を繰返すことを要せず、電力の無駄を防止でき、書き込み動作の高速化を実現することができる。
【0088】前記第1MOSトランジスタのゲートに供給される第1スイッチ信号を、当該第1MOSトランジスタのソース電圧に対して低電位側に第1の電位差の範囲で変化する信号とし、前記第1の電位差を出力切り換え回路におけるpチャンネル型MOSトランジスタのドレイン・ソース間最小ブレークダウン電圧よりも小さい電圧とする。同様に、前記第2MOSトランジスタのゲートに供給される前記第2スイッチ信号を、当該第2MOSトランジスタのソース電圧に対して高電位側に第2の電位差の範囲で変化する信号とし、前記第2の電位差を出力切り換え回路におけるnチャンネル型MOSトランジスタのドレイン・ソース間最小ブレークダウン電圧よりも小さい電圧とする。これにより、出力切り換え回路においてもMOSトランジスタのドレイン・ソース間でブレークダウンを生じない。
【0089】本発明を、半導体不揮発性メモリと、メモリカード、マイクロコンピュータなどに適用することにより、フラッシュメモリセルのような不揮発性メモリセルに対する書き込み動作サイクル時間を短縮することができると共に、ブレークダウンによる無駄な電力消費も生じない。




 

 


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