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半導体装置 - 株式会社日立製作所
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発明の名称 半導体装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2003−7082(P2003−7082A)
公開日 平成15年1月10日(2003.1.10)
出願番号 特願2001−184639(P2001−184639)
出願日 平成13年6月19日(2001.6.19)
代理人 【識別番号】100089071
【弁理士】
【氏名又は名称】玉村 静世
【テーマコード(参考)】
5B018
5F038
5F064
5L106
5M024
【Fターム(参考)】
5B018 GA04 KA15 NA02 QA13 
5F038 AV03 AV15 AV20 DF04 DF05 DF11 DT17 DT18 EZ20
5F064 BB09 BB14 FF02 FF09 FF26 FF27 FF33 FF42 FF49
5L106 AA01 CC04 CC12 CC13
5M024 AA90 AA91 BB30 BB40 GG01 HH10 KK35 MM20 PP01 PP02 PP03 PP05
発明者 赤▲崎▼ 博 / 宮岡 修一
要約 課題
半導体チップが完成品として基板に実装された後において発見された欠陥や信号のタイミング不良などの不具合を解消する。

解決手段
半導体チップの外部に配置されたプログラマブルリンク回路(141)にプログラムされたリンク状態を判定可能な判定回路(131)を設け、上記プログラマブルリンク回路の設定内容を変更することによって、欠陥救済回路(133)による欠陥救済、又はディレイ選択回路による内部信号の遅延量調整を可能とし、半導体チップが完成品として基板に実装された後において発見された欠陥や信号のタイミング不良などの不具合の解消を図る。
特許請求の範囲
【請求項1】 半導体チップと、上記半導体チップの外部に配置され、リンク状態をプログラム可能なプログラマブルリンク回路とを含み、上記半導体チップは、上記プログラマブルリンク回路にプログラムされたリンク状態を判定可能な判定回路と、上記判定回路の判定結果に基づいて欠陥を救済するための欠陥救済回路、又は上記判定回路の判定結果に基づいて内部信号の遅延量を調整可能なディレイ選択回路と、を具備することを特徴とする半導体装置。
発明の詳細な説明
【0001】
【発明の属する技術分野】本発明は、半導体装置に関し、例えば論理混載LSIを搭載して成る論理混在メモリモジュールに適用して有効な技術に関する。
【0002】
【従来の技術】欠陥を潜在的に含むデバイスを試験により除去する技術として、スクリーニングが知られている。スクリーニングは原則として、対象デバイス全数について非破壊的に行われる。
【0003】特開平3−1398号公報には、EPROMを内蔵した1チップマイクロコンピュータにおいて当該EPROMが不良であった場合、補助EPROMに切換える回路を内蔵する技術が記載される。特開昭62−107500号公報には、不揮発性記憶素子に記憶された不良アドレス情報をパワーオン時にデコーダ内のラッチに転送し、不良アドレスが選択された場合にデコーダの切換えを行う技術が記載される。また、特開平2−118999号公報に記載の技術は、EEPROM内蔵マイクロコンピュータにおいて当該EEPROMの不良アドレスを特定領域に記憶しておき、EEPROMアクセス時にはCPUがその不良アドレスをチェックし、一致した場合には代替領域を使うようにするものである。特開平3−162798号公報には、救済すべき不良アドレス情報をメモリセルアレイの特定の記憶素子に記憶させ、読出しアドレスによって当該記憶素子から読出される情報に従って冗長記憶素子へのアクセス切換えを行うようにすることが記載されている。
【0004】
【発明が解決しようとする課題】メモリセルアレイの欠陥を冗長記憶素子で救済する公知の技術において、救済されるべき記憶素子のアドレスは例えばヒューズの選択的な切断によってプログラム可能にされる。しかしながら、半導体チップが基板に実装された後において、上記半導体チップ内のヒューズを切断することは困難であるため、冗長記憶素子による欠陥救済は、製造段階で検出されるような初期不良に対しては有効であるが、完成品として基板に実装された後に発見された不良の救済には適用するのは困難とされている。
【0005】また、半導体集積回路における各種信号のタイミングは、製造段階においてはトリミング可能とされるが、半導体チップが完成品として基板に実装された後においてタイミング不良を救済するのは困難とされている。
【0006】本発明の目的は、完成品として基板に実装された後における不具合を解消するための技術を適用することにある。
【0007】本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【0008】
【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【0009】すなわち、半導体チップと、上記半導体チップの外部に配置され、リンク状態をプログラム可能なプログラマブルリンク回路とが設けられるとき、上記半導体チップは、上記プログラマブルリンク回路にプログラムされたリンク状態を判定可能な判定回路とを含み、さらに上記判定回路の判定結果に基づいて欠陥を救済するための欠陥救済回路、又は上記判定回路の判定結果に基づいて内部信号の遅延量を調整可能なディレイ選択回路を含む。
【0010】上記手段によれば、上記半導体チップの外部に配置されたプログラマブルリンク回路の設定内容を変更することによって、上記欠陥救済回路による欠陥救済、又は上記ディレイ選択回路による内部信号の遅延量調整が可能とされる。このことが、完成品として基板に実装された後における不具合を解消する。
【0011】
【発明の実施の形態】図9には本発明にかかる半導体装置の一例である論理混載メモリモジュールに含まれるDRAM論理混載LSI500が示される。
【0012】このDRAM論理混載LSI500は、公知の半導体集積回路製造技術により単結晶シリコン基板などの一つの半導体基板に形成される。
【0013】図9に示されるようにこのDRAM論理混載LSI500は、複数のDRAMマクロ群504、この複数のDRAMマクロ群504にアドレス信号やデータさらには各種制御信号を取り込むためのインタフェースブロック503、書き込みデータをバッファリングするためのライトバッファ505、上記複数のDRAMマクロ群504から読み出されたデータをバッファリングするためのリードバッファ502、上記リードバッファ502の出力データなどを外部出力可能とするインタフェースブロック501を含んで成り、例えばコンピュータシステムなどにおいてキャッシュメモリなどとして使用される。上記ライトバッファ505や上記リードバッファ502は、特に制限されないが、複数のスタティック型メモリセルを配列して成るSRAMとされる。
【0014】上記DRAMマクロ群504は、特に制限されないが、図11において61〜68で示されるように8個のDRAMマクロが配置されて成る。4個のDRAMマクロ61〜64は、DRAM論理混載LSI500の第1の辺に沿って配列され、別の4個のDRAMマクロ65〜68は、上記第1の辺と対向する第2の辺に沿って配列されている。図1では省略されているが、上記インタフェースブロック501,503などは、上記DRAMマクロ61〜64と、DRAMマクロ65〜68との間に配置される。上記8個のDRAMマクロ61〜68は互いに同一構成とされる。
【0015】図10には、上記8個のDRAMマクロ61〜68のうちの一つであるDRAMマクロ61の構成例が示される。
【0016】図10に示されるようにこのDRAMマクロ61は、特に制限されないが、ラッチ回路群41、ロー系回路42、カラム系回路43、コントローラ44、DRAMメモリセルアレイ45、カラム選択回路46、メインアンプ47、ライトアンプ48、及びラッチ回路群49を含んで成る。
【0017】DRAMメモリセルアレイ45は、複数のワード線とそれに交差するように配置されたビット線と、このワード線とビット線との交差する箇所に配置されたダイナミック形メモリセルとを含んで成る。尚、メモリセルからビット線に出力された微弱な読み出し信号を増幅するためのセンスアンプなどもこのメモリセルアレイ45内に配置される。
【0018】ラッチ回路群41は、複数のラッチ回路を含んで成り、各ラッチ回路は、ローアドレス信号RADR、カラムアドレス信号CADR、さらにはロウアドレスストローブ信号RAS*(*は信号反転又はローアクティブを示す)、カラムアドレスストローブ信号CAS*、ライトイネーブル信号WE*やその他の各種制御信号を所定のタイミングで取り込むために配置される。
【0019】ロー系回路42は、ローアドレス信号を取り込んでデコードしたり、メモリに欠陥を有する場合にそれをワード単位で救済したりする。
【0020】カラム系回路43は、カラムアドレス信号を取り込んでデコードしたり、メモリに欠陥を有する場合にそれをビット単位で救済したりする。
【0021】カラム選択回路46は、上記カラムデコーダ43のデコード結果に基づいて上記DRAMメモリセルアレイ45におけるビット線を選択的にコモン線に結合させるための複数のカラムスイッチを含んで成る。上記DRAMメモリセルアレイ45におけるビット線が選択的にコモン線に結合されることにより、このコモン線を介してデータの読み書きが可能とされる。
【0022】メインアンプ47は、上記コモン線に結合され、上記コモン線の信号レベルを増幅する。このメインアンプ47の出力信号は、ラッチ回路群49を介して出力される。ラッチ回路群49は複数のラッチ回路を含んで成る。
【0023】ライトアンプ48は、書き込みデータがラッチ回路群49を介して入力されると、それを増幅して上記コモン線に伝達する。この信号はカラム選択回路46を介してビット線に伝達され、対応するメモリセルに伝達される。
【0024】コントローラ44は、ラッチ回路群41を介して取り込まれた各種制御信号に基づいて各部の動作制御信号を生成する。上記ラッチ回路群41を介して取り込まれた各種制御信号には、ロウアドレスストローブ信号RAS*、カラムアドレスストローブ信号CAS*、ライトイネーブル信号WE*やその他の制御信号が含まれる。
【0025】次に、欠陥救済について説明する。
【0026】図15には上記ロー系回路42の構成例が示される。
【0027】上記ロー系回路42は、特に制限されないが、アドレスバッファ124、アドレスデコード回路125、内部ヒューズブロック142、第1ヒューズ判定回路121、第1メモリ欠陥救済回路132、第2ヒューズ判定回路131、メモリ欠陥救済回路122、冗長セレクタ回路123、アドレスバッファ124、アドレスデコード回路125を含む。
【0028】上記アドレスバッファ124は、図10に示されるラッチ回路群41を介して取り込まれたローアドレス信号X−Addをバッファリングして後段のアドレスデコード回路125及びメモリ欠陥救済回路122に供給する。アドレスデコード回路125は、上記アドレスバッファ124から伝達されたアドレス信号をデコードしてワード線の選択信号DECを形成する。この選択信号DECに基づいて、図10に示されるDRAMメモリセルアレイ45において対応するワード線が選択レベルに駆動される。
【0029】DRAMメモリセルアレイ45において欠陥部を含むとき、特に制限されないが、その欠陥部は、ワード単位に救済される。その場合の欠陥救済を可能とするには、欠陥ワードが選択された場合に、当該欠陥ワードに代えて冗長ワードが選択されるようにすればよく、そのために、上記欠陥アドレスを記憶するための内部ヒューズブロック142と、この内部ヒューズブロック142の状態を判定するための第1ヒューズ判定回路121とが設けられる。また、このDRAM論理混載LSI500が完成品として基板に実装された後に、発見された欠陥を救済するために、半導体チップ外に配置された外部ヒューズブロック141の状態を判定するための第2ヒューズ判定回路131と、この第2ヒューズ判定回路131の判定結果に基づいて選択すべきワード線を所定の冗長ワード線に置き換えるための冗長セレクタ回路123が設けられている。
【0030】ここで、上記外部ヒューズ回路141が本発明におけるプログラマブルリンク回路の一例とされる。
【0031】冗長セレクタ回路123は、上記第1メモリ欠陥救済回路132の出力信号、及び第2メモリ欠陥救済回路133の出力信号に基づいて、アドレスデコード回路125の出力信号の伝達先を選択する。すなわち、アドレスバッファ124を介して入力されたアドレス信号が、内部ヒューズブロック142に記憶されている欠陥アドレスと一致しない場合には、第1メモリ欠陥救済回路132の出力信号に基づいて、アドレスデコード回路125の出力信号が、正規のワード線に供給される。しかし、アドレスバッファ124を介して入力されたアドレス信号が、内部ヒューズブロック142に記憶されている欠陥アドレスと一致する場合には、第1メモリ欠陥救済回路132の出力信号に基づいて、アドレスデコード回路125の出力信号が、上記正規のワード線に代えて所定の冗長ワード線に伝達される。同様に、アドレスバッファ124を介して入力されたアドレス信号が、外部ヒューズブロック141に記憶されている欠陥アドレスと一致しない場合には、第2メモリ欠陥救済回路133の出力信号に基づいて、アドレスデコード回路125の出力信号が、正規のワード線に供給される。しかし、アドレスバッファ124を介して入力されたアドレス信号が、内部ヒューズブロック142に記憶されている欠陥アドレスと一致する場合には、第2メモリ欠陥救済回路133の出力信号に基づいて、アドレスデコード回路125の出力信号が、上記正規のワード線に代えて所定の冗長ワード線に伝達される。このようにこのロー系回路42においては、内部ヒューズブロック142に基づく救済と、外部ヒューズブロック141に基づく救済とが可能とされる。
【0032】図12には、図15における内部ヒューズブロック142と、それに関連する回路の詳細な構成例が示される。
【0033】内部ヒューズブロック142は、欠陥アドレス記憶部として機能し、複数のヒューズF0〜Fn(nは正の整数)を含む。上記第1ヒューズ判定回路121は、上記ヒューズF0〜Fnに対応して配置されたヒューズ判定部121―0〜121−nを含んで成る。上記ヒューズ判定部121−0〜121−nは、全て同一構成とされる。このうち、ヒューズ判定部121−0の回路構成が代表的に示されている。
【0034】ヒューズ判定部121−0は、特に制限されないが、pチャネル型MOSトランジスタQ1とnチャネル型MOSトランジスタQ2とが直列接続されて成るインバータ72と、二つのインバータ74,75が逆並列接続されて成るラッチ回路と、このラッチ回路の出力信号を反転するためのインバータ76とを含んで成る。このヒューズ判定部121−0に対応するヒューズF0は、pチャネル型MOSトランジスタQ1のソース電極に結合されている。ヒューズF0が切断されていない場合には、このヒューズF0を介して高電位側電源Vddがpチャネル型MOSトランジスタQ1のソース電極に供給されるようになっている。ヒューズF0が切断されている場合には、pチャネル型MOSトランジスタQ1のソース電極に高電位側電源Vddは供給されない。
【0035】ヒューズF0が切断されているか否かの判定において、先ず、ヒューズセットパルスSETTが一時的にハイレベルにされ、nチャネル型MOSトランジスタQ2がオンされることで、このインバータ72の出力ノードの蓄積電荷が放出される。その後、ヒューズセットパルスSETTがローレベルになった状態でpチャネル型MOSトランジスタQ1がオンするか否かによって、ヒューズF0が切断されているか否かの判定が行われる。このとき、ヒューズF0が切断されていない場合には、インバータ72の出力信号はハイレベルとされ、従ってインバータ76の出力信号FUSEB0はハイ(High)レベルとされる。しかし、ヒューズF0が切断されている場合には、インバータ72の出力信号はローレベルとされるため、インバータ76の出力信号FUSEB0はロー(Low)レベルとされる。
【0036】以上は、ヒューズ判定部121−0の動作説明であるが、他のヒューズ判定回路121−nにおいても同様に動作する。
【0037】このように内部ヒューズブロック142におけるヒューズF0〜Fnの状態を判定することによって、そこに書き込まれている欠陥救済アドレスを読み出すことができる。
【0038】上記第1メモリ欠陥救済回路122は、特に制限されないが、上記ヒューズ判定部121−0〜121−nの出力信号FUSEB0〜FUSEBnと、アドレスバッファ124から出力されたアドレス(救済比較用正規系アドレス)とを比較するための比較回路81と、この比較回路81でのアドレス比較結果を判定する判定回路83と、この判定回路83における判定タイミングを規制するための判定制御回路82とを含んで成る。
【0039】上記比較回路81は、特に制限されないが、二つのnチャネル型MOSトランジスタが直列接続されて成る比較エレメントが、救済比較用正規系アドレスRBXRT0〜RBXRBnのビット数だけ配列されて成る。各比較エレメントにおける一方のnチャネル型MOSトランジスタのゲート電極には、上記ヒューズ判定部121−0〜121−nの出力信号FUSEB0〜FUSEBnが伝達される。また、各比較エレメントにおける他方のnチャネル型MOSトランジスタのゲート電極には、上記アドレスバッファ124から出力されたアドレスRBXRT0〜RBXRBnが、対応するインバータで反転されてから入力される。アドレスRBXRT0〜RBXRTnに対応する第1ノードN1と、アドレスRBXRB0〜RBXRBnに対応する第2ノードN2を有し、この第1ノードN1及び第2ノードN2の論理判定が後段の判定回路83で行われるようになっている。
【0040】判定制御回路82は、特に制限されないが、ノアゲート202、ナンドゲート208、及びインバータ201,203,204,205,206,207が結合されて成り、入力された内部ローアドレスストローブ系信号IRAST、及びリセット信号RRBに基づいて、判定回路83の動作制御信号φ1,φ2を生成する。インバータ203〜207での信号遅延により、φ2は、φ1に比べて遅延される。個の遅延量は、比較回路81におけるノードN1,N2の電荷引抜きに要する時間を考慮して設定される。
【0041】判定回路83は、高電位側電源Vddに結合されたpチャネル型MOSトランジスタQ31〜Q34、ナンドゲート221,223、ノアゲート224、インバータ225、及びnチャネル型MOSトランジスタQ35が結合されて成る。pチャネル型MOSトランジスタQ31〜Q34は、上記比較回路81における第1ノードN1及び第2ノードN2のプリチャージのために設けられる。上記判定制御回路82からの制御信号φ1,φ2によって上記pチャネル型MOSトランジスタQ31〜Q34によるプリチャージが解除され、その状態で、上記比較回路81における第1ノードN1及び第2ノードN2の論理判定が行われる。この論理判定によれば、上記比較回路81におけるアドレス比較において全てのビットが一致するか否かの判定が可能とされる。上記比較回路81におけるアドレス比較において全てのビットが一致する場合には、判定回路83においてヒット信号HITBがローレベルにアサートされる。また、上記比較回路81におけるアドレス比較において1ビットでも一致しない場合には、判定回路83においてヒット信号HITBがハイレベルにアサートされる。
【0042】冗長セレクタ回路123は、上記メモリ欠陥救済回路122の出力信号HITBに基づいて、上記アドレスデコード回路125の出力信号DECの伝達先を切り換えるための選択回路84を含んで成る。この選択回路84は、pチャネル型MOSトランジスタと、nチャネル型MOSトランジスタとが互いに並列接続されて成る2組のCMOSトランスファーゲートとされる。このCMOSトランスファーゲートの動作制御信号を形成するため、判定回路83の出力信号を反転するためのインバータ85が設けられる。
【0043】上記比較回路81におけるアドレス比較において1ビットでも不一致の場合には、判定回路83においてヒット信号HITBはハイレベルとされ、上記アドレスデコード回路125の出力信号DECは、選択回路84によって選択的に正規ワード線に供給される。これに対して、上記比較回路81におけるアドレス比較において全てのビットが一致し、判定回路83においてヒット信号HITBがローレベルにアサートされた場合には、それは当該アドレスにおいてワード単位の救済が行われていることを意味するから、上記アドレスデコード回路125の出力信号DECは、選択回路84によって選択に冗長ワード線に供給される。
【0044】このように第1メモリ欠陥救済回路122においては、上記アドレスバッファ124から出力されたアドレス(救済比較用正規系アドレス)と、ヒューズ判定部121−0〜121−nの出力信号との比較が行われ、この比較結果に基づいて、アドレスデコード回路125の出力信号DECが、冗長ワード線に伝達されることによって、欠陥ワードが冗長ワードに置き換えられる。
【0045】図1には、図15における外部ヒューズブロック142と、それに関連する回路の詳細な構成例が示される。
【0046】外部ヒューズブロック141は、欠陥アドレス記憶部として機能し、複数のヒューズF10〜F1n(nは正の整数)を含む。上記第2ヒューズ判定回路131は、上記ヒューズF10〜F1nに対応して配置されたヒューズ判定部131−0〜131−nを含んで成る。上記ヒューズ判定部131−0〜131−nは、全て同一構成とされる。このうち、ヒューズ判定部131−0の回路構成が代表的に示されている。
【0047】ヒューズ判定部131−0は、特に制限されないが、pチャネル型MOSトランジスタQ11とnチャネル型MOSトランジスタQ12とが直列接続されて成るインバータ92と、二つのインバータ94,95が逆並列接続されて成るラッチ回路と、このラッチ回路の出力信号を反転するためのインバータ96とを含んで成る。このヒューズ判定部131−0に対応するヒューズF10は、pチャネル型MOSトランジスタQ11のソース電極に結合されている。ヒューズF10が切断されていない場合には、このヒューズF10を介して高電位側電源Vddがpチャネル型MOSトランジスタQ11のソース電極に供給されるようになっている。ヒューズF10が切断されている場合には、pチャネル型MOSトランジスタQ11のソース電極に高電位側電源Vddは供給されない。
【0048】ヒューズF10が切断されているか否かの判定において、先ず、ヒューズセットパルスSETTが一時的にハイレベルにされ、nチャネル型MOSトランジスタQ12がオンされることで、このインバータ72の出力ノードの蓄積電荷が放出される。その後、ヒューズセットパルスSETTがローレベルになった状態でpチャネル型MOSトランジスタQ11がオンするか否かによって、ヒューズF10が切断されているか否かの判定が行われる。このとき、ヒューズF10が切断されていない場合には、インバータ92の出力信号はハイレベルとされ、従ってインバータ96の出力信号FUSEB0はハイ(High)レベルとされる。しかし、ヒューズF10が切断されている場合には、インバータ92の出力信号はローレベルとされるため、インバータ96の出力信号FUSEB0はロー(Low)レベルとされる。
【0049】以上は、ヒューズ判定部131−0の動作説明であるが、他のヒューズ判定回路131−nにおいても同様に動作する。
【0050】第2メモリ欠陥救済回路133は、図12に示される第1メモリ欠陥救済回路122と同一構成であるため、それについての詳細な説明を省略する。
【0051】冗長セレクタ回路123においては、第2メモリ欠陥救済回路133の出力に対応する選択回路が設けられ、この選択回路では、第2メモリ欠陥救済回路133の出力信号に基づいて、アドレスデコード回路125の出力信号が、正規ワード線又は冗長ワード線に選択的に伝達される。この選択回路は、図1では省略されているが、図12において84で示されるのと同一構成とされる。
【0052】図13には、図10に示されるDRAMマクロ61のレイアウトが示される。
【0053】DRAMマクロ61の大部分はDRAMメモリセル45によって占められる。DRAMマクロ61の中央部には、縦長にコントローラ44が配置され、DRAMメモリセル45のマット分割に対応して、メインアンプ47及びライトアンプ48が分散配置される。ラッチ回路群41,49、ロー系回路42、及びカラム系回路43などの周辺回路は、DRAMメモリセル45の一端部にまとめて配置される。また、複数のヒューズブロック142が設けられる。この複数のヒューズブロック142は縦長に形成され、且つ、所定の間隔で互いに並行に配置される。この複数のヒューズブロック142は、そのうちのひとつが拡大して示されるように、端子部T1,T2,T3を有し、この端子部T1,T2,T3間には、レーザ光の照射によって切断可能な切断部blowが形成される。
【0054】図14(A)には、上記ヒューズブロック142の主要部の平面が示され、図14(B)には、同図(A)におけるA−A’線での切断断面が示される。
【0055】上記ヒューズブロック142は、最上層AL(アルミニウム)配線の上に形成される。端子は、最上層AL配線に積層されたCr(クローム)膜に、Ni/Au(ニッケル/金)積層膜が設けられて成る。切断部blowはCr層が露出される。レーザ光の照射を考慮し、このCr層の下側にはプロテクション膜が設けられている。
【0056】なお、ヒューズブロックは、図14(A)、(B)に限定されることはなく、情報を不揮発に記憶できるものならばよい。
【0057】図3には、上記DRAM論理混載LSI500及び上記外部ヒューズブロック141を搭載してなる論理混載メモリモジュール499が示される。同図(A)はこの論理混載メモリモジュール499の平面図、同図(B)は外部ヒューズブロック141の拡大図、同図(C)は同図(A)のA−A’線切断断面図、同図(D)は同図(A)のB−B’線切断断面図である。
【0058】論理混載メモリモジュール499は、同図に示されるように、基板501に複数のDRAM論理混載LSI500及びそれに対応する外部ヒューズブロック141が搭載されて成る。DRAM論理混載LSI500が基板501に実装された後における不良救済は、外部ヒューズブロック141に不良アドレスを書き込むことによって可能とされる。この不良アドレス書き込みは以下のように行われる。
【0059】すなわち、図3(D)に示されるように、記憶すべき欠陥アドレスに応じて外部ヒューズブロック141がレーザ光497で切断された後に、半田ボール形成面が基板501に接触するように配置される(フェイスダウン)。そして所定の温度環境に置かれることで、上記半田ボールが溶けて基板501への装着が可能とされる。外部ヒューズブロック141の半田ボール組成は、別チップにおける半田ボール組成に比べて低融点に設定される。これにより、外部ヒューズブロック141の半田ボールのみを溶かすことで、外部ヒューズブロック141のみを取り外すことができるため、欠陥アドレスの再設定を簡単に行うことができる。
【0060】このように、DRAM論理混載LSI500の外部に配置された外部ヒューズブロック141に書き込まれた欠陥アドレスに基づいて、冗長救済を行うことができるためDRAM論理混載LSI500が完成品として基板501に実装された後における不良救済が可能となる。
【0061】また、上記の実施形態では冗長救済について説明したが、外部ヒューズブロックの設定情報を変更することによって、各種信号のタイミング調整を行うことができる。図16には、その場合のDRAMマクロ61の構成例が示される。
【0062】図16に示されるDRAMマクロ61が図10に示されるのと大きく異なるのは、タイミング調整回路50が設けられている点である。このタイミング調整回路50は、上記コントローラ44から出力された各種制御信号のタイミングを調整する。ここでのタイミング調整は、上記外部ヒューズブロック141と同様に、半導体チップ外に設けられたヒューズブロックの状態を変更することで可能とされる。
【0063】図2には、上記タイミング調整回路50の構成例が示される。
【0064】上記タイミング調整回路50は、チップ外に設けられたヒューズブロックの状態を判定するヒューズ判定部155と、ディレイ選択回路152とを含んで成る。
【0065】ヒューズ判定部155は、特に制限されないが、pチャネル型MOSトランジスタQ21とnチャネル型MOSトランジスタQ22とが直列接続されて成るインバータ101と、二つのインバータ104,105が逆並列接続されて成るラッチ回路と、このラッチ回路の出力信号を反転するためのインバータ106とを含んで成る。このヒューズ判定部155に対応するヒューズF20は、pチャネル型MOSトランジスタQ21のソース電極に結合されている。ヒューズF20が切断されていない場合には、このヒューズF20を介して高電位側電源Vddがpチャネル型MOSトランジスタQ21のソース電極に供給されるようになっている。ヒューズF20が切断されている場合には、pチャネル型MOSトランジスタQ21のソース電極に高電位側電源Vddは供給されない。
【0066】ヒューズF20が切断されているか否かの判定において、先ず、ヒューズセットパルスSETTが一時的にハイレベルにされ、nチャネル型MOSトランジスタQ22がオンされることで、このインバータ101の出力ノードの蓄積電荷が放出される。その後、ヒューズセットパルスSETTがローレベルになった状態でpチャネル型MOSトランジスタQ21がオンするか否かによって、ヒューズF20が切断されているか否かの判定が行われる。このとき、ヒューズF20が切断されていない場合には、インバータ101の出力信号はハイレベルとされ、従ってインバータ101の出力信号FUSEB0はハイ(High)レベルとされる。しかし、ヒューズF20が切断されている場合には、インバータ101の出力信号はローレベルとされるため、インバータ101の出力信号FUSEB0はロー(Low)レベルとされる。
【0067】上記ディレイ選択回路152は、特に制限されないが、入力端子INから入力された信号を所定時間遅延するための遅延回路(Delay)154と、上記ヒューズ判定部155の出力信号に基づいて、上記入力端子INから入力された信号及び上記ディレイ選択回路152の出力信号を選択的に出力端子OUTに伝達するための選択回路153とを含んで成る。ここで、上記入力端子INに伝達されるのは、コントローラ44から出力される信号とされる。この信号には、DRAMメモリセルアレイ45における相補データ線の電位差を増幅するためのセンスアンプの動作制御信号や、カラム系選択回路43に含まれるカラム選択スイッチの動作制御信号、メインアンプの動作制御信号、さらには各種クロック信号とされる。
【0068】ヒューズF20が切断されていない場合には、インバータ106の出力信号はハイレベルとされ、従ってインバータ106の出力信号FUSEBはハイ(High)レベルとされるため、入力端子INから入力された信号は、選択回路153を介して出力端子OUTに伝達され、この出力端子OUTから各部に出力される。
【0069】これに対してヒューズF20が切断されている場合には、インバータ106の出力信号はローレベルとされるため、インバータ106の出力信号FUSEBはロー(Low)レベルとされるため、選択回路153によってディレイ回路154の出力信号が選択的に出力端子OUTから出力される。換言すれば、入力端子INから入力された信号は、ディレイ回路154で遅延されてから出力端子OUTを介して出力される。このようにヒューズF20が切断されているか否かによって、信号の遅延量を変えることできるでの、当該信号のタイミング調整が可能とされる。しかも、外部ヒューズブロック151は、上記外部ヒューズブロック141と同様にチップ外部に設けられるため、上記した冗長救済の場合と同様に、DRAM論理混載LSI500が完成品として基板に実装された後において、上記外部ヒューズブロック151を調整することで、信号のタイミングを調整することができる。この信号タイミングの調整により、所望のマージンを確保することができる。従って、DRAM論理混載LSI500が完成品として基板に実装された後において信号のマージン不足などの不具合が発見された場合においても、上記外部ヒューズブロック151を調整することで、そのような不具合を解消することができる。
【0070】以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0071】例えば、冗長救済には、DRAMメモリセルアレイ45におけるビット線単位で救済する場合もあり、その場合においても本発明を適用することができる。
【0072】また、上記例ではDRAMメモリセルについて説明してきたが、冗長救済を行うSRAMやフラッシュメモリ等の各種メモリに応用できる。
【0073】図4〜図8に示されるように、外部ヒューズブロック141、151の構成や基板501への取付けには、種々の態様が考えられる。
【0074】図4には、論理混載メモリモジュール499の別の構成が示される。
【0075】図4(A)は論理混載メモリモジュール499の平面図、図4(B)は外部ヒューズブロック141の拡大図、図4(C)は図4(A)のA−A’線切断断面図、図4(D)は図4(A)のB−B’線切断断面図である。
【0076】外部ヒューズブロック141は、基板501にボンディングワイヤ498によって結合されおり、図3に示される場合のように、外部ヒューズブロック141をフェイスダウンで取付けるものではないので、外部ヒューズブロック141が基板501に取付けられた後においても、レーザ光497によってヒューズ切断が可能となる。
【0077】図5には、論理混載メモリモジュール499の別の構成が示される。図5(A)は、論理混載メモリモジュール499の平面図、図5(B)は外部ヒューズブロック141の拡大図、図5(C)は図5(A)のA−A’線切断断面図、図5(D)は図5(A)のB−B’線切断断面図である。
【0078】外部ヒューズブロック141におけるヒューズF10〜F1nは、基板501の表面に形成されたパターンによって形成される。このパターンは、レーザ光497によって容易に切断することができる。外部ヒューズブロック141におけるヒューズF10〜F1nが基板501の表面に形成されたパターンとされるため、図4に示されるようにヒューズ専用チップとする場合に比べて製造コストの低減を図ることができる。
【0079】図6には、論理混載メモリモジュール499の別の構成が示される。図6(A)は、論理混載メモリモジュール499の平面図、図6(B)は外部ヒューズブロック141の透過拡大図、図6(C)は図6(A)のA−A’線切断断面図、図6(D)は図6(A)のB−B’線切断断面図である。
【0080】外部ヒューズブロック141は、基板501の裏面に形成される。このため、基板501の表面(論理混載メモリモジュール499の実装面)が樹脂などで封止された場合でも、レーザ光497によるヒューズ切断が可能とされる。
【0081】図7には、論理混載メモリモジュール499の別の構成が示される。図7(A)は、論理混載メモリモジュール499の平面図、図7(B)は外部ヒューズブロック141の拡大図、図7(C)は図7(A)のA−A’線切断断面図、図7(D)は図7(A)のB−B’線切断断面図である。
【0082】外部ヒューズブロック141は、基板501の表面に設けられる。この外部ヒューズブロック141におけるヒューズF1nは、ボンディングワイヤによるワイヤ接続アンチヒューズとされる。ワイヤボンディングにより、ワイヤを繋ぐか否かによって欠陥アドレスの書き込みが行われる。このように外部ヒューズブロック141にボンディングワイヤが適用される場合には、外部ヒューズブロック141をチップ化する場合に比べて製造コストの低減を図ることができる。
【0083】図8には、論理混載メモリモジュール499の別の構成が示される。図8(A)は、論理混載メモリモジュール499の平面図、図8(B)は外部ヒューズブロック141の拡大図、図8(C)は図8(A)のA−A’線切断断面図、図8(D)は図8(A)のB−B’線切断断面図である。
【0084】外部ヒューズブロック141は、基板501の表面に設けられる。外部ヒューズブロック141は、例えば図5に示されるのと同様に、基板501に形成されたパターンとされる。そして、このパターンが切断された後に、再び接続しなければならない場合には、ワイヤボンディングによるワイヤ接続アンチヒューズとすればよい。
【0085】以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である論理混載メモリモジュールに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体装置に広く適用することができる。
【0086】本発明は、少なくとも半導体チップを含むことを条件に適用することができる。
【0087】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【0088】すなわち、半導体チップの外部に配置されたプログラマブルリンク回路の設定内容を変更することによって、欠陥救済回路による欠陥救済、又はディレイ選択回路による内部信号の遅延量調整が可能とされるため、半導体チップが完成品として基板に実装された後において発見された欠陥や信号のタイミング不良などの不具合を解消することができる。




 

 


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