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発明の名称 メモリ装置及びメモリ装置の試験方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2003−297096(P2003−297096A)
公開日 平成15年10月17日(2003.10.17)
出願番号 特願2002−93211(P2002−93211)
出願日 平成14年3月28日(2002.3.28)
代理人 【識別番号】100099830
【弁理士】
【氏名又は名称】西村 征生
【テーマコード(参考)】
2G132
5L106
5M024
【Fターム(参考)】
2G132 AA08 AB01 AD07 AK07 AK13 AL11 AL16 
5L106 AA01 AA15 DD11 EE06 FF04 GG03
5M024 AA91 BB03 BB22 BB27 BB30 BB36 DD32 DD85 DD88 DD90 DD92 EE05 EE22 EE29 MM04 MM06 MM07 PP01 PP02 PP07 PP10
発明者 下坂 智勝
要約 課題
メモリ装置の内部信号発生回路部からの被測定信号の周期を、波形測定器を使用せずに測定可能にする。

解決手段
開示されるメモリ装置は、外部からの信号に非同期で一定周期の内部信号を出力する内部信号発生回路部22を備えたメモリ装置において、エントリ情報の入力時、メモリ装置がテストを行うべき条件を満たしていることを判別したことによって出力を発生するエントリ回路部23と、エントリ回路部23の出力が発生し、かつメモリ装置のメモリセルアレイ部16が書き込みを許容されている状態のとき、出力を発生するアンド回路26と、アンド回路26の出力によって活性化されたとき、内部信号をメモリセルアレイ部16のデータ書き込み入力に結合する内部信号用バッファ28とを備えている。
特許請求の範囲
【請求項1】 外部からの信号に非同期で一定周期の内部信号を出力する内部信号発生手段を備えたメモリ装置において、エントリ情報の入力時、メモリ装置がテストを行うべき条件を満たしていることを判別したことによって出力を発生するエントリ回路手段と、前記エントリ回路手段の出力が発生し、かつ前記メモリ装置のメモリ手段が書き込みを許容されている状態のとき、出力を発生するゲート手段と、前記ゲート手段の出力によって活性化されたとき、前記内部信号を前記メモリ手段のデータ書き込み入力に結合するバッファ手段とを備えたことを特徴とするメモリ装置。
【請求項2】 外部からの信号に非同期で一定周期の内部信号を出力する複数の内部信号発生手段を備えた多ビットメモリ装置において、エントリ情報の入力時、メモリ装置がテストを行うべき条件を満たしていることを判別したことによって出力を発生するエントリ回路手段と、前記エントリ回路手段の出力が発生し、かつ前記メモリ装置のメモリ手段が書き込みを許容されている状態のとき、出力を発生するゲート手段と、前記ゲート手段の出力によって活性化されたとき、前記複数の内部信号を前記メモリ手段におけるビット数に対応する複数のデータ書き込み入力中の任意の入力にそれぞれ結合する複数のバッファ手段とを備えたことを特徴とするメモリ装置。
【請求項3】 外部からの信号に非同期で一定周期の内部信号を出力する内部信号発生手段を備えたメモリ装置において、エントリ情報が入力されたとき、前記メモリ装置がテストを行うべき条件を満たしていることを判別してエントリ回路手段が出力を発生し、該エントリ回路手段の出力が発生し、かつ前記メモリ装置のメモリ手段が書き込みを許容されている状態のとき、ゲート手段が出力を発生してバッファ手段を活性化することによって、該バッファ手段を介して前記内部信号を前記メモリ手段のデータ書き込み入力に結合して前記メモリ手段に書き込んだのち、該メモリ手段から書き込まれたデータを外部に読み出して該データの変化点を検出することによって、前記内部信号に関する測定を行うことを特徴とするメモリ装置の試験方法。
【請求項4】 前記内部信号に関する測定が、該内部信号の周期であることを特徴とする請求項3記載のメモリ装置の試験方法。
【請求項5】 外部からの信号に非同期で一定周期の内部信号を出力する複数の内部信号発生手段を備えた多ビットメモリ装置において、エントリ情報が入力されたとき、前記メモリ装置がテストを行うべき条件を満たしていることを判別してエントリ回路手段が出力を発生し、該エントリ回路手段の出力が発生し、かつ前記メモリ装置のメモリ手段が書き込みを許容されている状態のとき、ゲート手段が出力を発生して前記各内部信号発生手段に対応するそれぞれのバッファ手段を活性化することによって、該各バッファ手段を介して前記複数の内部信号を前記メモリ手段のビット数に対応する複数のデータ書き込み入力中の任意の入力にそれぞれ結合して前記メモリ手段に書き込んだのち、該メモリ手段から書き込まれた複数のデータを外部に読み出してそれぞれのデータの変化点を検出することによって、前記複数の内部信号に関する測定を行うことを特徴とするメモリ装置の試験方法。
【請求項6】 前記内部信号に関する測定が、前記メモリ装置が有する複数の内部信号発生手段からのそれぞれの内部信号の周期であることを特徴とする請求項5記載のメモリ装置の試験方法。
【請求項7】 前記内部信号の周期が、前記メモリ手段から書き込まれたデータを読み出して該データにおける隣接する二つの変化点を検出して、該両変化点に対応するアドレスの差と書き込みサイクル時間との積によって両変化点間の時間を求めることによって測定されることを特徴とする請求項4又は6記載のメモリ装置の試験方法。
【請求項8】 前記内部信号に関する測定が、前記メモリ装置が有する二つの内部信号発生手段からのそれぞれの内部信号間の位相差であることを特徴とする請求項5記載のメモリ装置の試験方法。
【請求項9】 前記二つの内部信号間の位相差が、前記メモリ手段から書き込まれた二つのデータを読み出して該両データの変化点を検出して、該両変化点に対応するアドレスの差と書き込みサイクル時間との積によって両変化点間の時間を求めることによって測定されることを特徴とする請求項8記載のメモリ装置の試験方法。
発明の詳細な説明
【0001】
【発明の属する技術分野】この発明は、デバイスの内部に、外部からの信号に非同期で一定周期の内部信号を発生する回路を備えた半導体記憶装置等のメモリ装置、及びこの種メモリ装置の試験方法に関する。
【0002】
【従来の技術】DRAM(Dynamic Random Access Memory)プロセスの揮発性メモリセルを使用したデバイスでは、セルホールド起因のデータ破壊を防止するために、リフレッシュ動作を必要とするが、製品によっては、外部からのリフレッシュ制御を必要とせずに、デバイス内部において自動的にリフレッシュ制御を行うものがある。このようなメモリ装置においては、通常、デバイス内部に一定周期の信号(内部信号)を発生する回路を備えていて、この内部信号の周期をもとに、メモリセルのリフレッシュ動作を制御するようにしている。このようなメモリ装置の内部信号の周期は、デバイスの諸特性及び回路マージン左右するクリティカルな信号として使用されている場合も多く、このような場合には、通常、内部信号の波形をテストモード等で外部に出力して、評価,解析等に使用している。
【0003】従来、このような、メモリ装置の内部信号の周期の測定を行う場合には、メモリ装置内のテスト回路部を用いて、メモリの外部測定用ピンに内部回路からの被測定信号を出力し、これにオシロスコープ等の波形測定器を接続して、周期の測定を行うようにしていた。そして、この場合のメモリ装置内のテスト回路部は、メモリ装置の構成に対して追加した、エントリ回路部及びスイッチ(SW)回路によって構成されていた。
【0004】図18は、従来のメモリ装置の構成例を示したものであって、説明を簡単にするために、リフレッシュのための回路部分を省略した、SRAM(Static Random Access Memory )としての回路構成を例示している。従来のメモリ装置は、図18に示すように、ワード選択用アドレスピン群1と、ディジット選択用アドレスピン群2と、I/Oピン群3と、/CSピン4と、/WEピン5と、/OEピン6と、エントリピン7と、測定ピン8と、アンド(AND)回路9と、アンド(AND)回路10と、アンド(AND)回路11と、ロウアドレスバッファ部12と、ロウデコーダ部13と、カラムアドレスバッファ部14と、カラムデコーダ部15と、メモリセルアレイ部16と、データ入力(DIN)バッファ17と、入力コントロール部18と、ライトアンプ回路部19と、センスアンプ回路部20と、出力コントロール部21と、内部信号発生回路部22と、エントリ回路部23と、スイッチ(SW)回路24とから概略構成されている。これらのうち、エントリピン7,測定ピン8,内部信号発生回路部22,エントリ回路部23,スイッチ回路24は、テスト回路部100を形成している。
【0005】ワード選択用アドレスピン群1,ディジット選択用アドレスピン群2,I/Oピン群3,/CSピン4,/WEピン5,/CEピン6は、SRAMの外部入出力ピンを形成している。ワード選択用アドレスピン群1は、複数ビットからなるワード線選択用ロウアドレスデータを入力する。ディジット選択用アドレスピン2は、複数ビットからなるディジット線選択用カラムアドレスデータを入力する。I/O(データ入出力)ピン群3は、メモリセルアレイ部16に対する書き込みデータを入力し、メモリセルアレイ部16からの読み出しデータを出力する。/CS(チップセレクト)ピン4は、メモリ装置の各部を動作状態にするためのチップセレクト信号を入力する。/WE(ライトイネーブル)ピン5は、メモリセルアレイ部16に対して、データの書き込み動作と読み出し動作とを選択するためのライトイネーブル信号を入力する。/OE(アウトプットイネーブル)ピン6は、読み出しデータを出力するための出力イネーブル信号を入力する。エントリピン7は、テスト回路を活性化するためのエントリ条件を入力する。測定ピン8は、測定のために、内部波形を出力する。
【0006】アンド回路9は、/CSピン4の入力と/WEピン5の入力とがともにロウ(LOW)レベルのとき、ハイ(HIGH)レベルの出力を発生し、それ以外のとき、ロウレベルの出力を発生する。アンド回路10は、/CSピン4の入力がロウレベルで/WEピン5の入力がハイレベルのとき、ハイレベルの出力を発生し、それ以外のときロウレベルの出力を発生する。アンド回路11は、/OEピン6の入力がロウレベルで、アンド回路10の出力がハイレベルのとき、ハイレベルの出力を発生し、それ以外のときロウレベルの出力を発生する。ロウアドレスバッファ部12は、ワード選択用アドレスピン群1からのロウアドレスデータをバッファリングした出力を発生する。ロウデコーダ部13は、複数ビットからなるロウアドレスデータをデコードしてワード線を選択する。カラムアドレスバッファ部14は、ディジット選択用アドレスピン群2からのカラムアドレスデータをバッファリングした出力を発生する。カラムデコーダ部15は、複数ビットからなるカラムアドレスデータをデコードしてディジット線を選択する。
【0007】メモリセルアレイ部16は、ワード線とディジット線とに対応してマトリクス状に配列された複数のメモリセルを備え、選択されたワード線とディジット線の交点にあるメモリセルが、書き込み又は読み出し可能な状態になる。データ入力バッファ17は、アンド回路9の出力がハイレベルのとき、I/Oピン群3からの入力データをバッファリングした出力を発生する。入力コントロール部18は、アンド回路9の出力がハイレベルのとき、データ入力バッファ17からの入力データを出力する。ライトアンプ回路部19は、アンド回路9の出力がハイレベルのとき、入力コントロール部18からの出力を増幅して、選択されたディジット線に出力する。センスアンプ回路部20は、アンド回路10の出力がハイレベルのとき、ディジット線からの入力を増幅して出力する。出力コントロール部21は、アンド回路11の出力がハイレベルのとき、センスアンプ回路部20からの入力を、I/Oピン群3に出力する。
【0008】内部信号発生回路部22は、外部からの信号に対して非同期で、一定周期の内部信号を発生する。ここで、外部からの信号とは、メモリ装置に対して電源以外に外部から入力される信号であって、例えば、I/Oピン群,アドレスピン群,/CSピン,/OEピン,エントリピンから入力される信号等がある。エントリ回路部23は、エントリピン7からの入力情報が、エントリ条件を満たしているか否かを判断して、条件を満たしているとき、ハイレベルの出力を発生する。スイッチ回路24は、エントリ回路部23の出力がハイレベルのとき、内部信号発生回路部22からの内部信号を測定ピン8に出力する。
【0009】次に、図18,図19を参照して、従来のテスト回路を含むメモリ装置の構成と機能を説明する。以下においては、従来のメモリ装置について、説明を簡単にするため、リフレッシュのための回路部分を省略した、SRAMとしての回路構成と回路動作とを簡単に説明する。通常、SRAMは外部入出力ピンとして、アドレスピン群(ワード選択用アドレスピン群1,ディジット選択用アドレスピン群2)と、I/Oピン群3と、/CSピン4と、/WEピン5と、/OEピン6とを備えている。
【0010】/CSピン4の入力が、ハイレベルのときは、SRAMは非選択状態であり、他のピンがいかなる状態であっても、メモリセルアレイ部16におけるメモリセルへの書き込みと読み出しは、一切行われない。逆に、/CSピン4の入力が、ロウレベルのときは、SRAMは選択状態であって、/WEピン5の入力がハイレベルのときは、読み出し状態となり、このとき、アドレスピン群が選択しているアドレスに対応するメモリセルから、データの読み出しを行う。また、/WEピン5の入力がロウレベルのときは、書き込み状態となり、このとき、アドレスピン群が選択しているアドレスに対応するメモリセルに対して、I/Oピン群3からのデータの書き込みを行う。また、読み出し状態において、/OEピン6の入力がロウレベルのときのみ、メモリセルからの読み出しデータが、I/Oピン群3から外部に出力され、/OEピン6の入力がハイレベルのときは、I/Oピン群3から外部への出力は、ハイインピーダンス状態である。
【0011】通常、SRAM装置においては、上述のような動作を実現するために、以下のような回路構成をとっている。まず、アドレスの選択に関する回路ブロックについて説明する。アドレスピン群は、ワード線の選択を行うためのピン群(ワード選択用アドレスピン群1)と、ディジット線の選択を行うためのピン群(ディジット選択用アドレスピン群2)とに分かれる。ワード選択用アドレスピン群1は、ロウアドレスバッファ部12を介してロウデコーダ部13に接続され、ロウデコーダ部13はメモリセルアレイ部16内のワード線の選択を行う。また、ディジット選択用アドレスピン群2は、カラムアドレスバッファ部14を介してカラムデコーダ部15に接続され、カラムデコーダ部15はメモリセルアレイ部16内のディジット線の選択を行う。
【0012】次に、書き込み動作に関連する回路ブロックについて説明する。I/Oピン群3は、データ入力バッファ17の入力と接続され、データ入力バッファ17の出力は、入力コントロール部18の入力に接続され、さらに、入力コントロール部18の出力は、ライトアンプ回路部19の入力に接続されている。I/Oピン群3から入力されたデータは、データ入力バッファ17及び入力コントロール部18を介して、ライトアンプ回路部19へ伝達され、ライトアンプ回路部19で増幅されたデータは、カラムアドレスに応じて選択されたディジット線上に出力される。これによって、メモリセルアレイ部16内の選択されたディジット線上に接続されているメモリセルのうち、ワード線が選択されているメモリセルに対して、データの書き込みが行われる。
【0013】次に、読み出し動作に関連する回路ブロックについて説明する。センスアンプ回路部20の出力は出力コントロール部21の入力に接続され、出力コントロール部21の出力はI/Oピン群3に接続されている。これによって、メモリセルアレイ部16内の選択されたワード線上のメモリセルのデータはディジット線に出力され、さらに、選択されているディジット線上のデータは、センスアンプ回路部20に伝達され、センスアンプ回路部20で増幅されたデータは、出力コントロール部21を介して、I/Oピン群3から外部へ出力される。
【0014】また、書き込み状態と読み出し状態とを判別するために、アンド回路9とアンド回路10とを備えている。アンド回路9とアンド回路10には、/CSピン4と/WEピン5からの信号が接続されていて、書き込み状態時には、アンド回路9の出力(a)がハイレベルになり、読み出し状態時には、アンド回路10の出力(b)がハイレベルになるとともに、それ以外の状態では、アンド回路9,アンド回路10の出力がロウレベルになるように構成されている。さらに、読み出しデータを外部に出力する状態(DOUT出力状態)か否かを判別するために、アンド回路11を備えている。アンド回路11の入力には、アドレス回路10の出力(b)と/OEピン6からの信号とが接続されていて、アンド回路11の出力は、DOUT出力状態時のみハイレベルとなり、それ以外の状態ではロウレベルになるように構成されている。
【0015】アンド回路9の出力(a)は、データ入力バッファ17と入力コントロール部18とライトアンプ回路部19とに接続されていて、出力(a)がハイレベルのとき、すなわち、書き込み動作時には、データ入力バッファ17と入力コントロール部18とライトアンプ回路部19とを活性化するとともに、選択されているディジット線とライトアンプ回路部19とを接続状態にする。一方、アンド回路11の出力(c)は、出力コントロール部21に接続されていて、出力(c)がハイレベルのとき、すなわち、DOUT出力状態では、出力コントロール部21が活性化されるが、それ以外の状態では、出力コントロール部21が非活性化されるように構成されている。また、アンド回路10の出力(b)は、センスアンプ回路部20に接続されていて、読み出し動作時には、センスアンプ回路部20を活性化するとともに、選択されているディジット線とセンスアンプ回路部20とを接続状態にする。また、/CSピン4からの信号は、ロウアドレスバッファ部12とカラムアドレスバッファ14とに接続されていて、SRAMが非選択状態時には、ロウアドレスバッファ部12とカラムアドレスバッファ14とは、非活性化されるので、ワード線とディジット線の選択は行われない。
【0016】テスト回路部100は、テスト回路を活性化するための指示(エントリ情報)を、外部からエントリ回路部23に入力するためのエントリピン7を備えている。エントリ回路部23は、エントリピン7からの入力情報が、テスト回路を活性化するための条件(エントリ条件)を満たしているか否かを判断する回路部であって、エントリ回路部23は、エントリピン7への入力が、エントリ条件を満たしたときのみハイレベルを出力し、それ以外の場合にはロウレベルを出力する。後段の回路は、エントリ回路部23の出力がハイレベルのとき、テスト回路が活性化された状態(エントリ状態)になり、ロウレベルのときは、テスト回路が非活性化された状態(非エントリ状態)になることを想定して構成されている。
【0017】エントリ回路部23の出力(d)は、スイッチ回路24に接続されていて、スイッチ回路24の出力の制御を行う。スイッチ回路24の入力は、内部信号発生回路部22に接続されており、スイッチ回路24の出力は、外部からの被測定信号を測定するための測定ピン8に接続されている。エントリ回路部23の出力(d)がハイレベルのとき、すなわち、エントリ状態時には、スイッチ回路24は、内部信号発生回路部22の出力である被測定信号を、測定ピン8に出力する。一方、通常動作状態時、すなわち、エントリ回路部23の出力(d)がロウレベルのときは、スイッチ回路24の出力は、ハイインピーダンス状態となる。測定ピン8の出力は、オシロスコープ等の波形測定器に接続されて、被測定信号の周期の測定が行われる。
【0018】
【発明が解決しようとする課題】従来、内部信号発生回路部22からの被測定信号の周期測定は、測定ピン8にオシロスコープ等の波形測定器を接続することによって行われていた。しかしながら、このようなオシロスコープ等による測定方法は、設計,試作段階における評価レベルでの判定には有効であるが、量産段階でのメモリ装置の試験,選別に使用することは、必ずしも現実的ではなく、実現困難である。また、内部信号の周期には、製造プロセスに起因するばらつきがあるが、これによって、装置の設計目標から大きく外れた場合には、製品であるメモリ装置自体が不良品となることがあり得る。そのため、製品の内部信号の周期が設計目標から大きく外れた場合に発生するメモリ装置の不具合を予め想定して、このような状態を再現するような方法で試験を行う必要があり、試験が煩雑になるという問題がある。
【0019】また、メモリ装置において、外部からの信号に非同期で動作する内部信号の測定を、メモリ装置の試験を行うためのメモリテスタを使用して行うことは困難であるという問題があった。図19は、メモリテスタによる出力信号波形の変化時間の測定の例として、TAA(アドレスの変化の発生から、セルデータの出力までの時間)の測定方法について説明するものである。メモリ装置の読み書きの試験を行うファンクション試験を行う際に、読み出し状態におけるアドレスの変化発生時をスタート時刻(0S)として、順次、ストローブ設定時間(判定時間)を変化させてゆくと、セルからのデータがまだ出力されていないタイミングまでは、メモリテスタの判定結果はFAILであり、セルからのデータが出力された後は、PASSとなる。このように、メモリテスタの判定結果がFAILからPASSに変化する時間によって、TAAを測定することができる。
【0020】しかしながら、ファンクション試験によって測定可能な信号は、メモリテスタからメモリデバイスへ入力される信号の変化(ここではアドレスの変化)を基準として、一定時間内に出力される信号であって、外部からの信号に非同期の信号に対しては、メモリテスタ上での測定の基準となる時間(0S)の設定ができないため、試験を行うことができない。さらに、ストローブ時間の変更を行うためには、前回の測定時と次回の測定時とで、測定開始時間を設定するためにメモリテスタからデバイスに入力されるアドレス変化のパターンを変える必要があるが、これによって、ストローブ時間の変更後には、変更前とは全く異なる時間軸によって測定を行うことになるため、単純に測定を行うことができない。
【0021】このように、メモリデバイスの内部に、外部からの信号に非同期で、一定周期の内部信号を発生する回路を備えたメモリ装置の場合、従来のメモリテスタによる試験では、メモリテスタ本来の機能及び測定方法によっては、上述のような信号の周期や位相差の測定を行うことは困難であるという問題があった。
【0022】この発明は上述の事情に鑑みてなされたものであって、メモリデバイスの内部に、外部からの信号に非同期で、一定周期の信号を発生する回路を備えたメモリ装置の場合であっても、被測定信号の周期の測定が可能な、メモリ装置及びメモリ装置の試験方法を提供することを目的としている。
【0023】
【課題を解決するための手段】上記課題を解決するため、請求項1記載の発明はメモリ装置に係り、外部からの信号に非同期で一定周期の内部信号を出力する内部信号発生手段を備えたメモリ装置において、エントリ情報の入力時、メモリ装置がテストを行うべき条件を満たしていることを判別したことによって出力を発生するエントリ回路手段と、上記エントリ回路手段の出力が発生し、かつ上記メモリ装置のメモリ手段が書き込みを許容されている状態のとき、出力を発生するゲート手段と、上記ゲート手段の出力によって活性化されたとき、上記内部信号を上記メモリ手段のデータ書き込み入力に結合するバッファ手段とを備えたことを特徴としている。
【0024】また、請求項2記載の発明はメモリ装置に係り、外部からの信号に非同期で一定周期の内部信号を出力する複数の内部信号発生手段を備えた多ビットメモリ装置において、エントリ情報の入力時、メモリ装置がテストを行うべき条件を満たしていることを判別したことによって出力を発生するエントリ回路手段と、上記エントリ回路手段の出力が発生し、かつ上記メモリ装置のメモリ手段が書き込みを許容されている状態のとき、出力を発生するゲート手段と、上記ゲート手段の出力によって活性化されたとき、上記複数の内部信号を上記メモリ手段におけるビット数に対応する複数のデータ書き込み入力中の任意の入力にそれぞれ結合する複数のバッファ手段とを備えたことを特徴としている。
【0025】また、請求項3記載の発明はメモリ装置の試験方法に係り、外部からの信号に非同期で一定周期の内部信号を出力する内部信号発生手段を備えたメモリ装置において、エントリ情報が入力されたとき、上記メモリ装置がテストを行うべき条件を満たしていることを判別してエントリ回路手段が出力を発生し、該エントリ回路手段の出力が発生し、かつ上記メモリ装置のメモリ手段が書き込みを許容されている状態のとき、ゲート手段が出力を発生してバッファ手段を活性化することによって、該バッファ手段を介して上記内部信号を上記メモリ手段のデータ書き込み入力に結合して上記メモリ手段に書き込んだのち、該メモリ手段から書き込まれたデータを外部に読み出して該データの変化点を検出することによって、上記内部信号に関する測定を行うことを特徴としている。
【0026】また、請求項4記載の発明は、請求項3記載のメモリ装置の試験方法に係り、上記内部信号に関する測定が、該内部信号の周期であることを特徴としている。
【0027】また、請求項5記載の発明は、メモリ装置の試験方法に係り、外部からの信号に非同期で一定周期の内部信号を出力する複数の内部信号発生手段を備えた多ビットメモリ装置において、エントリ情報が入力されたとき、上記メモリ装置がテストを行うべき条件を満たしていることを判別してエントリ回路手段が出力を発生し、該エントリ回路手段の出力が発生し、かつ上記メモリ装置のメモリ手段が書き込みを許容されている状態のとき、ゲート手段が出力を発生して上記各内部信号発生手段に対応するそれぞれのバッファ手段を活性化することによって、該各バッファ手段を介して上記複数の内部信号を上記メモリ手段のビット数に対応する複数のデータ書き込み入力中の任意の入力にそれぞれ結合して上記メモリ手段に書き込んだのち、該メモリ手段から書き込まれた複数のデータを外部に読み出してそれぞれのデータの変化点を検出することによって、上記複数の内部信号に関する測定を行うことを特徴としている。
【0028】また、請求項6記載の発明は、請求項5記載のメモリ装置の試験方法に係り、上記内部信号に関する測定が、上記メモリ装置が有する複数の内部信号発生手段からのそれぞれの内部信号の周期であることを特徴としている。
【0029】また、請求項7記載の発明は、請求項4又は6記載のメモリ装置の試験方法に係り、上記内部信号の周期が、上記メモリ手段から書き込まれたデータを読み出して該データにおける隣接する二つの変化点を検出して、該両変化点に対応するアドレスの差と書き込みサイクル時間との積によって両変化点間の時間を求めることによって測定されることを特徴としている。
【0030】また、請求項8記載の発明は、請求項5記載のメモリ装置の試験方法に係り、上記内部信号に関する測定が、上記メモリ装置が有する二つの内部信号発生手段からのそれぞれの内部信号間の位相差であることを特徴としている。
【0031】また、請求項9記載の発明は、請求項8記載のメモリ装置の試験方法に係り、上記二つの内部信号間の位相差が、上記メモリ手段から書き込まれた二つのデータを読み出して該両データの変化点を検出して、該両変化点に対応するアドレスの差と書き込みサイクル時間との積によって両変化点間の時間を求めることによって測定されることを特徴としている。
【0032】
【発明の実施の形態】以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。
◇第1実施例図1は、この発明の第1実施例であるメモリ装置の構成を示すブロック図、図2は、本実施例のメモリ装置における、書き込み時の各部信号のタイミングを示す図、図3は、本実施例のメモリ装置における、書き込み時のアドレスとデータを示す図、図4は、本実施例のメモリ装置における、読み出し時の各部信号のタイミングを示す図、図5は、本実施例のメモリ装置における、読み出し時のアドレスとデータを示す図、図6は、本実施例のメモリ装置における、データが変化したときの書き込み条件を示す図、図7は、本実施例のメモリ装置における、周期測定時の測定精度を示す図、図8は、本実施例のメモリ装置における、周期測定時の測定限界を示す図である。
【0033】この例のメモリ装置は、図1に示すように、ワード選択用アドレスピン群1と、ディジット選択用アドレスピン群2と、I/Oピン群3と、/CSピン4と、/WEピン5と、/OEピン6と、エントリピン7と、アンド(AND)回路9と、アンド(AND)回路10と、アンド(AND)回路11と、ロウアドレスバッファ部12と、ロウデコーダ部13と、カラムアドレスバッファ部14と、カラムデコーダ部15と、メモリセルアレイ部16と、データ入力(DIN)バッファ17と、入力コントロール部18と、ライトアンプ回路部19と、センスアンプ回路部20と、出力コントロール部21と、内部信号発生回路部22と、エントリ回路部23と、アンド(AND)回路25と、アンド(AND)回路26と、インバータ27と、内部信号用バッファ28とから概略構成されている。
【0034】これらのうち、ワード選択用アドレスピン群1,ディジット選択用アドレスピン群2,I/Oピン群3,/CSピン4,/WEピン5,/OEピン6,エントリピン7,アンド(AND)回路9,アンド(AND)回路10,アンド(AND)回路11,ロウアドレスバッファ部12,ロウデコーダ部13,カラムアドレスバッファ部14,カラムデコーダ部15,メモリセルアレイ部16,データ入力(DIN)バッファ17,入力コントロール部18,ライトアンプ回路部19,センスアンプ回路部20,出力コントロール部21,内部信号発生回路部22及びエントリ回路部23の構成と機能は、図18に示された従来例の場合と同様なので、以下においては、これらについての詳細な説明を省略する。エントリピン7,内部信号発生回路部22,エントリ回路部23及び内部信号用バッファ28は、この例におけるテスト回路部100Aを構成している。
【0035】アンド回路25は、アンド回路9の出力とインバータ27の出力がともにハイレベルのときハイレベルの出力を発生し、それ以外のときロウレベルの出力を発生する。アンド回路26は、アンド回路9の出力とエントリ回路部23の出力がともにハイレベルのときハイレベルの出力を発生し、それ以外のときロウレベルの出力を発生する。インバータ27は、エントリ回路部23の出力の極性を反転した出力を発生する。内部信号用バッファ28は、内部信号発生回路部22の出力をバッファリングした出力を発生する。
【0036】次に、図1を参照して、この例のメモリ装置の構成と機能を説明する。最初に、この例のメモリ装置について、説明を簡単にするために、リフレッシュのための回路部分を省略した、SRAMとしての回路構成と回路動作とを説明する。この例のメモリ装置は、図18に示された従来例のメモリ装置と比較すると、エントリ回路部23の出力(d)によって制御されるスイッチ回路24と、スイッチ回路24を介して内部信号発生回路部22からの内部信号を外部に出力する測定ピン8とを欠くとともに、内部信号発生回路部22からの内部信号を、アンド回路26の出力に応じて入力コントロール部18に供給するための内部信号用バッファ28を有し、また、データ入力バッファ17の動作を、アンド回路25の出力に応じて制御するようになっている点において異なっている。ここで、アンド回路26は、エントリ回路部23の出力(d)と、アンド回路9の出力(a)がともにハイレベルのとき、ハイレベルの出力を発生して、内部信号用バッファ28を活性化し、アンド回路25は、エントリ回路部23の出力(d)を反転するインバータ27の出力(e)と、アンド回路9の出力(a)がともにハイレベルのとき、ハイレベルの出力を発生して、データ入力バッファ17を活性化するものである。
【0037】図1において、アンド回路9の出力(a)は、入力コントロール部18とライトアンプ回路部19に接続されており、また、エントリ回路部23の出力(d)をインバータ27を介して反転した出力(e)とともに、アンド回路25の入力に接続されている。通常のSRAMの使用状態(テスト回路を非活性化した状態)では、インバータ27の出力(e)はハイレベルに固定されているので、アンド回路25の出力(f)は、アンド回路9の出力(a)に従って同相で変化する。アンド回路9の出力(a)がハイレベルのとき、すなわち書き込み動作時には、入力コントロール部18が活性化されるとともに、選択されているディジット線とライトアンプ回路部19とが接続状態になり、さらに、エントリ回路部23の出力(d)がロウレベルとなる非エントリ状態で、アンド回路25の出力(f)によって、データ入力バッファ17が活性化される。
【0038】一方、アンド回路11の出力(c)は、出力コントロール部21に接続されていて、出力(c)がハイレベルのとき、すなわちDOUT出力状態時には、出力コントロール部21が活性化され、それ以外のときは、出力コントロール部21は非活性化されるように構成されている。また、アンド回路10の出力(b)は、センスアンプ回路部20にも接続されていて、読み出し状態時には、センスアンプ回路部20を活性化するとともに、選択されているディジット線とセンスアンプ回路部20とを接続状態にする。また、/CSピン5からの信号は、ロウアドレスバッファ部12とカラムアドレスバッファ部14とに接続されていて、SRAMが非選択状態時には、ロウアドレスバッファ部12とカラムアドレスバッファ部14は非活性化されるので、ワード線及びディジット線の選択は行われない。
【0039】この例のメモリ装置において、テスト回路を使用して測定を行う内部信号発生回路部22の出力である内部信号(被測定信号)は、各メモリ装置製品のさまざまな回路ブロックに接続されて、それぞれの内部回路の入力及び制御に使用されていて、実際には、内部信号発生回路部22の出力の使用方法は、各メモリ装置製品ごとに異なっている。このような内部信号としては、例えばメモリセルのリフレッシュを行わせるための信号や、その他メモリ装置の内部制御のために必要な各種信号等があるが、本発明の説明においては、内部信号発生回路部22の出力の使用方法は、特に意味を有しないため、内部信号発生回路部22の出力の接続先,出力の使用方法に関しては、ここでは特に触れないものとする。
【0040】次に、図1を参照して、この例のメモリ装置における、テスト回路部の回路構成について説明する。内部信号発生回路部22からの被測定信号は、内部信号用バッファ28の入力に接続されており、内部信号用バッファ28の出力は、入力コントロール部18の入力に接続されている。テスト回路部100Aは、テスト回路を活性化するための条件(エントリ条件)を、外部からエントリ回路部23に入力するためのエントリピン7を備えている。エントリ回路部23は、エントリピン7からの入力情報が、エントリ条件を満たしているか否かを判断する回路部であって、エントリ回路部23は、エントリピン7への入力が、エントリ条件を満たしたときのみ、ハイレベルを出力し、それ以外の場合にはロウレベルを出力する。エントリ条件を満たしていることは、例えば、エントリピン入力電圧が、装置内部の所定電圧値を超えていることによって判定される。後段の回路は、エントリ回路部23の出力がハイレベルのときは、テスト回路が活性化された状態(エントリ状態)であり、ロウレベルのときは、テスト回路が非活性化された状態(非エントリ状態)であることを想定して構成されている。
【0041】エントリ回路部23の出力(d)と、書き込み状態の判定を行うためのアンド回路9の出力(a)とは、アンド回路26の入力に接続されている。アンド回路26の出力(g)は、内部信号用バッファ28に接続されていて、書き込み状態で、かつエントリ状態のときハイレベルとなって、内部信号用バッファ28の出力を活性化する。また、逆にこれ以外の状態のときは、アンド回路26の出力(g)はロウレベルとなって、内部信号用バッファ28の出力をハイインピーダンス状態にする。入力コントロール部18とライトアンプ回路部19とは、アンド回路9の出力(a)がハイレベルのときは、常に活性化された状態となる。
【0042】また、エントリ回路部23の出力(d)から、インバータ27を介して逆相となった信号(e)は、アンド回路9の出力(a)とともに、アンド回路25の入力に接続されているので、非エントリ状態で、かつ書き込み状態では、I/Oピン群3からの入力データは、データ入力バッファ17を経て入力コントロール部18へ伝達される。また、逆に、エントリ状態では、インバータ27の出力(e)がロウレベルになるため、アンド回路9の出力(a)のレベルのいかんに関わらず、アンド回路25の出力(f)が常にロウレベルになるので、エントリ状態では、データ入力バッファ17の出力は非活性化されている。
【0043】エントリ回路部23の出力(d)と、インバータ27の出力(e)とは、互いに逆相の関係にあるので、内部信号用バッファ28の出力と、データ入力バッファ17の出力とが同時に活性化されることはなく、書き込み状態でかつエントリ状態のときは、被測定信号がメモリセル内に書き込まれるとともに、書き込み状態でかつ非エントリ状態のときは、I/Oピン群3からのデータがメモリセル内に書き込まれることになる。
【0044】次に、図1〜図8を参照して、この例のメモリ装置における内部信号の測定方法について説明する。この例のメモリ装置における内部信号の測定は、内部信号をメモリセルに書き込んで、書き込まれたデータを読み出すことによって行われる。
【0045】図2においては、テストモードを使用した場合における、各部信号の変化を示している。/CSピン4にロウレベルを入力し、/OEピン6にハイレベルを入力する。また、エントリピン7に、図中、(1) の期間、エントリ条件を入力することによって、エントリ回路部23の出力(d)はロウレベルからハイレベルに変化し、図中、(2) の時刻以降、エントリ状態を保持する。
【0046】図中、(3) の時刻から、ある一定の書き込みサイクル時間(TCYCLE)で、アドレスを0番地から最終番地まで、順次インクリメントする。また、そのとき、/WEピン5の入力に、各サイクルごとにロウレベルのパルスを入力することによって、/WEピン5の入力がロウレベルの期間に、そのときの内部信号のレベルがメモリセルに書き込まれる。TCYCLEの期間内に、内部信号がロウレベルのとき、メモリセルに '0’が書き込まれ、内部信号がハイレベルのとき、メモリセルに '1’が書き込まれる。ここで、内部信号は、外部からの信号に非同期で発生する信号であり、エントリ後において始めにロウからハイに立ち上がる時刻は、図中、(4) であり、次に立ち上がる時刻は、図中、(5) であるため、被測定信号の周期は、(4) から(5)までとなる。
【0047】図3においては、図2に示された動作によって書き込まれた、各アドレスにおけるメモリセルのデータを示している。ここで、前アドレス(N−1)番地に書き込まれたデータが '0’で、次に書き込まれたデータが '1’となるアドレスをN番地とし、さらにその次に、前アドレス(M−1)番地に書き込まれたデータが '0’で、次に書き込まれたデータが '1’となるアドレスをM番地とする。
【0048】図4においては、メモリテスタによる読み出し時のタイミングを示している。図4に示すように、/CSピン4にロウレベルを入力し、/WEピン5にハイレベルを入力して、(1) の時刻以降、メモリセルからのデータ読み出しを開始する。(2) の時刻から、アドレスを0番地から最終番地まで順次インクリメントするように与えることによって、読み出しデータは、各アドレスごとに、ある一定時間後にI/Oピン群3から出力される。なお、アドレスを与えてから、データが出力されるまでの時間は、各メモリ装置の製品ごとに定められている。
【0049】読み出し状態において、メモリテスタは、指定したアドレスの読み出しサイクルにおける被測定データに対して、テスタの出力判定レベルよりハイ側を '1’とし、ロウ側を '0’として判定することが可能であり、さらに、そのときの判定時間を変更できる機能を有しているので、このような読み出し試験時の判定時間を、I/Oピン群3から出力を発生する時刻以降に設定して、PASSと判定する期待値を '0’か '1’に固定するとともに、FAILと判定する期待値を'1’か '0’に固定して読み出すと、PASSかFAILかの結果によって、アドレスごとの出力データの状態の確認を行うことができる。
【0050】図5においては、メモリテスタによる読み出し時のアドレスとデータとを示している。被測定信号の周期は、図5においてデータが '0’から '1’に変化するアドレスNと、次に '0’から '1’に変化するアドレスMとを抽出して、この場合のアドレスの差(M−N)と、書き込みを行ったサイクル時間(TCYCLE)とを乗算することによって求められる。
【0051】図6においては、書き込みデータが変化した場合の書き込み条件を示している。入力される書き込みデータが、/DからDに切り替る時刻が変化すると、その時間の変化の中で、メモリセルへの書き込みデータが/DからDに変化するポイントが存在する。ここで、アドレスチェンジの時刻を0Sとし、書き込みデータが/DからDに切り替わるポイントの時刻をTaとする。この際、信号がTaより早いタイミングでロウからハイに変化する場合の波形をaとし、信号がTaより遅いタイミングでロウからハイに変化する場合の波形をbとすると、波形aの場合は、Taより早いタイミングで変化するため、アドレスAにはDのデータである '1’を書き込み、波形bの場合は、Taより遅いタイミングで変化するため、アドレスAには/Dのデータである '0’を書き込む。
【0052】図7においては、図3に示された、書き込みデータが '0’から '1’に変化したアドレスN,Mと、実際の被測定信号の変化ポイントの関係を例として、周期測定時の測定精度を説明している。図7において、被測定信号が立ち上がる時刻は、(6) から(8) の期間であり、次に立ち上がる時刻は、(9) 〜(11)の期間である。ここで、被測定信号の周期の真値をTresultとすると、本測定における最大周期Tc は、(6) から(11)の期間であり、その値は、Tresult+TCYCLEである。また、最小周期Tb は、(8) から(9) の期間であり、その値は、Tresult−TCYCLEである。従って、測定誤差は、±TCYCLEとなる。
【0053】図8においては、この例の測定方法によって測定可能な限界を説明している。一例として、メモリテスタによって与えられる最小の書き込みサイクル時間(TCYCLE)を5nSとし、1つのI/Oにつき1Mビットのアドレスを持つメモリ装置に対して、アドレス0番地から最終番地までインクリメントさせたときに、被測定信号の周期を測定する場合について説明する。周期の測定は、被測定信号の '0’から '1’に変化するアドレスと、次に '0’から '1’に変化するアドレスとを取得することによって行うので、測定によって求められる周期Tresultは、全アドレスの1/2未満、すなわち、0.5M×5nS未満まで測定を行うことができる。
【0054】また、そのときの測定精度は、TCYCLEに等しい5nSであって、メモリテスタから与えられるサイクル周期によって異なる。これより長い周期を測定する場合には、TCYCLEを10nSとすれば2倍の周期を測定することができ、またTCYCLEを50nSとすれば10倍の周期を測定することができる。ただし、測定精度も悪化して10nS又は50nSとなるので、測定精度の保証範囲内で使用することが必要となる。
被測定信号の周期=(M−N)×(TCYCLE) …(1)
測定精度=±}(TCYCLE) …(2)
【0055】このように、この例のメモリ装置によれば、内部信号の周期の評価,解析を簡易化できるとともに、内部信号周期をFUSEカットにより調整可能にする回路を備えて、内部信号周期をウェハ状態で測定して、所望の周期に合わせるようにすることによって、デバイスごとに内部信号周期のトリミングを行うことが容易になり、従ってメモリ装置製品の歩留りを改善するとともに、製品の信頼性を向上することができるようになる。
【0056】次に、第2実施例として、多ビットメモリ装置の場合に、異なる位相をもつ複数の内部信号に対して、信号間の位相差の測定が可能なメモリ装置及びメモリ装置の試験方法について説明する。
◇第2実施例図9は、この発明の第2実施例であるメモリ装置の構成を示すブロック図、図10は、本実施例のメモリ装置における、異なる信号の波形の書き込み時のタイミングを示す図、図11は、本実施例のメモリ装置における、異なる位相の信号の書き込み時のアドレスとデータとを示す図、図12は、本実施例のメモリ装置における、異なる位相の信号の読み出し時のタイミングを示す図、図13は、本実施例のメモリ装置における、異なる位相の信号の読み出し時のアドレスとデータとを示す図である。
【0057】この例のメモリ装置は、図9に示すように、ワード選択用アドレスピン群1と、ディジット選択用アドレスピン群2と、I/Oピン3−1,3−2,…,3−nと、/CSピン4と、/WEピン5と、/OEピン6と、エントリピン7と、アンド(AND)回路9と、アンド(AND)回路10と、アンド(AND)回路11と、ロウアドレスバッファ部12と、ロウデコーダ部13と、カラムアドレスバッファ部14と、カラムデコーダ部15と、メモリセルアレイ部16と、データ入力(DIN)バッファ17−1,17−2,…,17−nと、入力コントロール部18Aと、ライトアンプ回路部19と、センスアンプ回路部20と、出力コントロール部21Aと、内部信号発生回路部22−1,22−2と、エントリ回路部23と、アンド(AND)回路25と、アンド(AND)回路26と、インバータ27と、内部信号用バッファ28−1,28−2とから概略構成されている。
【0058】これらのうち、ワード選択用アドレスピン群1,ディジット選択用アドレスピン群2,/CSピン4,/WEピン5,/OEピン6,エントリピン7,アンド(AND)回路9,アンド(AND)回路10,アンド(AND)回路11,ロウアドレスバッファ部12,ロウデコーダ部13,カラムアドレスバッファ部14,カラムデコーダ部15,メモリセルアレイ部16,ライトアンプ回路部19,センスアンプ回路部20,エントリ回路部23,アンド(AND)回路25,アンド(AND)回路26及びインバータ27の構成と機能は、図1に示された第1実施例の場合と同様なので、以下においては、これらについての詳細な説明を省略する。
【0059】この例においては、複数のI/Oピン3−1,3−2,…,3−nからの入力データを、対応する複数のデータ入力バッファ17−1,17−2,…,17−nを介して、入力コントロール部18Aに入力するとともに、出力コントロール部21Aからの出力データを、複数のI/Oピン3−1,3−2,…,3−nを介して出力するように構成されている。また、内部信号を発生するために、2つの内部信号発生回路部22−1,22−2を有するとともに、これに対応して2つの内部信号用バッファ28−1,28−2を有している。エントリピン7,内部信号発生回路部22−1,22−2,エントリ回路部23及び内部信号用バッファ28−1,28−2は、この例におけるテスト回路部100Bを構成している。
【0060】データ入力バッファ17−1,17−2,…,17−nは、アンド回路25の出力(f)がハイレベルのとき、I/Oピン3−1,3−2,…,3−nからの入力データをそれぞれバッファリングした出力を発生する。入力コントロール部18Aは、アンド回路9の出力がハイレベルのとき、データ入力バッファ17−1,17−2,…,17−nからの入力データを出力する。内部信号発生回路部22−1,22−2は、それぞれ外部からの信号に対して非同期で一定周期の内部信号を発生する。内部信号用バッファ28−1,28−2は、それぞれ内部信号発生回路部22−1,22−2からの信号をバッファリングした出力を発生する。
【0061】次に、図9を参照して、この例のメモリ装置の構成と機能を説明する。なお、以下においては、図1に示された第1実施例の場合と異なる点のみを説明する。入出力データが多ビット、例えばnビットのメモリ装置においては、最大n個の内部信号の位相の測定が可能であるが、この例においては、メモリ装置が2個の内部信号発生回路部22−1,22−2を有するとき、内部信号発生回路部22−1,22−2からの内部信号間の位相を測定する場合について説明する。
【0062】まず、書き込み時の動作に関連する回路ブロックについて説明する。I/Oピン3−1は、データ入力バッファ17−1の入力に接続され、データ入力バッファ17−1の出力は、入力コントロール部18Aの入力に接続され、さらに、入力コントロール部18Aの出力は、ライトアンプ回路部19の入力に接続されている。I/Oピン3−1から入力されたデータは、データ入力バッファ17−1及び入力コントロール部18Aを介してライトアンプ回路部19へ伝達され、ライトアンプ回路部19で増幅されたデータは、選択されたディジット線上に出力される。これによって、メモリセルアレイ部16内の選択されたディジット線上に接続されているメモリセルのうち、ワード線が選択されているメモリセルに対してデータの書き込みが行われる。
【0063】同様に、I/Oピン3−2,…,I/Oピン3−nは、データ入力バッファ17−2,…,17−nの入力に接続され、データ入力バッファ17−2,…,17−nの出力は、入力コントロール部18Aの入力に接続され、さらに、入力コントロール部18Aの出力は、ライトアンプ回路部19の入力に接続されているので、I/Oピン3−2,…,I/Oピン3−nからのデータも、それぞれ別のデータ入力バッファを介して入力コントロール部18Aに接続されて、ライトアンプ回路部19を経てメモリセルに対して書き込まれる。この際、アンド回路25の出力(f)は、データ入力バッファ17−1,17−2,…,17−nに接続されていて、アンド回路25の出力(f)がハイレベルのとき、データ入力バッファ17−1,17−2,…,17−nの出力を同時に活性化する。
【0064】次に、テスト回路部100Bについて説明する。内部信号発生回路部22−1の出力は、内部信号用バッファ28−1の入力に接続され、内部信号用バッファ22−1の出力は、入力コントロール部18Aの入力側の、I/Oピン3−1からのデータ線に接続されている。同様に、内部信号発生回路部22−2の出力は、内部信号用バッファ28−2の入力に接続され、内部信号用バッファ22−2の出力は、入力コントロール部18Aの入力側の、I/Oピン3−2からのデータ線に接続されている。
【0065】アンド回路26の出力(g)は、内部信号用バッファ28−1,28−2にそれぞれ接続されていて、書き込み状態でかつエントリ状態のときハイレベルを出力して、各内部信号用バッファ28−1,28−2の出力を活性化する。また、上記の状態以外の場合は、アンド回路26の出力(g)はロウレベルとなって、各内部信号用バッファ28−1,28−2の出力をハイインピーダンス状態にする。
【0066】図10において、この例のメモリ装置における異なる位相の内部信号の書き込み時のタイミングを説明し、図11において、この例のメモリ装置における異なる位相の内部信号の書き込み時のアドレスとデータとを説明する。第1実施例の場合と同様の測定方法を用いて、ある一定のデータ書き込みを行うサイクル時間(TCYCLE)で、アドレスを0番地から最終番地まで、順次インクリメントしながら、被測定信号をメモリセルに書き込むと、被測定信号(C)と、被測定信号(D)の周期は、それぞれ(4) から(5) の期間と、(6) から(7) の期間であって、2 つの波形の位相差は、(4) から(6) となる。
【0067】図11において、アドレスNとは、2つの被測定信号のうち、先に、前のアドレスのデータが '0’で次のデータが '1’となったアドレスをN番地とし、その被測定信号において、次に、前のデータ '0’で次のデータが '1’となったアドレスをM番地とする。また、データ1とは、被測定信号(C)が書き込まれた結果であり、データ2とは、被測定信号(D)が書き込まれた結果である。
【0068】次に、メモリテスタによって読み出す方法について、図12において、異なる位相の信号の読み出し時のタイミングを説明し、図13において、異なる位相の信号の読み出し時のアドレスとデータを説明する。第1実施例の場合と同様の測定方法を用いることによって、図12に示すように、各I/Oピンごとに、各アドレスごとのデータが出力される。このとき、メモリテスタでは、各I/Oピンごとに、PASSとFAILの判定を行う機能を有していて、各I/Oごとの、PASSからFAILへ変化するアドレスの抽出が可能である。このような変化に対応するアドレスは、図13に示すように、I/O3−1すなわち波形(C)ではアドレスNとアドレスMであり、I/O3−2すなわち波形(D)ではアドレス(N+1)とアドレス(M+1)である。
【0069】従って、図13の例では、2つの信号の間の位相差は、 {(N+1)−N}×(書き込みを行ったサイクル時間)
=書き込みを行ったサイクル時間 …(3)
となり、測定誤差は、書き込みを行ったサイクル時間となる。
【0070】このように、この例のメモリ装置及びメモリ装置の試験方法によれば、2つの内部信号を有するメモリ装置の場合に、両内部信号間の位相差を簡易に測定することができる。
【0071】次に第3実施例として、多ビットメモリ装置の場合に、異なる周期をもつ複数の内部信号に対して、それぞれの周期の測定が可能なメモリ装置及びメモリ装置の試験方法について説明する。
◇第3実施例図14は、この発明の第3実施例のメモリ装置における、異なる周期の信号の書き込み時のタイミングを示す図、図15は、本実施例のメモリ装置における、異なる周期の信号の書き込み時のアドレスとデータとを示す図、図16は、本実施例のメモリ装置における、異なる周期の信号の読み出し時のタイミングを示す図、図17は、本実施例のメモリ装置における、異なる周期の信号の読み出し時のアドレスとデータとを示す図である。
【0072】この例の回路構成は、第2実施例の場合と同様である。第2実施例の場合と同様の書き込みを行う場合について、図14において、異なる周期の信号の書き込み時のタイミングを説明し、図15において、異なる周期の信号の書き込み時のアドレスとデータとを説明する。第2実施例と同様の測定方法を用いることによって、図14に示すように、被測定信号(E)と被測定信号(F)の周期は、それぞれ(4) から(5) の期間、及び(6) から(7) の期間である。図15において、2つの被測定信号のうち、位相が進んだ被測定信号(E)について、先に前のアドレスのデータが '0’で次のデータが '1’となったアドレスをN番地とし、被測定信号(E)が、次に前のアドレスのデータが '0’で次のデータが '1’となったアドレスをM番地とする。また、データ1とは、被測定信号(E)が書き込まれ結果であり、データ2とは、被測定信号(F)が書き込まれた結果である。
【0073】次に、メモリテスタによって読み出す方法について、図16において、異なる周期の信号の読み出し時のタイミングを説明し、図17において、異なる周期の信号の読み出し時のアドレスとデータとを説明する。第2実施例と同様の測定方法を用いることによって、図16に示すように、各I/Oピンごとに各アドレスごとのデータが出力される。このとき、メモリテスタには、各I/Oピンごとに、PASS,FAILの判定を行う機能を有しているので、各I/OピンごとのPASSからFAILに変化するアドレスの抽出が可能になる。
【0074】図17の例では、PASSからFAILに変化するアドレスは、I/O3−1のデータ、すなわち波形(E)では、アドレスNとアドレスMであり、I/O3−2のデータ、すなわち波形(F)では、アドレス(N+1)とアドレス(M+2)である。従って、被測定信号(E)の周期は、(M−N)×(書き込みを行ったサイクル時間)であり、被測定信号(F)の周期は、(M−N+1)×(書き込みを行ったサイクル時間)となる。なお、この場合、それぞれの信号の周期測定誤差は、書き込みを行ったサイクル時間となる。
【0075】このように、この例のメモリ装置及びメモリ装置の試験方法によれば、2つの内部信号を有するメモリ装置の場合に、両内部信号の周期を簡易に測定することができる。
【0076】以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られたものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、内部信号間の位相差の測定は、特定の2つの内部信号間の位相差に限らず、任意の複数の内部信号のうちの、任意の2つの内部信号間の位相差についても同様に行うことができる。また、2つの内部信号の周期の測定は、任意の複数の内部信号のうちの、任意の2つの内部信号について行うことができる。2つの内部信号の位相差または周期の測定は、I/Oピン3−1,3−2からの入力経路を利用して測定する場合に限らず、n個のI/Oピンからの入力経路のうちの任意の2つの入力経路を利用して、これに内部信号用バッファを接続して、そのI/Oピンに対応するアドレスを抽出することによって行ってもよい。さらに、一または複数の内部信号の位相を、アドレスを基準として測定することもできる。
【0077】本発明のメモリ装置は、半導体記憶装置に限るものではなく、本発明は、外部信号に非同期で一定周期の内部信号を発生するいかなる種類の記憶装置にも適用できるものである。さらに、内部信号は必ずしも一定周期でない場合でも、適用可能である。また、本発明のメモリ装置の試験方法は、メモリ装置の場合に限定されるものではなく、メモリ回路を含む他の装置、例えばマイコン等のLSI(Large Scale Integrated Circuit)の場合にも適用できるものであることはいうまでもない。
【0078】
【発明の効果】以上説明したように、本発明のメモリ装置及びメモリ装置の試験方法によれば、外部からの信号に非同期で一定周期の、一又は複数の内部信号を発生する手段を備えたメモリ装置において、内部信号を一定サイクル時間で変化するアドレスによってメモリに読み込んだのち外部に読み出し、読み出しデータにおける変化点をアドレス値とサイクル時間とによって時間に換算することによって、内部信号の周期や位相差等を測定するようにしたので、オシロスコープ等の波形測定器を使用することなしに、内部信号の周期や位相差等を簡易に測定することが可能になり、従って、メモリ装置の量産時等に適用することによって、生産性の向上を図ることができるとともに、内部信号発生回路における内部信号周期の調整が容易になるので、製品の歩留り改善,信頼性の向上に寄与するところが大きい。




 

 


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