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発明の名称 半導体メモリ回路
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2003−228988(P2003−228988A)
公開日 平成15年8月15日(2003.8.15)
出願番号 特願2002−21181(P2002−21181)
出願日 平成14年1月30日(2002.1.30)
代理人 【識別番号】100082935
【弁理士】
【氏名又は名称】京本 直樹 (外2名)
【テーマコード(参考)】
5B003
5B025
【Fターム(参考)】
5B003 AC04 AC08 AD02 AD04 AD07 
5B025 AD05 AD11 AD15 AE05 AE06
発明者 木村 昌一
要約 課題
低消費電力で回路面積の増加を抑圧すると共に、データ読出速度の向上を図る。

解決手段
センスアンプ6の入力側の読出線DG0の充放電を行うCDCB7と、メモリセルブロック群読出線DG1〜DG8の各々の充放電を行うCDCB9と、Y選択信号とクロックCLKとの供給を受けセンスアンプ6の読出線DG1〜DG8の1つの読出データのセンス時間STに次に読み出すメモリセルブロック群読出線の充電を行うようCDCB7とCDCB9充放電動作を制御する制御信号発生部10とを備える。
特許請求の範囲
【請求項1】 それぞれ複数のメモリセルブロックから成る第1〜第N(Nは2以上の整数)のメモリセルブロック群を有するメモリ部と、前記第1〜第Nのメモリセルブロック群の各々の読出データを択一的に出力する第1〜第Nのメモリセルブロック群読出線と、ページ選択信号の供給に応答して前記メモリセルブロック群内の前記複数のメモリセルブロックの1つを該当メモリセルブロック群読出線に接続する出力線選択回路と、第1〜第NのY選択信号の各々の供給に応答して前記第1〜第Nのメモリセルブロック群読出線の1つを出力読出線として選択するYセレクタと、前記出力読出線のセンシングを行い読出データを出力するセンスアンプとを備えるページ読出機能付き半導体メモリ回路において、前記出力読出線の充放電を行う第1の充放電部と、前記第1〜第Nのメモリセルブロック群読出線の各々の充放電を行う第2の充放電部と、前記Y選択信号とクロック信号との供給を受け前記第1〜第Nのメモリセルブロック群読出線の1つの読出データのセンシング期間に次に読み出すメモリセルブロック群読出線の充電を行うよう前記第1及び第2の充放電部を制御する充放電制御信号発生回路とを備えることを特徴とする半導体メモリ回路。
【請求項2】 前記第1の充放電部が、第0のプリチャージ信号の供給に応答して前記出力読出線を予め定めた基準電位の基準電位線に接続するスイッチイング用の充電用トランジスタと、前記読出データの出力に応答して前記出力読出線を接地電位線に接続するスイッチイング用の放電用トランジスタとを備える充放電回路を備えることを特徴とする請求項1記載の半導体メモリ回路。
【請求項3】 前記第2の充放電部が、第1の充放電制御信号である第1のプリチャージ信号の供給に応答して第1の前記メモリセルブロック群読出線を予め定めた基準電位の基準電位線に接続するスイッチイング用の第1の充電用トランジスタと、前記第1のメモリセルブロック群読出線を選択する第1のY選択信号の次の第2のY選択信号の供給に応答して前記第1のメモリセルブロック群読出線を接地電位線に接続するスイッチイング用の第1の放電用トランジスタとを備える第1の充放電回路と、充放電制御信号発生回路からの第2〜第Nの各々の充放電制御信号の供給に応答して前記第2〜第Nのメモリセルブロック群読出線の各々を前記基準電位線に接続するスイッチイング用の第2〜第Nの充電用トランジスタと、第3〜第N及び第1のY選択信号の各々の供給に応答して前記第2〜第Nのメモリセルブロック群読出線を前記接地電位線に接続するスイッチイング用の第2〜第Nの放電用トランジスタとを備える第2〜第Nの充放電回路とを備えることを特徴とする請求項1記載の半導体メモリ回路。
【請求項4】 前記充放電制御信号発生回路が、前記クロック信号の立ち上がりエッジに同期して動作し供給を受けた前記第1〜第N−1のY選択信号の各々をラッチする第1〜第N−1のフリップフロップと、各々のゲートに第2〜第Nのプリチャージ信号の各々の供給に応答して前記第1〜第N−1のフリップフロップの各々の出力を導通し第2〜第Nの制御信号の各々を出力する第1〜第N−1のトランジスタとを備えることを特徴とする請求項1記載の半導体メモリ回路。
【請求項5】 前記充放電制御信号発生回路が、前記第1〜第N−1のY選択信号の各々を所定時間遅延させて第2〜第Nの制御信号である第2〜第Nのプリチャージ信号の各々を生成する遅延調整用の第1〜第N−1のバッファ回路を備えることを特徴とする請求項1記載の半導体メモリ回路。
【請求項6】 前記第2の充放電部が、前記第1〜第NのY選択信号及び第0,第1〜第Nのプリチャージ信号の各々の反転及び遅延によりデータ読出後の前記第1〜第Nのメモリセルブロック群読出線の各々の放電タイミングを調整する第1〜第Nの充放電回路を備えることを特徴とする請求項1記載の半導体メモリ回路。
【請求項7】 前記第1の充放電回路が、前記第0のプリチャージ信号を反転する第1のプリチャージ信号反転用インバータと、前記第1のY選択信号を反転する第1のY選択信号反転用インバータと、前記第1のプリチャージ信号反転用及び前記第1のY選択信号反転用インバータの各出力の論理積を出力する第1のAND回路と、前記第1のAND回路の出力を遅延し第1の遅延信号を出力する第1の遅延回路と、第1の充放電制御信号である第1のプリチャージ信号の供給に応答して第1の前記メモリセルブロック群読出線を予め定めた基準電位の基準電位線に接続するスイッチイング用の第1の充電用トランジスタと、前記第1の遅延信号の供給に応答して前記第1のメモリセルブロック群読出線を接地電位線に接続するスイッチイング用の第1の放電用トランジスタとを備える第1の充放電回路とを備え、前記第2〜第Nの充放電回路が、前記第1〜第N−1のプリチャージ信号を反転する第2〜第Nのプリチャージ信号インバータと、前記第2〜第NのY選択信号を反転する第2〜第NのY選択信号反転用インバータと、前記第1及び第2〜第Nのプリチャージ信号反転用のインバータの各々出力及び第2〜第Nの各々のY選択信号反転用インバータの各々の出力の論理積を出力する第2〜第NのAND回路と、前記第2〜第NのAND回路の出力を遅延し第2〜第Nの遅延信号の各々を出力する第2〜第Nの遅延回路と、第2〜第Nのプリチャージ信号の各々の供給に応答して第2〜第Nの前記メモリセルブロック群読出線を前記基準電位の基準電位線に接続するスイッチイング用の第2〜第Nの充電用トランジスタと、前記第2〜第Nの遅延信号の各々の供給に応答して前記第2〜第Nのメモリセルブロック群読出線の各々を接地電位線に接続するスイッチイング用の第2〜第Nの放電用トランジスタの各々とを備える第2〜第Nの充放電回路とを備えることを特徴とする請求項6記載の半導体メモリ回路。
【請求項8】 それぞれ複数のメモリセルブロックから成る第1〜第N(Nは2以上の整数)のメモリセルブロック群を有するメモリ部と、前記第1〜第Nのメモリセルブロック群の各々の読出データを択一的に出力する第1〜第Nのメモリセルブロック群読出線と、ページ選択信号の供給に応答して前記メモリセルブロック群内の前記複数のメモリセルブロックの1つを該当メモリセルブロック群読出線に接続する出力線選択回路と、第1〜第NのY選択信号の各々の供給に応答して前記第1〜第Nのメモリセルブロック群読出線の1つを出力読出線として選択するYセレクタと、前記出力読出線のセンシングを行い読出データを出力するセンスアンプとを備えるページ読出機能付き半導体メモリ回路において、前記出力読出線の充放電を行う充放電部と、前記第1〜第NのY選択信号とプリチャージ信号との供給を受け、ページモード読出における最初のデータの読出前に前記プリチャージ信号を供給して全ての前記第1〜第Nのメモリセルブロック群読出線及び前記出力読出線を充電し、前記第1〜第NのY選択信号と前記充放電部を制御する充放電制御信号とを生成する充放電制御信号発生回路とを備えることを特徴とする半導体メモリ回路。
【請求項9】 前記第1〜第Nのメモリセルブロック群読出線の同時充電用の充電回路を備え、前記充放電制御信号発生回路が、前記第1〜第NのY選択信号と前記充放電制御信号とに加えて、前記充電回路を制御する充電制御信号を生成することを特徴とする請求項8記載の半導体メモリ回路。
【請求項10】 前記第1〜第Nのメモリセルブロック群読出線の各々の充電用の第1〜第Nの充電回路を備え、前記充放電制御信号発生回路が、前記第1〜第NのY選択信号と前記充放電制御信号とに加えて、前記第1〜第Nの充電回路を制御する第1〜第Nの充電制御信号を生成することを特徴とする請求項8記載の半導体メモリ回路。
発明の詳細な説明
【0001】
【発明の属する技術分野】本発明は半導体メモリ回路に関し、特に低消費電力かつ省スペースが要求されるページ読出機能付きの半導体メモリ回路に関する。
【0002】
【従来の技術】この種の半導体メモリ回路は、一般的に動作速度が低速なものが主流である。
【0003】この種の一般的な従来の第1の半導体メモリ回路をブロックで示す図10を参照すると、この従来の第1の半導体メモリ回路は、説明の便宜上、出力ビット数8ビット、8ページのランダムページアクセスのメモリ回路であるものとし、複数のメモリセルブロックから成るメモリ部100と、入力アドレス供給を受け上位アドレスAUと下位アドレスALとを出力するアドレスバッファ2と、下位アドレスALをデコードしY選択信号Y1〜Y8(以下、総括して表す場合Y)を出力するYデコーダ3と、上位アドレスAUをデコードしワード信号Wを出力するXデコーダ4と、読出データを出力する出力バッファ5と、メモリ部100からの読出情報をセンシングし読出データとして出力バッファ5に供給するセンスアンプ6と、Y選択信号Y1〜Y8の各々に対応してデジット線(ページモード共通出力線:以下、読出線)DG1〜GG8以下、総括して表す場合DG)をセンスアンプに接続するよう切り替えるYセレクタ108とを備える。
【0004】Yセレクタ108は、セレクタ切替用のスイッチを構成するトランジスタM1〜M8を備える。
【0005】次に、図10及び各部波形をタイムチャートで示す図11を参照して、従来の第1の半導体メモリ回路の動作について説明すると、このメモリの場合、ページ選択信号PSは下位アドレス信号であり、チップイネーブル信号CEの入力後時刻T1でYセレクタ108のスイッチM1〜M8の1つ(例えばM1)を選択し、最初の8ビットデータの出力が可能となる。このとき、プリチャージ信号PSC0を入力し全ての読出線DGを充電(プリチャージ)する。その後は、ページ選択信号PSを変化させ、その変化後、時刻T2で次の8ビットのデータの出力が可能となる。また、この図では説明の便宜上、8ページのうちの1ページを選択した状態を示すものとする。
【0006】各ページモード毎のデータ読出動作について説明すると、アドレスバッファ2は、アドレス信号Aが入力されると、上位アドレスAUをXデコーダ4に、下位アドレスALをYデコーダ3にそれぞれ供給する。Xデコーダ4の出力するワード信号W(W1〜W8)とYデコーダ3の出力するY選択信号Y1〜Y8の出力により、メモリ部100の読出対象のメモリセルが選択される。チップイネーブル信号CEと、出力イネーブル信号OEの入力後、読出データはセンスアンプ6を通り、出力バッファ5から読出データMOとして出力される。
【0007】この従来の第1の半導体メモリ回路は、Yセレクタとページセレクタとを共用し、ページモードにおけるページ選択切替をYセレクタの切替により行うため、Yセレクタの切替毎に読出線DGの全てをプリチャージする必要があり、高速にデータを読み出すことができないという欠点がある。
【0008】近年、この種の半導体メモリ回路においても動作速度の高速化が要求されている。この要求に応えるため、ページモードとして読み出すビット数分の個数のセンスアンプを装備し、データ読出時に全てのセンスアンプを動作させるものが提案されている。
【0009】高速ページモード読出機能付きの従来の第2の半導体メモリ回路のメモリセルブロックと、センスアンプと、Yセレクタ及びページセレクタを含む部分を図10と共通の構成要素には共通の参照文字/数字を付して同様にブロックで示す図12を参照すると、この従来の第2の半導体メモリ回路は、説明の便宜上、従来の第1の半導体メモリ回路と同様、出力ビット数8ビット、8ページのランダムページアクセスのメモリ回路であるものとし、従来の第1の半導体メモリ回路との相違点は、メモリ部100の各ビットデータを構成するメモリセルブロックB11〜B18,B21〜B28,・・・,B71〜B78,B81〜B88の各々のメモリセルブロックから成るメモリセルブロック群B101,B102,・・・,B107,B108の各々が、読出線DG11〜GG18,DG21〜DG28,・・・,DG71〜DG78,DG81〜DG88と、Y選択信号Y1〜Y8の供給に応答してそれぞれ読出線DG11〜GG18,DG21〜DG28,・・・,DG71〜DG78,DG81〜DG88の1つの読出線を出力読出線として選択するYセレクタYS11〜YS18との各々を備え、YセレクタYS11〜YS18の各々の出力をセンシングし同時に動作するページ専用のセンスアンプ61〜68と、ページ選択信号PSの供給に応答してセンスアンプ61〜68の1つを選択するページセレクタ109とを備えることである。
【0010】YセレクタYS11〜YS18の各々は従来の第1の半導体メモリ回路と同様のトランジスタM1〜M8を備える。
【0011】ページセレクタ109は、ページ選択信号PSの供給に応答して動作するセレクタ切替用のスイッチを構成するトランジスタS1〜S8を備える。
【0012】この従来の第2の半導体メモリ回路は、各ページ毎に専用のセンスアンプを備えているので、Yセレクタの切替毎の読出線DGの全てのプリチャージは不要であり、高速動作が可能である。しかし、複数のセンスアンプの同時動作に伴う動作時の消費電力の増大、及び回路面積の増大という欠点がある。
【0013】
【発明が解決しようとする課題】上述した従来の第1の半導体メモリ回路は、Yセレクタとページセレクタとを共用し、ページモードにおけるページ選択切替をYセレクタの切替により行うため、Yセレクタの切替毎に読出線DGの全てをプリチャージする必要があり、高速にデータを読み出すことができないという欠点があった。
【0014】各ページ毎に専用のセンスアンプを備えることにより、高速化を図った従来の第2の半導体メモリ回路は、複数のセンスアンプの同時動作に伴い動作時の消費電力が増大するとともに回路面積が増大するという欠点があった。
【0015】本発明の目的は、低消費電力で回路面積の増加を抑圧すると共に、データ読出速度の向上を図った半導体メモリ回路を提供することにある。
【0016】
【課題を解決するための手段】請求項1記載の発明の半導体メモリ回路は、それぞれ複数のメモリセルブロックから成る第1〜第N(Nは2以上の整数)のメモリセルブロック群を有するメモリ部と、前記第1〜第Nのメモリセルブロック群の各々の読出データを択一的に出力する第1〜第Nのメモリセルブロック群読出線と、ページ選択信号の供給に応答して前記メモリセルブロック群内の前記複数のメモリセルブロックの1つを該当メモリセルブロック群読出線に接続する出力線選択回路と、第1〜第NのY選択信号の各々の供給に応答して前記第1〜第Nのメモリセルブロック群読出線の1つを出力読出線として選択するYセレクタと、前記出力読出線のセンシングを行い読出データを出力するセンスアンプとを備えるページ読出機能付き半導体メモリ回路において、前記出力読出線の充放電を行う第1の充放電部と、前記第1〜第Nのメモリセルブロック群読出線の各々の充放電を行う第2の充放電部と、前記Y選択信号とクロック信号との供給を受け前記第1〜第Nのメモリセルブロック群読出線の1つの読出データのセンシング期間に次に読み出すメモリセルブロック群読出線の充電を行うよう前記第1及び第2の充放電部を制御する充放電制御信号発生回路とを備えて構成されている。
【0017】また、請求項2記載の発明は、請求項1記載の半導体メモリ回路において、前記第1の充放電部が、第0のプリチャージ信号の供給に応答して前記出力読出線を予め定めた基準電位の基準電位線に接続するスイッチイング用の充電用トランジスタと、前記読出データの出力に応答して前記出力読出線を接地電位線に接続するスイッチイング用の放電用トランジスタとを備える充放電回路を備えて構成されている。
【0018】また、請求項3記載の発明は、請求項1記載の半導体メモリ回路において、前記第2の充放電部が、第1の充放電制御信号である第1のプリチャージ信号の供給に応答して第1の前記メモリセルブロック群読出線を予め定めた基準電位の基準電位線に接続するスイッチイング用の第1の充電用トランジスタと、前記第1のメモリセルブロック群読出線を選択する第1のY選択信号の次の第2のY選択信号の供給に応答して前記第1のメモリセルブロック群読出線を接地電位線に接続するスイッチイング用の第1の放電用トランジスタとを備える第1の充放電回路と、充放電制御信号発生回路からの第2〜第Nの各々の充放電制御信号の供給に応答して前記第2〜第Nのメモリセルブロック群読出線の各々を前記基準電位線に接続するスイッチイング用の第2〜第Nの充電用トランジスタと、第3〜第N及び第1のY選択信号の各々の供給に応答して前記第2〜第Nのメモリセルブロック群読出線を前記接地電位線に接続するスイッチイング用の第2〜第Nの放電用トランジスタとを備える第2〜第Nの充放電回路とを備えて構成されている。
【0019】また、請求項4記載の発明は、請求項1記載の半導体メモリ回路において、前記充放電制御信号発生回路が、前記クロック信号の立ち上がりエッジに同期して動作し供給を受けた前記第1〜第N−1のY選択信号の各々をラッチする第1〜第N−1のフリップフロップと、各々のゲートに第2〜第Nのプリチャージ信号の各々の供給に応答して前記第1〜第N−1のフリップフロップの各々の出力を導通し第2〜第Nの制御信号の各々を出力する第1〜第N−1のトランジスタとを備えて構成されている。
【0020】また、請求項5記載の発明は、請求項1記載の半導体メモリ回路において、前記充放電制御信号発生回路が、前記第1〜第N−1のY選択信号の各々を所定時間遅延させて第2〜第Nの制御信号である第2〜第Nのプリチャージ信号の各々を生成する遅延調整用の第1〜第N−1のバッファ回路を備えて構成されている。
【0021】また、請求項6記載の発明は、請求項1記載の半導体メモリ回路において、前記第2の充放電部が、前記第1〜第NのY選択信号及び第0,第1〜第Nのプリチャージ信号の各々の反転及び遅延によりデータ読出後の前記第1〜第Nのメモリセルブロック群読出線の各々の放電タイミングを調整する第1〜第Nの充放電回路を備えて構成されている。
【0022】また、請求項7記載の発明は、請求項6記載の半導体メモリ回路において、前記第1の充放電回路が、前記第0のプリチャージ信号を反転する第1のプリチャージ信号反転用インバータと、前記第1のY選択信号を反転する第1のY選択信号反転用インバータと、前記第1のプリチャージ信号反転用及び前記第1のY選択信号反転用インバータの各出力の論理積を出力する第1のAND回路と、前記第1のAND回路の出力を遅延し第1の遅延信号を出力する第1の遅延回路と、第1の充放電制御信号である第1のプリチャージ信号の供給に応答して第1の前記メモリセルブロック群読出線を予め定めた基準電位の基準電位線に接続するスイッチイング用の第1の充電用トランジスタと、前記第1の遅延信号の供給に応答して前記第1のメモリセルブロック群読出線を接地電位線に接続するスイッチイング用の第1の放電用トランジスタとを備える第1の充放電回路とを備え、前記第2〜第Nの充放電回路が、前記第1〜第N−1のプリチャージ信号を反転する第2〜第Nのプリチャージ信号インバータと、前記第2〜第NのY選択信号を反転する第2〜第NのY選択信号反転用インバータと、前記第1及び第2〜第Nのプリチャージ信号反転用のインバータの各々出力及び第2〜第Nの各々のY選択信号反転用インバータの各々の出力の論理積を出力する第2〜第NのAND回路と、前記第2〜第NのAND回路の出力を遅延し第2〜第Nの遅延信号の各々を出力する第2〜第Nの遅延回路と、第2〜第Nのプリチャージ信号の各々の供給に応答して第2〜第Nの前記メモリセルブロック群読出線を前記基準電位の基準電位線に接続するスイッチイング用の第2〜第Nの充電用トランジスタと、前記第2〜第Nの遅延信号の各々の供給に応答して前記第2〜第Nのメモリセルブロック群読出線の各々を接地電位線に接続するスイッチイング用の第2〜第Nの放電用トランジスタの各々とを備える第2〜第Nの充放電回路とを備えて構成されている。
【0023】請求項8記載の発明の半導体メモリ回路は、それぞれ複数のメモリセルブロックから成る第1〜第N(Nは2以上の整数)のメモリセルブロック群を有するメモリ部と、前記第1〜第Nのメモリセルブロック群の各々の読出データを択一的に出力する第1〜第Nのメモリセルブロック群読出線と、ページ選択信号の供給に応答して前記メモリセルブロック群内の前記複数のメモリセルブロックの1つを該当メモリセルブロック群読出線に接続する出力線選択回路と、第1〜第NのY選択信号の各々の供給に応答して前記第1〜第Nのメモリセルブロック群読出線の1つを出力読出線として選択するYセレクタと、前記出力読出線のセンシングを行い読出データを出力するセンスアンプとを備えるページ読出機能付き半導体メモリ回路において、前記出力読出線の充放電を行う充放電部と、前記第1〜第NのY選択信号とプリチャージ信号との供給を受け、ページモード読出における最初のデータの読出前に前記プリチャージ信号を供給して全ての前記第1〜第Nのメモリセルブロック群読出線及び前記出力読出線を充電し、前記第1〜第NのY選択信号と前記充放電部を制御する充放電制御信号とを生成する充放電制御信号発生回路とを備えて構成されている。
【0024】また、請求項9記載の発明は、請求項8記載の半導体メモリ回路において、前記第1〜第Nのメモリセルブロック群読出線の同時充電用の充電回路を備え、前記充放電制御信号発生回路が、前記第1〜第NのY選択信号と前記充放電制御信号とに加えて、前記充電回路を制御する充電制御信号を生成することを特徴とするものである。
【0025】また、請求項10記載の発明は、請求項8記載の半導体メモリ回路において、前記第1〜第Nのメモリセルブロック群読出線の各々の充電用の第1〜第Nの充電回路を備え、前記充放電制御信号発生回路が、前記第1〜第NのY選択信号と前記充放電制御信号とに加えて、前記第1〜第Nの充電回路を制御する第1〜第Nの充電制御信号を生成することを特徴とするものである。
【0026】
【発明の実施の形態】次に、本発明の実施の形態について図面を参照して詳細に説明する。
【0027】本実施の形態の半導体メモリ回路は、それぞれ複数のメモリセルブロックから成る第1〜第N(Nは2以上の整数)のメモリセルブロック群を有するメモリ部と、上記第1〜第Nのメモリセルブロック群の各々の読出データを択一的に出力する第1〜第Nのメモリセルブロック群読出線と、ページ選択信号の供給に応答して上記メモリセルブロック群内の上記複数のメモリセルブロックの1つを該当メモリセルブロック群読出線に接続する出力線選択回路と、第1〜第NのY選択信号の各々の供給に応答して上記第1〜第Nのメモリセルブロック群読出線の1つを出力読出線として選択するYセレクタと、上記出力読出線のセンシングを行い読出データを出力するセンスアンプとを備えるページ読出機能付き半導体メモリ回路において、上記出力読出線の充放電を行う第1の充放電部と、上記記第1〜第Nのメモリセルブロック群読出線の各々の充放電を行う第2の充放電部と、上記Y選択信号とクロック信号との供給を受け上記第1〜第Nのメモリセルブロック群読出線の1つの読出データのセンシング期間に次に読み出すメモリセルブロック群読出線の充電を行うよう上記第1及び第2の充放電部を制御する充放電制御信号発生回路とを備えることを特徴とするものである。
【0028】次に、本発明の実施の形態を図12と共通の構成要素には共通の参照文字/数字を付して同様にブロックで示す図1を参照すると、この図に示す本実施の形態の半導体メモリ回路は、説明の便宜上、従来の第1,第2の半導体メモリ回路と同様、出力ビット数8ビット、8ページのランダムページアクセスの読出専用メモリ回路(ROM)であり、ページモード動作時に8ビット単位でデータ読み出しを実行するものとする。
【0029】本実施の形態の半導体メモリ回路は、従来の第1,第2のメモリ回路と共通の各ページを構成する入力アドレス供給を受け上位アドレスAUと下位アドレスALとを出力するアドレスバッファ2と、下位アドレスALをデコードしY選択信号Y1〜Y8(以下、総括して表す場合Y)を出力するYデコーダ3と、上位アドレスAUをデコードしワード信号W1〜W8(総括して表す場合W)を出力するXデコーダ4と、読出データMOを出力する出力バッファ5と、後述のメモリ部1からの読出情報をセンシングし読出データDCとして出力バッファ5に供給するセンスアンプ6とに加えて、各々8ページ分のビットデータを構成するメモリセルブロックB11〜B18,B21〜B28,・・・,B71〜B78,B81〜B88(以下、総括して表す場合B)の各々から成るメモリセルブロック群B1〜B8から成るメモリ部1と、ページ選択信号PS1〜PS8の各々の供給に応答して選択されたメモリ部1のメモリセルブロック群B1〜B8の各々のメモリセルブロックBの読出データを択一的に出力するデジット線(ページモード共通読出出力線:以下、読出線)DG1〜GG8と、各々トランジスタで構成されY選択信号Y1〜Y8の各々に対応して読出線DG1〜GG8(以下、総括して表す場合DG)を後述のCDCを経由してセンスアンプに接続するよう切り替えるY選択信号切替用のスイッチを構成するトランジスタM1〜M8を備えるYセレクタ8と、Yセレクタ切替用のトランジスタM1〜M8の共通接続出力端とセンスアンプ入力端との間の読出信号線(以下:読出線)DG0に設けられ読出線DG0の充放電を行う充放電回路(以下、CDC)71を備える充放電回路ブロック(以下、CDCB)7と、Yセレクタ8のトランジスタM1〜M8の各々の入力端とメモリ部1の読出線DG1〜DG8の各々との間に設けられ読出線DG1〜DG8の各々の充放電を行う充放電回路(以下、CDC)91〜98を備える充放電回路ブロック(以下、CDCB)9と、Y選択信号Y1〜Y8とクロック信号CLKからCDCB7,9のCDC71,91〜98の各々の充放電動作を制御する充放電制御信号Z71,Z91〜Z98を発生する制御信号発生部10とを備える。
【0030】メモリ部1は、ページ選択信号PS1〜PS8の各々の供給に応答してメモリセルブロック群B1〜B8の各々を構成する各メモリセルブロックを読出線DG1〜GG8の各々に接続する出力線選択回路CS11〜CS18,CS21〜CS28,・・・,CS71〜CS78,CS81〜CS88(以下、総括して表す場合CS)の各々を備える。
【0031】メモリ部1は、ページモードのとき、例えば、ページ選択信号PS1の供給に応答して出力線選択回路CS11,CS21,CS31,CS41,CS51,CS61,CS71,CS81の各々が第1ページの8ビット分のセルから成るメモリセルブロックB11,B21,B31,B41,B51,B61,B71,B81の各々を選択して出力線DG1〜DG8の各々に接続する。ページ選択信号PS2〜PS8の各々の供給に応じて第2〜第8の各ページについても同様に動作する。従って、読出線DG1はメモリセルブロックB11〜B18(メモリセルブロック群B1)の共通出力線として動作し、読出線DG2はメモリセルブロックB21〜B28(メモリセルブロック群B2)の共通出力線として動作し、以下、同様に、読出線DG3〜DG8の各々も対応するメモリセルブロック群B3〜B8の共通出力線として動作する。
【0032】センスアンプ6と、出力バッファ5と、メモリセルブロックB11〜B18,B21〜B28,・・・,B71〜B78,B81〜B88は一般的なメモリ回路と同様であるので、ここでは本実施の形態の関連部分以外の詳細説明を省略する。
【0033】出力線選択回路CSは、本願発明者の先願である特開2001‐135070号公報に詳述されているが、本実施の形態の関連部分の要点は以下の通りである。
【0034】メモリセルブロックB及び出力線選択回路CSを代表してメモリセルブロックB11及び出力線選択回路CS11について説明すると、メモリセルブロックB11は、一般的なメモリ回路と同様であり、ブロック内の読出データを出力するブロック内読出線と、相補の縦続接続されブロック選択信号で選択されるブロックセレクタと、8組の相補のワード線の各々に接続するとともに出力端が上記ブロック内読出線に共通接続されワード信号W1で選択され上記ブロック内読出線にデータを出力する相補8組のメモリセルのアレイとから成る。出力線選択回路CS11は、上記ブロック内読出線と読出線DG1との間に設けられ、ページ選択信号PS1の供給(アクティブ化)に応じてメモリセルブロックB11のブロック内読出線を読出線DG1に接続するスイッチ回路であり、ページ選択信号PS1の供給に応答してメモリセルブロックB11の読出データを読出線DG1に出力する。
【0035】同様に、メモリセルブロックB21,B31,・・・B71,B81の各々も、ページ選択信号PS1の供給に応答して読出データを読出線DG2〜DG8の各々に出力する。
【0036】また、ページ選択信号PS2の供給に応答して、メモリセルブロックB12,B22,・・・B72,B82の各々が、読出データを読出線DG1〜DG8の各々に出力する。
【0037】制御信号発生部10とCDCB7,CDCB9の一部の回路、ここでは説明の便宜上3ビット分のY選択信号Y1〜Y3及び3ページ分の読出線DG1〜DG3の関連部分の詳細(以下、制御信号発生部10及び関連回路)をブロックで示す図2を参照すると、CDC71は、ゲートに制御信号Z71であるプリチャージタイミング信号(以下、プリチャージ信号)PCS0の供給を受け基準電位PCVに保持された基準電位線PCVLと読出線DGとを接続するためのトランジスタM711と、ゲートに読出データ線DCを伝送する読出線DC0が接続され読出線DG0と接地電位GNDとを接続するためのトランジスタM712とを備え、プリチャージ信号PCS0のアクティブ時に読出線DG0を充電し、読出線DC0のアクティブ時、すなわち、読出データDCが確定し読出データDCの出力時に読出線DG0を放電する。
【0038】CDC91は、ゲートに制御信号Z91であるプリチャージ信号PCS1の供給を受け基準電位線PCVLと読出線GD1とを接続するためのトランジスタM911と、ゲートにY選択信号Y2の供給を受け読出線DG1と接地電位GNDを接続するためのトランジスタM912とを備え、プリチャージ信号PCS1のアクティブ時に読出線DG1を充電し、Y選択信号Y2のアクティブ時に読出線DG1を放電する。
【0039】CDC92は、ゲートに制御信号Z92の供給を受け基準電位線PCVLと読出線DG2を接続するトランジスタM921と、ゲートにY選択信号Y3の供給を受け接地電位GNDと読出線DG2を接続するためのトランジスタM922とを備える。
【0040】CDC93は、ゲートに制御信号Z93の供給を受け基準電位線PCVLと読出線DG3を接続するトランジスタM931と、ゲートにY選択信号Y4の供給を受け接地電位GNDと読出線DG3を接続するためのトランジスタM932とを備える。
【0041】制御信号発生部10のCDC92に対する制御信号Z92及びCDC93に対する制御信号Z93の発生関連部分は、クロックCLKの立ち上がりエッジに同期して動作し入力端Dに入力したY選択信号Y1をラッチするDフリップフロップであるFF101と、ゲートにプリチャージ信号PCS2の供給に応答してFF101の出力を導通し制御信号Z92として出力するトランジスタM101と、クロックCLKの立ち上がりエッジに同期して動作し入力端Dに入力したY選択信号Y2をラッチするDフリップフロップであるFF102と、ゲートにプリチャージ信号PCS3の供給に応答してFF102の出力を導通させ制御信号Z93として出力するトランジスタM102とを備える。
【0042】FF101,102の各々のリセット端子RにはY選択信号Y2,Y3の各々が接続されている。
【0043】プリチャージ信号PCS2がアクティブでかつFF101の保持値がアクティブのとき、制御信号Z92をアクテイブとしてトランジスタM921を導通させ読出線DG2を充電する。Y選択信号Y3がアクティブの時にはトランジスタM922が導通し読出線DG2を放電する。
【0044】同様に、プリチャージ信号PCS3がアクティブでかつFF102の保持値がアクティブのとき、制御信号Z93をアクテイブとしてトランジスタM931を導通させ読出線DG3を充電する。Y選択信号Y4がアクティブの時にはトランジスタM932が導通し読出線DG3を放電する。
【0045】FF101は、Y選択信号Y2がアクティブとなるとリセットされ保持した内容を破棄し出力を接地電位GNDとし、FF102は、Y選択信号Y3がアクティブとなるとリセットされ保持した内容を破棄し出力を接地電位GNDとする。
【0046】同様に、図示していないCDC94〜98の構成及び動作についても充放電対象とする読出線がDG4〜DG8である点、及びCDC98の放電は次のページ読出サイクルのY選択信号Y1の供給時に行われる点が異なるだけで、他はCDC92、93と同様であるので説明を省略する。また、Y選択信号Y4〜Y8の関連回路についても上述のY選択信号Y1〜Y3の関連回路と同様な構成であるので説明を省略する。
【0047】次に、図1,図2及び各部波形をタイムチャートで示す図3を参照して本実施の形態の動作について説明すると、まず、全体の動作についてYセレクタ切替によるページモードの動作を説明する。本実施の形態のメモリ回路では、ページ選択信号PS1〜PS8の各々の供給に応じて第1〜第8ページのメモリセルの順序でデータを読み出すものとする。
【0048】このメモリの場合、チップイネーブル信号CEの入力後、後述するように、時刻T1でYセレクタ8のスイッチM1〜M8の1つ、ここでは説明の便宜上M1を選択し、読出線DG1の8ビットデータの出力が可能となる。
【0049】各ページモード毎のデータ読出動作について説明すると、アドレスバッファ2は、アドレス信号Aが入力されると、上位アドレスAUをXデコーダ4に、下位アドレスALをYデコーダ3にそれぞれ供給する。Xデコーダ4の出力するワード信号WとYデコーダ3の出力するY選択信号Y1〜Y8の出力により、メモリ部1の読出対象のメモリセルブロック、例えばB11及びそのメモリセルブロックB11内のメモリセル、例えば第1ビット(以下、読出対象メモリセル)が選択される。チップイネーブル信号CEと、出力イネーブル信号OEの入力後、読出データはセンスアンプ6によりセンシングされ読出データDCとして出力バッファ5に転送され、出力バッファ5から読出データMOとして出力される。
【0050】上述の読出動作の詳細について説明すると、まず、チップイネーブル信号CEの入力(アクティブ化:この場合はLレベルへの遷移)後、時刻T1で、プリチャージ信号PCS0をCDC71に供給してYセレクタ8のトランジスタM1〜M8とセンスアンプ6間の読出線DG0を、同時にプリチャージ信号PCS1をCDC91に供給してトランジスタM1とメモリ部1のメモリセルブロック群B1との間の読出線DG1をそれぞれ基準電位PCVまで充電する。
【0051】次に時刻T2aでYセレクタ8のトランジスタM1を導通(オン)させる。例えば、メモリセルブロックB11のデータを読み出す場合には、ページ選択信号PS1をアクティブ化して読出線選択回路CS11を動作させメモリセルブロックB11を読出線GD1に接続する。データ読み出し開始時には、メモリセルブロックB11内の読出対象メモリセルのデータに応じて読出線DG0及びDG1に電圧降下が発生する。この電位の変化を時刻T2a〜T2b間にセンスアンプ6で読みとり(センシング)、判別した値を読出データDCとして出力バッファ5に転送する。時刻T2a〜T2b間をセンス時間STとする。
【0052】このとき、最初のデータである読出線DG1の電位差の検出中に、以下の処理が実行される。
【0053】時刻T2aにて読出データを読み出している間に、制御信号発生部10は、時刻T2bで、次に読み出す読出線DG2の充電をCDC92に指示し、読出線DG2の充電を開始する。
【0054】センスアンプ6は、読出線DG0及びDG1のデータが確定したら、次のデータを読みとるためにトランジスタM1を遮断(オフ)する。時刻T3でプリチャージ信号PCS2をCDC92に供給して読出線DG0を基準電位PCVに充電する。
【0055】時刻T4aでトランジスタM2を導通させて読出線DG0およびDG2に生じる電圧降下をセンスアンプにて読みとる。その際、時刻T4bで、プリチャージ信号PCS3をCDC93に供給して次の読出線DG3の充電を開始する。その後は同様に、読出線DG3〜DG8に生じる電圧降下をセンスアンプ6で読みとる。
【0056】図2を併せて参照して本実施の形態の動作を詳細に説明すると、時刻T1で、CDC71に供給されているプリチャージ信号PCS0がアクティブとなり、基準電位線PCVLと読出線DG0を接続するトランジスタM711がオンし、読出線DG0を基準電位PCVに充電する。同時に、CDC91に供給されているプリチャージ信号PCS1がアクティブとなり、基準電位線PCVLと読出線DG1を接続するトランジスタM911が導通し、読出線DG1を基準電位PCVに充電する。
【0057】次に、時刻T2aで、Y選択信号Y1がアクティブとなり、Yセレクタ8のトランジスタM1が導通し、読出線DG0,DG1を相互に接続する。
【0058】同時に、読出対象のメモリセルブロック内のメモリセル(以下、メモリセル)も読出線DG1に接続されることで読出線DG0,DG1上に電圧降下が発生する。その値をセンスアンプ6にて読み取り、結果の読出データDCを出力バッファ5に転送する。
【0059】次に時刻T2bにて、CDC72に供給されているプリチャージ信号PCS2がアクティブとなり、基準電位線PCVLと読出線DG2を接続するトランジスタM921が導通し、ページモード動作として次に読み出す読出線DG2を充電する。
【0060】読出線DG1の読み出しが終了すると、時刻T2cで、一旦Yセレクタ8の全てのトランジスタM1〜M8を遮断する。
【0061】次に、時刻T3でプリチャージ信号PDC0が再度アクティブとなり、充放電回路CDC71によって読出線DG0の充電を開始する。
【0062】時刻T4aで、Y選択信号Y2がアクティブとなり、トランジスタM2が導通し読出線DG0,DG2を接続する。同時に読出対象のメモリセルも読出線DG2に接続されるため、読出線DG0,DG2に電圧降下が発生する。この電圧降下をセンスアンプ6で読み取る。このとき、CDC91のトランジスタM912が導通し、読出線DG1を接地電位GNDまで放電する。
【0063】時刻T4bで、FF102は時刻T4aでラッチしたアクティブ化Y選択信号Y2対応のラッチ信号を出力するとともに、CDC93に供給されているプリチャージ信号PCS3がアクティブとなりトランジスタM102が導通して上記ラッチ信号を出力し、基準電位線PCVLと読出線DG3を接続するトランジスタM931が導通し、次に読み出す読出線DG3の充電を開始する。
【0064】読出線DG2の読み出しが終了すると、時刻T4cで、一旦Yセレクタ8の全てのトランジスタM1〜M8を遮断する。
【0065】同様に、読出線DG3〜DG8を制御し、ページモードでのデータ読み出しを実施する。
【0066】このように、本実施の形態を特徴付ける制御信号発生部10は、CDC71及びCDC91〜98を任意の読出線のセンス時間STの間に次の読出線を充電するよう適切なタイミングで制御して、Yセレクタ8からセンスアンプ6までの読出線DG0及びYセレクタ8からメモリセル1までのDG1〜DG8の充電/放電を行う。
【0067】読出線DG1〜DG8と比較すると、読出線DG0の線路長は非常に短く従って浮遊容量が小さいので、読出線DG0への基準電位PCVまでの充電時間は読出線DG1〜DG8の充電時間に比べ大幅に短縮される。センスアンプ6での読出線DG0のセンス時間ST中に、Yセレクタ8とメモリセル1間の読出線DG2〜DG8のうちの次の読出対象読出線を順次充電することにより、Yセレクタ8のトランジスタM1〜M8の切替タイミングは、読出線DG0を基準電位PCVまで充電する時間で決定されることとなり、大幅な読み出し速度の向上を図ることができる。
【0068】また、センスアンプの基準電位PCVに同時に充電する読出線の本数は、ページモード読み出しでも、読出線DG0と読出線DG1〜DG8のうちの読出対象の1本との2本であり、同時に全ての読出線を充電する従来技術に比べ動作時の消費電力を抑えることができる。
【0069】次に、本発明の第2の実施の形態を特徴付ける制御信号発生部10A及び関連回路を図2と共通の構成要素には共通の参照文字/数字を付して同様にブロックで示す図4を参照すると、この図に示す本実施の形態の制御信号発生部10Aの前述の第1の実施の形態の制御信号発生部10との相違点は、フリップフロップFF101とトランジスタM101、及びフリップフロップFF102とトランジスタM102の各々の代わりにY選択信号Y1,Y2の各々を所定時間遅延させ制御信号Z92,Z93であるプリチャージ信号PCS2,PCS3を出力する遅延調整用のバッファ回路B101及びB102の各々を備えることである。
【0070】本実施の形態では、バッファ回路BA101及びBA102の各々は、説明の便宜上4個のバッファから成るものとする。他の構成要素CDCB7及びCDCB9は第1の実施の形態と共通である。
【0071】次に、図4及び図3を参照して本実施の形態の動作について第1の実施の形態との相違点を重点的に説明すると、まず、時刻Taまでの処理は、第1の実施の形態と同様である。時刻T2aで、Y選択信号Y1がアクティブとなり、トランジスタM1が導通し、読出線DG0,DG1を相互に接続する。同時に、読出対象のメモリセルも読出線DG1に接続することにより読出線DG0,DG1上に電圧降下が発生する。その値をセンスアンプ6が読み取り、結果の読出データDCを出力バッファ5に転送する。
【0072】時刻T2aでY選択信号Y1がアクティブとなると、このY選択信号Y1は、制御信号発生部10Aのバッファ回路B101を遅延して伝播し、時刻T2bでアクティブ化しプリチャージ信号PCS2としてトランジスタM921を導通させ、ページモード動作として次に読み出す読出線DG2を充電する。
【0073】読出線DG1の読み出しが終了すると、時刻T2cで、一旦Yセレクタ8の全てのトランジスタM1〜M8を遮断する。
【0074】次に、時刻T3でプリチャージ信号PDC0が再度アクティブとなり、充放電回路CDC71によって読出線DG0の充電を開始する。
【0075】時刻T4aで、Y選択信号Y2がアクティブとなり、トランジスタM2が導通し読出線DG0,DG2を接続する。同時に読出対象のメモリセルブロックも読出線DG2に接続されるため、読出線DG0,DG2に電圧降下が発生する。この電圧降下をセンスアンプ6で読み取る。このとき、CDC91のトランジスタM912が導通し、読出線DG1を接地電位GNDまで放電する。
【0076】一方、バッファ回路102は、アクティブ化したY選択信号Y2を遅延して伝播し、時刻T4bでアクティブ化し、CDC93に供給されているプリチャージ信号PCS3として基準電位線PCVLと読出線DG3を接続するトランジスタM931を導通させ、次に読み出す読出線DG3の充電を開始する。
【0077】読出線DG2の読み出しが終了すると、時刻T4cで、一旦Yセレクタ8の全てのトランジスタM1〜M8を遮断する。
【0078】同様に、読出線DG3〜DG8を制御し、ページモードでのデータ読み出しを実施する。
【0079】従って第1の実施の形態と同一タイミングで、データの読み出しが可能である。
【0080】また、第1の実施の形態で必要とした、外部クロック信号CLKの配線が不要となり、回路面積をさらに縮小できる。
【0081】次に、本発明の第3の実施の形態を特徴付ける制御信号発生部10及び関連回路を図2と共通の構成要素には共通の参照文字/数字を付して同様にブロックで示す図5を参照すると、この図に示す本実施の形態の制御信号発生部10及び関連回路の前述の第1の実施の形態との相違点は、読出線DG1〜DG8を放電するCDCであり、CDC91〜98の代わりにY選択信号Y及びプリチャージ信号PCSの反転及び遅延によりデータ読出後の読出線DG1〜DG8の各々の放電タイミングを調整するCDC91A〜98Aを備えることである。
【0082】CDC91Aは、第1の実施の形態のCDC91と共通のトランジスタM911,M912に加えて、プリチャージ信号PCS0を反転するインバータIV911と、Y選択信号Y1を反転するインバータIV912と、インバータIV911,IV912の出力の論理積(AND)を出力する2入力のAND回路A911と、AND回路A911の出力を遅延しトランジスタM912のゲートに供給する遅延回路DL911とを備える。
【0083】CDC92Aは、第1の実施の形態のCDC92と共通のトランジスタM921,M922に加えて、プリチャージ信号PCS1を反転するインバータIV921と、Y選択信号Y2を反転するインバータIV922と、インバータIV921,IV922,IV911の出力の論理積(AND)を出力する3入力のAND回路A921と、AND回路A921の出力を遅延しトランジスタM922のゲートに供給する遅延回路DL921とを備える。
【0084】次に、図5及び図3を参照して本実施の形態の動作について第1の実施の形態との相違点を重点的に説明すると、読出線DG1を放電させるタイミングは、プリチャージ制御信号PCS0とY選択信号Y1の両方ともインアクティブになるタイミング、すなわち時刻T4aである。ただし、時刻T2cでも上記条件を満たすが、すでに読出線DG1の値は確定しており、読出線DG1を接地電位GNDに放電しても問題ない。
【0085】同様に読出線DG2を放電させるタイミングは、プリチャージ制御信号PCS0,PCS1及びY選択信号Y2の全てがインアクティブになるタイミングである。
【0086】従って、第1の実施の形態と同じタイミングで読出線DG1〜DG8の放電を実行することが可能である。
【0087】次に、本発明の第4の実施の形態を図1と共通の構成要素には共通の参照文字/数字を付して同様にブロックで示す図6を参照すると、この図に示す本実施の形態の前述の第1の実施の形態との相違点は、制御信号発生部10の代わりにY選択信号Y1〜Y8及びプリチャージ信号PCS0を入力しCDC71のみを制御する制御信号発生部10Bを備え、充放電回路はY選択回路8とセンスアンプ6との間の1箇所のCDC71のみであり、Yセレクタ8の各々のトランジスタM1〜M8の入力側と読出線DG1〜DG8の各々を直接接続してCDCB9(CDC91〜98)を省略したことである。
【0088】次に、図6及び各部波形をタイムチャートで示す図7を参照して本実施の形態の動作について第1の実施の形態との相違点を重点的に説明すると、まず、時刻T1において、制御信号発生部10BはCDC71を制御し、ページモード読出における最初のデータの読出前に、プリチャージ信号PCS0をアクティブ化して、全ての読出線DG1〜DG8及びDG0を充電しておく。時刻T2aにて、Y選択信号Y1をアクティブ化し、Yセレクタ8のトランジスタM1が導通し、読出線DG0とDG1とが相互に接続される。同時に、読出対象メモリセルブロックも読出線DG1に接続されるので読出線DG0,DG1上に電圧降下が発生する。センスアンプ6は、読出線DG0,DG1の電圧降下を検知し、その結果を読出データDCとして出力バッファ5に転送する。
【0089】次に、時刻T3にて、プリチャージ信号PCS0をアクティブ化し、Yセレクタとセンスアンプ6間の読出線DG0を充電する。続いて時刻T4aにて、Y選択信号Y2がアクティブとなり、読出線DG0とDG2とを相互接続し、読出対象メモリセルブロックもDG2に接続され、読出線DG0及びDG2に電圧降下が発生し、センスアンプ6はその値を検知し、その結果を読出データDCとして出力バッファ5に転送する。
【0090】同様に読出線DG3〜DG8についての処理を行う。
【0091】この充電のタイミングと、次の読出線DG0,DG2のデータの読出時刻T4aは、第1の実施の形態のデータ読出のタイムチャート図3と同一である。
【0092】すなわち、次のデータの読出タイミングでは、Yセレクタ8の読出実行中のトランジスタMとメモリセル間の読出線DG2〜DG8がすでに基準電位PCVまで充電されているため、Yセレクタ8とセンスアンプ6間の読出線DG0のみを基準電位PCVに充電するだけでよい。
【0093】すなわち、第1の実施の形態と同一タイミングで、データ読み出しが可能である。
【0094】このように、本実施の形態では、さらに、充放電回路の削減に加えて制御信号発生部10BとYセレクタ8及び充放電回路間の各制御用信号線を低減した回路構成となり、回路面積をさらに縮小できる。
【0095】次に、本発明の第5の実施の形態を図6と共通の構成要素には共通の参照文字/数字を付して同様にブロックで示す図8を参照すると、この図に示す本実施の形態の前述の第5の実施の形態との相違点は、読出線DG1〜DG8の同時充電用の充電回路(PC)901を有するCDCB9Aと、制御信号発生部10Bの代わりにYセレクタ8とCDC71の制御に加えPC901の制御を行う制御信号発生部10Cとを備えることである。
【0096】本実施の形態の動作はPC901により読出線DG1〜DG8を同時に充電する以外は、第4の実施の形態と同一である。ただし、連続したページモードでの読出実行時には、ページモードで出力するビット数、この例では8ビット毎に、全ての読出線DG0,DG1〜DG8を充電するために、全体の処理速度は低下する。
【0097】次に、本発明の第6の実施の形態を図8と共通の構成要素には共通の参照文字/数字を付して同様にブロックで示す図9を参照すると、この図に示す本実施の形態の前述の第5の実施の形態との相違点は、読出線DG1〜DG8の各々の充電用の充電回路(PC)901〜908を有するCDCB9Bと、制御信号発生部10Cの代わりにYセレクタ8とCDC71の制御に加えPC901〜908の制御を行う制御信号発生部10Dとを備えることである。
【0098】本実施の形態の動作はPC901〜908により読出線DG1〜DG8を個別に充電する以外は、第5の実施の形態と同一である。ただし、第5の実施の形態と同様に連続したページモードでの読み出し実行時には、ページモードで出力するビット数、この例では8ビット毎に、全ての読出線DG0、DG1〜DG8を充電するために、全体の処理速度は低下する。
【0099】以上、本発明の実施の形態を説明したが、例えば、ROMの代わりにフラッシュメモリに対しても本発明の主旨を逸脱しない限り適用できることは勿論である。
【0100】
【発明の効果】以上説明したように、本発明の半導体メモリ回路は、出力読出線の充放電を行う第1の充放電部と、第1〜第Nのメモリセルブロック群読出線の各々の充放電を行う第2の充放電部と、Y選択信号とクロック信号との供給を受けセンスアンプの上記第1〜第Nのメモリセルブロック群読出線の1つの読出データのセンシング期間に次に読み出すメモリセルブロック群読出線の充電を行うよう上記第1及び第2の充放電部を制御する充放電制御信号発生回路とを備えることにより、上記センスアンプとYセレクタ間の出力読出線のセンス時間中に、Yセレクタとメモリ部間の複数のメモリ読出線の次読出対象のメモリ読出線を順次充電することにより、Yセレクタの各スイッチ(トランジスタ)切替時間がメモリ読出線よりはるかに短く従って浮遊容量が小さい上記出力読出線の充電時間で決定されるので、大幅に読み出し速度を向上できるという効果がある。
【0101】また、センスアンプの基準電位に同時に充電する読出線の本数は、ページモード読み出しでも出力読出線と読出対象のメモリ読出線の1本との2本であり、同時に全ての読出線を充電する従来技術に比べ動作時の消費電力を抑圧できるという効果がある。




 

 


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