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発明の名称 フラッシュEEPROM内蔵マイクロコンピュータの試験回路及びその試験方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2003−223800(P2003−223800A)
公開日 平成15年8月8日(2003.8.8)
出願番号 特願2002−18483(P2002−18483)
出願日 平成14年1月28日(2002.1.28)
代理人 【識別番号】100109313
【弁理士】
【氏名又は名称】机 昌彦 (外2名)
【テーマコード(参考)】
2G132
5B003
5B025
5B062
5L106
【Fターム(参考)】
2G132 AA09 AC03 AD06 AG00 AH07 AK07 AK09 AK13 AL09 
5B003 AA05 AB05 AD03 AD04 AE04
5B025 AD04 AD05 AD16 AE09
5B062 AA03 AA08 CC01 CC03 DD10 JJ05
5L106 AA10 AA16 DD21 DD24 DD31 EE02
発明者 長濱 憲一
要約 課題
半導体テスト装置のセットアップ時間を短縮し、その測定・評価時間を短くする。

解決手段
フラッシュEEPROM20を内蔵したマイクロコンピュータ1内にフラッシュEEPROM20の各ベリファイ電位に対応して不良ビットの個数をそれぞれ計測する不良ビット測定回路60を備え、これら不良ビットの個数を半導体テスト装置2に送ることにより、半導体テスト装置2のセットアップ時間を短縮しマイクロコンピュータ1の評価時間を短くしたことを特徴とする。
特許請求の範囲
【請求項1】 フラッシュEEPROMを内蔵したマイクロコンピュータ内で前記フラッシュEEPROMの各ベリファイ電位に対応する不良ビットの個数をそれぞれ計測する不良ビット測定回路を備えることを特徴とするフラッシュEEPROM内蔵マイクロコンピュータの試験回路。
【請求項2】 不良ビット測定回路が、所定アドレスに対応したフラッシュEEPROMの出力からカウント期間信号を出力するステータス信号生成回路と、前記フラッシュEEPROMの各出力のある時カウントアップ信号を出力しこのカウントアップ信号が終了する時各ベリファイ電位を切替えるベリファイ電位切替信号を出力する「1」判定回路と、前記カウント期間信号と前記ベリファイ電位切替信号と入力し前記各ベリファイ電位の1つをセレクタにより選択するベリファイ電位選択信号を出力するベリファイ電位選択回路と、前記ベリファイ電位選択信号のある期間の前記カウントアップ信号をそれぞれ計数しその計数値を出力する不良ビットカウンタとからなる請求項1記載のフラッシュEEPROM内蔵マイクロコンピュータの試験回路。
【請求項3】 不良ビット測定回路として、各ベリファイ電位を切替えるベリファイ電位切替信号を出力するベリファイ電位設定レジスタと、フラッシュEEPROMからの出力を記憶するデータ格納レジスタとを備え、マイクロコンピュータ内のROMに所定処理プログラムを内蔵しCPUによりそのプログラムを実行することにより、前記フラッシュEEPROMの各ベリファイ電位に対応する不良ビットの個数をそれぞれ計測する請求項1記載のフラッシュEEPROM内蔵マイクロコンピュータの試験回路。
【請求項4】 マイクロコンピュータへの測定電位を入力する入力ポートと、この入力ポートからの電位と内部の各ベリファイ電位とを切替える外部電位セレクタと、この外部電位セレクタに切替を指示する外部電位設定レジスタとを備える請求項3記載のフラッシュEEPROM内蔵マイクロコンピュータの試験回路。
【請求項5】 CPUからリード・ライト可能なRAMを備え、このRAMに半導体テスト装置からのデータを入力すると共に、所定プログラムコードを書込み、そのプログラムを実行できるようにした請求項3記載のフラッシュEEPROM内蔵マイクロコンピュータの試験回路。
【請求項6】 不良ビット測定回路に、半導体テスト装置から任意に設定できる期待値がリード・ライトされる期待値設定レジスタと、この期待値設定レジスタの出力とフラッシュEEPROMの出力データとの出力が異なる時のデータを検出し測定回路の入力とする論理ゲートとが付加された請求項2記載のフラッシュEEPROM内蔵マイクロコンピュータの試験回路。
【請求項7】 フラッシュEEPROMを内蔵したマイクロコンピュータ内で、不良ビット測定回路により前記フラッシュEEPROMの各ベリファイ電位に対応する不良ビットの個数をそれぞれ計測し、その計測値を外部の半導体テスト装置により読取り、前記各ベリファイ電位に対応する不良ビットの個数を計測することを特徴とするフラッシュEEPROM内蔵マイクロコンピュータ試験方法。
【請求項8】 不良ビット測定回路として、ベリファイ電位設定レジスタが各ベリファイ電位を切替えるベリファイ電位切替信号を出力し、データ格納レジスタがフラッシュEEPROMからの出力を記憶して、マイクロコンピュータ内のROMに所定処理プログラムを内蔵し、CPUによりそのプログラムを実行することにより、前記フラッシュEEPROMの各ベリファイ電位に対応する不良ビットの個数を前記ベリファイ電位を順時切替え上昇させてそれぞれ計測する請求項7記載のフラッシュEEPROM内蔵マイクロコンピュータ試験方法。
発明の詳細な説明
【0001】
【発明の属する技術分野】本発明は、フラッシュEEPROM内蔵のマイクロコンピュータの試験方法およびその試験回路に関し、特にその評価時間を短縮できるマイクロコンピュータの試験方法およびその試験回路に関する。
【0002】
【従来の技術】一般に、フラッシュEEPROMを開発する場合、その回路設計パラメータや製造パラメータを振り、各条件の評価サンプルを多数製造し、その中でどの条件がもっとも不良が少なくなるかを判断する為に、不良ビットの個数を計測している。このフラッシュEEPROMの消去特性や書込み特性を測定するために、ベリファイ電位を数段階測定し、各ベリファイ電位毎の不良ビットの個数を測定することにより、フラッシュEEPROMの閾値の分布を測定している。
【0003】この場合、回路パラメータや製造パラメータ条件は数100条件存在し、また各条件に対し数100個のサンプルを評価する。ベリファイ電位は、約10段階ほど存在するため、非常に数多くのサンプルを評価しなければならず、評価工数が非常にかかってしまう。
【0004】従来技術での不良ビットの測定方法を、図12のブロック図を参照して説明する。例えば、このような従来技術として、特開2001−202799号公報に示されるものがある。図12を参照すると、マイクロコンピュータ1が半導体テスト装置2を試験するようになっている。このマイクロコンピュータ1は、フラッシュEEPROM20、測定レベル生成回路30、アドレス設定回路40、ベリファイ電位設定レジスタ10、ポート3を備える。
【0005】ベリファイ電位設定レジスタ10は、内部バス6とポート3を介して半導体テスト装置2からリード/ライト可能なレジスタで、その設定値をベリファイ電位選択信号11として出力する。フラッシュEEPROM20は、アドレス信号ADR[m:0]41とフラッシュベリファイ電位51を入力し、ADR[m:0]41で指されたアドレスに対するデータRD[n:0]21を出力する。
【0006】測定レベル生成回路30は、バンドギャップレギュレータを内蔵し任意の電位を生成し、第1のベリファイ電位31−1〜第kなベリファイ電位31−kを出力し、セレクタ50がベリファイ電位選択信号10に従って選択してベリファイ電位31−1〜ベリファイ電位31−kのうちの1つをフラッシュベリファイ電位51として出力する。
【0007】すなわち、図13の各セルの閾値とベリファイ電位との関係を示すグラフを参照すると、ベリファイ電位1〜ベリファイ電位kは、ベリファイ電位1から順に電位が高くる。フラッシュEEPROM20においては、各セルの閾値にはばらつきが存在するが、ベリファイ電位1でフラッシュEEPROM20のあるセルをリードした場合、このベリファイ電位1よりも閾値が低ければ”0”を出力し、高ければ”1”を出力する。アドレス設定回路40は、フラッシュEEPROM20のアドレス値としてADR41を出力し、クロック信号4が入力されると、1だけインクリメントされ、リセット信号5がアクティブになるとADR41を”0”に初期化する。
【0008】まず、ベリファイ電位31−1の不良ビット数の個数を計測する場合、半導体テスト装置2は、最初にベリファイ電位設定レジスタ10に所定の値を設定しベリファイ電位31−1を選択し、フラッシュベリファイ電位51を第1のベリファイ電位に設定する。アドレス設定回路40は、始めはADR[m:0]に0番地を指す値を出力し、フラッシュEEPROM20はフラッシュベリファイ電位51の判定レベルに従ってADR41で指定されたアドレスに対応するデータRD[n:0]21を出力し、このRD21の値を内部バス6を介してポート3に出力する。半導体テスト装置2はこの0番地の測定データと期待値とを比較し不良ビットの個数をカウントする。
【0009】次にクロックを入力すると、アドレス設定回路40はADR1に1番地を指す値を出力し、フラッシュEEPROM20の1番地のデータを測定し、不良ビットの個数を測定する。これを最終番地まで繰り返すことにより、ベリファイ電位の不良ビットの個数を計測している。
【0010】
【発明が解決しようとする課題】しかし、この従来技術では、ベリファイ電位1からkまで測定する場合は、上記動作をk回繰り返し、各ベリファイ電位での不良ビットの個数を計測することになる。このようにk回の測定を実施しなければならないため、半導体テスト装置2のセットアップ時間がk回必要となってしまい、測定時間がかかりすぎるという難しい問題となる。
【0011】本発明の主な目的は、このような問題を解決し、セットアップ時間を短縮し、測定時間を短くしたフラッシュEEPROM内蔵マイクロコンピュータ試験方法及びその試験回路を提供することにある。
【0012】
【課題を解決するための手段】本発明の構成は、フラッシュEEPROMを内蔵したマイクロコンピュータ内で前記フラッシュEEPROMの各ベリファイ電位に対応する不良ビットの個数をそれぞれ計測する不良ビット測定回路を備えることを特徴とする。
【0013】本発明において、不良ビット測定回路が、所定アドレスに対応したフラッシュEEPROMの出力からカウント期間信号を出力するステータス信号生成回路と、前記フラッシュEEPROMの各出力のある時カウントアップ信号を出力しこのカウントアップ信号が終了する時各ベリファイ電位を切替えるベリファイ電位切替信号を出力する「1」判定回路と、前記カウント期間信号と前記ベリファイ電位切替信号と入力し前記各ベリファイ電位の1つをセレクタにより選択するベリファイ電位選択信号を出力するベリファイ電位選択回路と、前記ベリファイ電位選択信号のある期間の前記カウントアップ信号をそれぞれ計数しその計数値を出力する不良ビットカウンタとからなることが出来。
【0014】また、不良ビット測定回路として、各ベリファイ電位を切替えるベリファイ電位切替信号を出力するベリファイ電位設定レジスタと、フラッシュEEPROMからの出力を記憶するデータ格納レジスタとを備え、マイクロコンピュータ内のROMに所定処理プログラムを内蔵しCPUによりそのプログラムを実行することにより、前記フラッシュEEPROMの各ベリファイ電位に対応する不良ビットの個数をそれぞれ計測することができ、さらに、マイクロコンピュータへの測定電位を入力する入力ポートと、この入力ポートからの電位と内部の各ベリファイ電位とを切替える外部電位セレクタと、この外部電位セレクタに切替を指示する外部電位設定レジスタとを備えることが出来る。
【0015】また、CPUからリード・ライト可能なRAMを備え、このRAMに半導体テスト装置からのデータを入力すると共に、所定プログラムコードを書込み、そのプログラムを実行できるようにでき、さらに、不良ビット測定回路に、半導体テスト装置から任意に設定できる期待値がリード・ライトされる期待値設定レジスタと、この期待値設定レジスタの出力とフラッシュEEPROMの出力データとの出力が異なる時のデータを検出し測定回路の入力とする論理ゲートとが付加することができる。
【0016】本発明のマイクロコンピュータ試験方法の構成は、フラッシュEEPROMを内蔵したマイクロコンピュータ内で、不良ビット測定回路により前記フラッシュEEPROMの各ベリファイ電位に対応する不良ビットの個数をそれぞれ計測し、その計測値を外部の半導体テスト装置により読取り、前記各ベリファイ電位に対応する不良ビットの個数を計測することを特徴とするフラッシュEEPROMを内蔵したマイクロコンピュータ内で各ベリファイレベルの不良ビットの個数を計測する不良ビット測定回路を備えることを特徴とする。
【0017】本発明において、不良ビット測定回路として、ベリファイ電位設定レジスタが各ベリファイ電位を切替えるベリファイ電位切替信号を出力し、データ格納レジスタがフラッシュEEPROMからの出力を記憶して、マイクロコンピュータ内のROMに所定処理プログラムを内蔵し、CPUによりそのプログラムを実行することにより、前記フラッシュEEPROMの各ベリファイ電位に対応する不良ビットの個数を前記ベリファイ電位を順時切替え上昇させてそれぞれ計測することができる。
【0018】
【発明の実施の形態】次に図面により本発明の実施形態を説明する。図1は本発明の一実施形態のブロック図である。図1を参照すると、このマイクロコンピュータ1は、ポート3を介して半導体テスト装置2と接続され、マイクロコンピュータ1は、ポート3、フラッシュEEPROM20、測定レベル生成回路30、アドレス設定回路40、セレクタ50、不良ビット測定回路60を備えている。また、ポート3は、マイクロコンピュータ外部からデータ、クロック信号4、リセット信号5を入出力する。アドレス設定回路40は、リセット解除後、アドレス信号ADR[m:0]41を出力する。なお、このマイクロコンピュータ1には、後述する図7のように、中央演算処理装置であるCPU100、ROM101、アドレス設定レジスタ102、データ格納レジスタ104などを含むが、この図1では直接的に関係ないので省略している。
【0019】測定レベル生成回路30は、バンドギャップレギュレータを内蔵し任意の電位を生成し、ベリファイ電位31−1〜31−kを出力し、セレクタ50はベリファイ電位選択信号62によりベリファイ電位31−1〜31−kの1つを選択してフラッシュベリファイ電位51を出力する。フラッシュEEPROM20は、アドレス信号ADR[m:0]41とフラッシュベリファイ電位51を入力し、ADR[m:0]41で指されたアドレスに対するデータRD[n:0]21を出力する。
【0020】不良ビット測定回路60は、内部バス6と接続されており、フラッシュEEPROM20からのデータRD[n:0]21を入力し、カウント期間信号61とベリファイ電位選択信号62を出力する。この不良ビット測定回路60の構成について、図2の回路図を参照して説明する。
【0021】図2に示すように、不良ビット測定回路60は、計測ステータス信号生成回路63、ベリファイ電位選択回路90、”1”判定回路70、k個の不良ビットカウンタ80−1〜kを備える。計測ステータス信号生成回路63は、インバータとなるNOR回路631とクロックの立ち下がりでデータをラッチするフリップフロップ(F/F)632とを備え、フラッシュEEPROM20からの出力信号RD[n:0]21を入力し、カウント期間信号61を出力する。
【0022】“1”判定回路70の構成について、図3を参照して説明する。図3のように、“1”判定回路70は、n個(0〜n)のビット判定回路75−0〜n、カウント信号生成回路76を備え、ビット0判定回路75−0〜nは、トリガフリップフロップ(T−F/F)73−0〜n、フリップフロップ(F/F)74−0〜n、論理回路を備える。各ビット判定回路75−2から75−nは同一の構成である。カウント信号生成回路76は、ビットn判定回路75−nから出力される信号を入力し、論理回路を経由してカウントアップクロック信号71とベリファイ電位アップ信号72を生成する。
【0023】ベリファイ電位選択回路90の構成について、図4を参照して説明する。図4のように、ベリファイ電位選択回路90は、図に示す論理回路とデコーダ91で構成され、カウント期間信号61とベリファイ電位アップ信号72を入力し、ベリファイ電位選択信号62を生成する。
【0024】k個の不良ビットカウンタ80−0〜kの構成を、図5を参照して説明する。図5のように、不良ビットカウンタ80−0〜kは、AND回路とトリガフリップフロップから構成され、トリガフリップフロップからの出力値を内部バス6に出力する。
【0025】次に本実施形態の動作について説明する。まず図1を参照すると、リセット5がインアクティブレベルになると、マイクロコンピュータ1はクロック4に従って動作を開始する。アドレス設定回路40はリセット5がインアクティブレベルになると、クロック5に従ってカウントアップを開始し、ADR[m:0]41として出力する。アドレス設定回路40はカウント期間61がアクティブの期間のみカウントアップし、カウント期間信号61がインアクティブレベルになるとADR[m:0]41の値は、クロックが入力されてもカウントアップせずに保持する。リセット5がアクティブレベルになると、ADR[m:0]41は全ビット”0”に初期化される。
【0026】フラッシュEEPROM20は、ADR[m:0]41で指されるアドレスのデータをRD[n:0]21として出力する。フラッシュEEPROM20は、フラッシュベリファイ電位51で入力された電位より指定されたアドレスのセルの閾値が低い場合は”0”を出力し、高い場合は”1”を出力し、消去状態では”0”を出力し、書込み状態では”1”を出力する。
【0027】測定レベル生成回路30からの任意の電位(ベリファイ電位1〜ベリファイ電位k)は、セレクタ50がベリファイ電位選択信号62により選択され、フラッシュベリファイ電位51として出力される。フラッシュEEPROM20において、前述した図13のように、各セルの閾値にはばらつきが存在するが、ベリファイ電位1でフラッシュEEPROM20のあるセルをリードした場合、このベリファイ電位1よりも閾値が低ければ”0”を出力し、高ければ”1”を出力する。
【0028】不良ビット測定回路60の動作については、図2により説明する。計測ステータス信号生成回路63は、フラッシュEEPROM20から出力される信号RD[n:0]21を入力し、RD[n:0]の論理NANDをとり、そのNAND出力をクロック4の立ち下がりでラッチする。このラッチはリセット5がアクティブレベルになると0に初期化される。このラッチの出力をカウント期間信号61として出力する。この回路はRD[n:0]21の中に”1”となるデータが1つでもあれば、カウント期間信号61はインアクティブレベルとなり、アドレスのインクリメントを停止させる制御を行う。
【0029】”1”判定回路70の動作について、図3を参照して説明する。ビット0判定回路75−0の動作を説明する。RD[0]の値が”1”になると0から1への立ち上がりエッジによりT−F/F73−1は”1”にセットされる。次のクロックが入力されるとF/F74−0はT−F/F73−0が出力したデータをラッチし、その出力によりOR751を介してT−F/F73−0をリセットする。つまりRD[0]が”1”となった場合は1クロック期間T−F/F73−0の出力は”1”となる。また、リセット5がアクティブになるとT−F/F73−1とF/F74−1は”0”に初期化される。
【0030】次にビット1判定回路75−1の動作について説明する。T−F/F73−1の動作は、T−F/F73−0の動作と同一である。F/F74−1にはT−F/F73−1とT−F/F73−0を論理反転したデータとをAND754により論理ANDしたデータが入力される。つまりビット0のT−F/F73−0の値が”1”の期間は、F/F 74−1の入力は”0”となり、ビット0のT−F/F73−0の値が”0”になるとビット1のT−F/F73−1の値がF/F74−1に入力される。T−F/F73−1はF/F74−1が”1”になるとOR751を介して”0”に初期化される。またリセット5がアクティブになるとT−F/F73−1とF/F74−1は”0”に初期化される。
【0031】次にビット2判定回路75−2の動作を説明する。T−F/F73−2の動作はT−F/F73−0の動作と同一である。F/F74−2はT−F/F73−0,1、2の出力データをOR753、AND754の論理回路によりその出力を入力データとしてラッチする。ビット0、ビット1のT−F/F73−0,1が”1”の場合は、F/F74−2の入力は”0”となり、ビット0、ビット1のT−F/F73−0,1が”0”の場合は、T−F/F73−2のデータが入力される。ビット3,4、・・・、n判定回路も同様の動作を行う。
【0032】カウント信号生成回路76は、3ビットn判定回路75−nからの出力信号をOR回路761により論理ORをとり、このOR出力をF/F762でラッチし、このラッチの出力値と論理ORの反転信号とをAND763で論理ANDをとり、この出力をベリファイ電位アップ信号72として出力する。また、論理OR信号の出力とクロック4の論理反転した信号をAND764で論理ANDをとり、この出力をカウントアップ信号71として出力する。
【0033】ベリファイ電位選択回路90の動作について図4を参照して説明する。ベリファイ電位選択回路90内のT−F/F95〜98は、カウント期間信号61が”0”の期間またはリセットが”0”の期間はFF921、NAND93により”0”に初期化される。リセットが”1”かつカウント期間信号が”1”の時、ベリファイ電位アップ信号72が”1”になると、FF922、AND94により、クロック4が入力されT−F/F95〜98はセットされる。ベリファイ電位アップ信号72が”0”の期間はクロック4が入力されてもT−F/F95〜98はセットされない。デコーダ91はTーF/F95〜98の値をデコードし、ベリファイ電位選択信号62を生成する。
【0034】不良ビットカウンタ(0〜k)80−0〜kの動作について図5を参照して説明する。不良ビットカウンタkはAND回路81とT−F/F82〜85を備える。カウントアップ信号71とベリファイ電位k選択信号62とのAND回路81により論理積をとり、その出力をT−F/F82に入力する。T−F/F82〜85はリセット5により”0”にイニシャライズされる。
【0035】次に本実施形態の動作について、図6のタイミングチャートにより説明する。フラッシュEEPROMが消去状態(全ビット”0”の状態)において、フラッシュEEPROMの各セルの閾値の分布を計測する。図6を参照すると、ADR[m:0]41がA1という値のときRD[n:0]がD1とする。この時フラッシュベリファイ電位はベリファイ電位0(vf0)が選択されている。D1の値が全て“0”の場合は、カウント期間信号61はアクティブとなり、これに従ってアドレス設定回路はADR[n:0]41の値を1だけインクリメントしA2とする。
【0036】フラッシュEEPROM20は、A2番地のデータD2を出力する。例えばD2の値が0…0111bとすると、“1”計測回路70の中のRD[0],RD[1]、RD[2]に接続されるT−F/F73−0〜2が“1”にセットされる。他のT−F/Fは“0”のままである。全ビットのT−F/Fの出力をORした信号は“1”となる。次のクロック入力によりRD[0]に接続されるT−F/F73−0は“0”にリセットされる。RD[1],RD[2]に接続されるT−F/F73−1,2は“1”を保持したままとなる。
【0037】次のクロック入力でRD[1]に接続されるT−F/F73−1は“0”にリセットされ、さらに次のクロック入力でRD[2]に接続されるT−F /F 73−2は“0”にリセットされる。この3発分のクロック期間はT−F/F出力のOR信号は“1”となり、この期間カウントアップ信号71が出力される。ベリファイ電位選択信号62は、初めはベリファイ電位0(vf0)を示しているため、不良ビットカウンタ(0)80−0の値のみカウントアップ信号に従って3回インクリメントされる。全ビットのT−F/F出力のOR信号が“0”に立ち下がると、この立ち下がり信号よりベリファイ電位アップ信号72が生成される。このベリファイ電位アップ信号によりベリファイ電位選択信号62はベリファイ電位1(vf1)を選択する。
【0038】フラッシュベリファイ電位51がvf1となるため、フラッシュEEPROM20はvf1の電位に従ってデータD2(vf1)を出力する。この時、例えばRD[1]とRD[2]のみ“1”になったとする。RD[0]はフラッシュベリファイ電位51がvf1となりvf0より緩和されたことにより“0”となる。RD[2:0]以外のビットはすでにvf0で“0”なのでvf1となっても“0”となる。RD[1]とRD[2]が“1”となるので、RD[1]とRD[2]に接続されるT−F/F73−1、2が“1”にセットされる。
【0039】これに従って不良ビットカウンタ80がカウントアップされるが、この時ベリファイ電位選択信号62はvf1を選択しているため不良ビットカウンタ(1)80−1のみがカウントアップされる。この不良ビットカウンタ80−1以外のカウンタは値を保持する。不良ビットカウンタ(1)80−1の2発分のクロックカウントが終了し、ベリファイ電位アップ信号72が再度出力されると、ベリファイ電位選択信号62はベリファイ電位2(vf2)を選択し、フラッシュベリファイ電位51はvf2となる。フラッシュEEPROMはvf2に従ってデータRD[n:0]を出力する。例えば、RD[n:0]が全て“0”になったとすると、カウント期間信号が“1”となる。次のクロック入力により、ベリファイ電位選択信号62はリセットされvf0を選択する。またアドレスは1だけインクリメントされADR[m:0]41はA3を出力する。
【0040】以上のような動作を最終アドレスまで実行すると、不良ビットカウンタ(0)80−0には、ベリファイ電位0での不良ビットの個数が入力され、不良ビットカウンタ(k)80−kには、ベリファイ電位kでの不良ビットの個数が入力される。この不良ビットカウンタ(0〜k)80−0〜kの値はポートに出力され、これを半導体測定装置で読み取ることにより、各ベリファイ電位での不良ビットの個数(分布)を計測することができる。
【0041】図7は本発明の第二の実施形態についてのブロック図である。図7を参照すると、マイクロコンピュータ1は、中央演算処理装置であるCPU100、ROM101、アドレス設定レジスタ102、データ格納レジスタ104、ポート3、フラッシュEEPROM20、測定レベル生成回路30、セレクタ50、ベリファイ電位設定レジスタ10を備える。
【0042】すなわち、本実施形態では、図1の不良ビット測定回路60の代りに、ROM101に不良ビット数の測定のプログラムコードを格納し、CPU100を使用して不良ビットの数を測定するものである。そのため、アドレス設定回路40をアドレス設定レジスタ102とし、またベリファイ電位設定レジスタ10、データ格納レジスタ104が用いられる。CPU100は、ROM101に格納されたプログラムコードに従って動作する。アドレス設定レジスタ102は内部バス6を介してCPU100からリード/ライト可能なレジスタであり、アドレス設定レジスタ102の値をADR[m:0]41として出力する。
【0043】ベリファイ電位設定レジスタ10は内部バス6を介してCPU100からリード/ライト可能なレジスタであり、ベリファイ電位設定レジスタ10の設定値によりフラッシュベリファイ電位51をベリファイ電位(1〜k)31−1〜kの中から選択する。データ格納レジスタ104は、フラッシュEEPROM20より出力されたデータRD[n:0]21の値を格納し、また、内部バス6を介してCPU100からリード/ライト可能なレジスタである。フラッシュEERPM20、測定レベル生成回路30、セレクタ50は、図1の構成と同一である。
【0044】本実施形態の動作について図8のフローチャートを参照して説明する。ROM101には、図8のフローチャートで示す内容の命令コードが格納されている。CPU100はこの命令コードに従いテストを行い、各ベリファイ電位の不良ビット数の測定を行う。このフローチャートの内容について説明する。まず、初期化ルーチンで各変数を初期化する。そして、ベリファイ電位設定ルーチンS1となり、ベリファイ電位1を選択するような値をベリファイ電位設定レジスタ10に設定する。
【0045】期待値をポート3からリードする、もしくは全て“0”や全て“1”などの値を選択し、データ格納レジスタ104の値をリードする(測定値)。期待値と測定値を比較し比較結果が同一であれば、アドレスが最終アドレスかどうかをチェックし、不一致であればベリファイ電位1の不良個数を測定するルーチンS2に移行する。
【0046】ベリファイ電位1の不良個数を測定するルーチンS2では、測定値と期待値の排他的論理和EORをとり、不一致のビットが“1”となるようなデータを作る。このデータに対し0ビットが“1”かどうかを比較する。一致した場合は変数r1を1インクリメントし、次のビットをテストする。不一致の場合は、次のビットをテストする。これをnビットまで繰り返した後、ベリファイ電位設定レジスタ10にベリファイ電位2となるような値を設定し、データ格納レジスタ40の値をリードする。
【0047】この測定値と期待値を測定し、これらが一致していればベリファイ電位をベリファイ電位1に設定し、次のアドレス測定に移行する。また不一致であれば、前記したのと同じ要領で不良ビットの個数をカウントする。ベリファイ電位2の不良ビットの個数は変数r2に格納される。これをベリファイ電位kまで続ける(ルーチンS2〜Sk)。ベリファイ電位kの不良ビットの個数は変数rkに格納される。これを、最終アドレスまで終了後、変数r1、r2…rkの値をポートから出力する。半導体テスト装置2はこの出力値を読み取り、その値を出力する。
【0048】図9は本発明の第三の実施形態についてのブロック図である。図9を参照すると、図7の第二の実施形態に対して、測定レベル入力ポート106と外部電位セレクタ107と外部電位設定レジスタ108が追加されている。測定レベル入力ポート106は、半導体テスト装置2と接続されており、半導体テスト装置2より任意の電位を入力することが可能である。外部電位設定レジスタ108は、CPU100より内部バス6を介してリード/ライト可能なレジスタであり、その設定値を外部電位切替セレクタ107に出力する。この外部電位切替セレクタ107は測定レベル生成回路30より出力される電位と測定レベル入力ポートから入力される電位とを切り替えるセレクタである。
【0049】その他の動作は、第二の実施形態と同一である。この実施形態により測定レベル入力ポート106より任意の電位を入力することが可能なため、より詳細なフラッシュベリファイ電位51が設定可能となる。
【0050】図10は本発明の第四の実施形態のフロック図である。図10を参照すると、図7の第二の実施形態に対してRAM109が追加になっている。このRAM109は、CPU100からリード/ライト可能なランダムアクセスメモリである。CPU100は、内部バス6とポート3を介して半導体テスト装置2よりデータを入力し、そのデータをRAM109に書き込む。このRAM109に任意のプログラムコードを書き込んだ後、RAM109にジャンプしRAMのプログラムを実行することにより、任意のプログラムを実行することが可能である。この機能を図9に示した第三の実施例に追加しても同様な効果が得られる。
【0051】図11は本発明の第5の実施形態となる不良ビット測定回路60の他のブロック図である。この実施形態は、図1の第一の実施形態の不良ビット測定回路60のみ構成が異なる。図11を参照すると、不良ビット測定回路60aは、期待値設定レジスタ110と論理回路ENOR(エクスクルーシブNOR)111を備える。期待値設定レジスタ110は、内部バス6とポート3を介して半導体テスト装置2よりリード/ライト可能なレジスタである。論理回路ENOR111は、RD[0]と期待値設定レジスタ110が出力する0ビット目の値とのENORをとり出力する。1ビットからnビットも同様であり、その他の回路は、第一の実施形態と同じである。
【0052】例えば、フラッシュEEPROM20に、”55555555H”のデータを書込み、このデータに対して不良ビット数の計測を行いたい場合は、期待値設定レジスタ110に”55555555H”をライトして不良ビット数の計測を行う。フラッシュEEPROM20から出力されたデータRD[n:0]21の値が期待値”55555555H”と異なるビットのみが”1”となり、ENOR111より出力される。これ以降の動作は、第一の実施形態と同一の動作となる。第一の実施形態では、フラッシュEEPROM20が消去状態(期待値”0”)の場合のみ有効な回路であったが、第5の実施形態ではフラッシュEEPROM20に任意の値を書き込んだ状態で判定が可能となる。
【0053】ここで、128KBフラッシュEEPROM(32bitアクセス)において100ビットの不良が存在するとした場合、不良ビットの計測時間を計算する。
(1)評価サンプル個数 製造プロセス条件=19条件 …………■ (Vtn 5条件、Vtp 5条件、L 3条件の組み合わせ)
1LOTあたりの評価個数=200(ウエハ1枚あたりのLFT良品数)…■ 評価LOT数=3LOT …………… 評価サンプル個数=■×■×■=11400個 ……■(2)従来例の場合のテスト時間(アドレス数×1アドレスの不良ビット測定時間(Ta)+半導体テスタセットアップ時間)×測定回数(ベリファイ電位設定数)
=(2^15×クロック周期+3.5ms)×10 ……■ *Ta=1クロック周期 *半導体テスタセットアップ時間=3.5ms(3)本実施形態の場合((アドレス数+不良ビットカウント数)×クロック周期+半導体テスタセットアップ時間)×測定回数=((2^15+556)×クロック周期+3.5ms)×1 ……■ *不良ビットカウント数の平均(不良ビット数=100個とした場合)
={(不良ビット数+1クロック)×ベリファイ電位最大回数)+(不良ビット数+1クロック)×ベリファイ電位最小回数)}/2={(100+1)×10)+(100+1)×1}/2=556本発明によって短縮されるテスト時間は、上記(1)、(2)、(3)より(従来のテスト時間―本発明のテスト時間)×評価サンプル個数=(■−■)×■=(294356×クロック周期+31.5ms)×11400個=(14.7ms+31.5ms)×11400個=526.7s以上より、本発明により526.7sの時間が短縮される。評価条件、評価サンプル、ベリファイ電位設定数が増加すればするほど効果は大きくなる。
【0054】
【発明の効果】以上説明したように、本発明の構成によれば、半導体テスト装置のセットアップにかかる時間が少ないため、測定時間を短縮できるという効果がある。それは、従来の構成では、半導体テスト装置で不良ビットの数を測定していたため、不良が発生した場合の動作と不良が発生しなかった場合の動作を切り替える必要があり、その切替え時に半導体テスト装置のセットアップ時間が必要となってしまったが、本発明では、不良ビットの数の測定をマイクロコンピュータ内部で行うため、不良ビットが発生した場合、しない場合とで半導体テスト装置のセットアップ時間を必要としなくなったからである。
【0055】また、従来フラッシュEEPROMの不良ビット数の測定を半導体テスト装置で行っていたため評価時間が非常にかかっている問題に対して、不良ビット数の測定をマイクロコンピュータ内で行うことにより評価時間を短縮出来るという効果がある。




 

 


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