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発明の名称 半導体集積回路のレイアウト設計方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2003−216675(P2003−216675A)
公開日 平成15年7月31日(2003.7.31)
出願番号 特願2002−14111(P2002−14111)
出願日 平成14年1月23日(2002.1.23)
代理人 【識別番号】100109313
【弁理士】
【氏名又は名称】机 昌彦 (外2名)
【テーマコード(参考)】
5B046
5F038
5F064
【Fターム(参考)】
5B046 AA08 BA06 
5F038 CA03 CA17 CD02 CD15 EZ20
5F064 EE02 EE03 EE17 EE19 EE27 EE52 HH06 HH12
発明者 小峰 正己
要約 課題
機能マクロの電源接続構造に関わらず、機能マクロを回転配置してもマクロ内電源接続端とチップレベル電源配線との接続を可能としたLSIのレイアウト設計方法を提供する。

解決手段
回路接続情報に基づいて、機能マクロを含む所定の素子パターンをチップ領域上の所定位置に配置する第1工程P1と、第1電源配線レイアウト情報を生成する第2工程P2と、同電位電源接続端及び同電位電源配線の有無を調べる第3工程P3と、同電位電源接続端及び同電位電源配線のレイアウト情報を抽出する第4工程P4と、第1接続孔レイアウト情報を生成する第5工程P5と、電源開放端の有無を調べる第6工程P6と、全ての電源開放端のレイアウト情報を抽出する第7工程P7と、電源開放端を所望のチップレベル電源配線に接続するための修正レイアウト情報を生成する第8工程P8とを含む。
特許請求の範囲
【請求項1】 所望の電源配線に接続するためのマクロ内電源接続端を第1配線層に備えた機能マクロを搭載する半導体集積回路のレイアウト設計方法であって、回路接続情報に基づいて、前記機能マクロを含む所定の素子パターンをチップ領域上の所定位置に配置する第1工程と、前記第1配線層よりも上層に所定の層間絶縁膜を介して形成される第2配線層を用いて各電位の電源をチップ全体に供給するチップレベル電源配線のパターンを設計し、第1電源配線レイアウト情報を生成する第2工程と、互いに同電位の前記マクロ内電源接続端と前記チップレベル電源配線とが重なり、且つその重なり量が所定量より大きい同電位電源接続端及び同電位電源配線の有無を調べる第3工程と、前記同電位電源接続端及び前記同電位電源配線が有る場合に、各々のレイアウト情報を抽出する第4工程と、互いに重なっている前記同電位電源接続端と前記同電位電源配線とを接続する接続孔を前記層間絶縁膜の所定位置に形成するための第1接続孔レイアウト情報を生成する第5工程と、前記マクロ内電源接続端の中で、いずれの前記チップレベル電源配線とも接続されていない電源開放端の有無を調べる第6工程と、前記電源開放端が有る場合に、全ての前記電源開放端のレイアウト情報を抽出する第7工程と、前記電源開放端のレイアウト情報及び前記第1電源配線レイアウト情報に基づいて、前記電源開放端を所望の電位の前記チップレベル電源配線に接続するための修正レイアウト情報を生成する第8工程と、を含むことを特徴とする半導体集積回路のレイアウト設計方法。
【請求項2】 前記第8工程は、全ての前記電源開放端を、前記層間絶縁膜を介して当該電源開放端を接続すべき電位と異なる電位の前記チップレベル電源配線である妨害配線により当該前記電源開放端が所定面積以上覆われている第1電源開放端とその他の第2電源開放端に区分する第1ステップと、前記第1電源開放端に対する前記妨害配線の重なり解消処理を施す第2ステップと、前記第1電源開放端を所望の電位の前記チップレベル電源配線に接続するための第1修正レイアウト情報を生成する第3ステップと、前記第2電源開放端を所望の電位の前記チップレベル電源配線に接続するための第2修正レイアウト情報を生成する第4ステップと、を含む請求項1記載の半導体集積回路のレイアウト設計方法。
【請求項3】 前記第2ステップは、前記第1電源開放端を覆う前記妨害配線のレイアウト情報を抽出するサブステップと、前記妨害配線パターンを削除するサブステップとを含み、前記第3ステップは、前記第1電源開放端を接続すべき電位を第1電位、前記妨害配線の電位を第2電位として、前記妨害配線パターンを削除した跡に、当該前記第1電源開放端との重なり量が前記所定量以上の重なり部を有し且つ電位が前記第1電位である第1修正電源配線を前記第2配線層に設けるための第1電源修正レイアウト情報を生成するサブステップと、前記第2電位の第2修正電源配線及び第3修正電源配線を前記第2配線層に追加する第2電源修正レイアウト情報を生成するサブステップと、前記第1電源開放端と前記第1修正電源配線とを接続する接続孔を前記層間絶縁膜の所定位置に形成するための第2接続孔レイアウト情報を生成するサブステップとを含み、前記第1修正レイアウト情報が、前記第1電源修正レイアウト情報、前記第2電源修正レイアウト情報、及び前記第2接続孔レイアウト情報を含む請求項2記載の半導体集積回路のレイアウト設計方法。
【請求項4】 前記第2修正電源配線と前記第3修正電源配線とが前記第1修正電源配線を挟む位置に設けられた請求項3記載の半導体集積回路のレイアウト設計方法。
【請求項5】 前記第2ステップは、前記第1電源開放端を覆う前記妨害配線のレイアウト情報を抽出するサブステップと、前記妨害配線パターンが配置されている第1配線グリッドを抽出するサブステップと、前記妨害配線パターンを削除するサブステップとを含み、前記第3ステップは、前記第1電源開放端を接続すべき電位を第1電位、前記妨害配線の電位を第2電位として、電位が前記第1電位で且つ前記第1電源開放端との重なり量が前記所定量以上である重なり部を有する第1修正電源配線のパターンを前記第1配線グリッド上に配置して第1電源修正レイアウト情報を生成するサブステップと、前記第2電位の第2修正電源配線のパターンを、前記第1配線グリッドの両側に隣接する第2及び第3配線グリッド上に配置して第2電源修正レイアウト情報を生成するサブステップと、前記第1電源開放端と前記第1修正電源配線とを接続する接続孔を前記層間絶縁膜の所定位置に形成するための第2接続孔レイアウト情報を生成するサブステップとを含み、前記第1修正レイアウト情報が、前記第1電源修正レイアウト情報、前記第2電源修正レイアウト情報及び前記第2接続孔レイアウト情報を含む請求項2記載の半導体集積回路のレイアウト設計方法。
【請求項6】 前記第2ステップは、前記第1電源開放端の上を配線禁止領域とする配線禁止領域情報を生成するサブステップと、前記配線禁止領域情報を追加して前記第2配線層の再レイアウトを実施し、第2電源配線レイアウト情報を生成するサブステップと、前記配線禁止領域情報を削除するサブステップとを含み、前記第3ステップは、前記第1電源開放端を接続すべき電位を第1電位、前記妨害配線の電位を第2電位として、前記第1電位のチップレベル電源配線であって、且つ前記第1電源開放端と最短距離の位置にある修正直近電源配線を抽出するサブステップと、前記第1電源開放端との重なり量が前記所定量以上になる重なり部を有する第2引出配線を前記修正直近電源配線に追加する第2引出配線追加レイアウト情報を生成するサブステップと、前記第1電源開放端と前記第2引出配線とを接続する接続孔を前記層間絶縁膜の所定位置に形成するための第4接続孔レイアウト情報を生成するサブステップとを含み、前記第1修正レイアウト情報が、前記第2引出配線追加レイアウト情報及び前記第4接続孔レイアウト情報を含む請求項2記載の半導体集積回路のレイアウト設計方法。
【請求項7】 前記第4ステップは、前記第2電源開放端の各々について、前記第2電源開放端と同電位の前記チップレベル電源配線であって、且つ当該第2電源開放端と最短距離の位置にある直近電源配線を探索し、該直近電源配線のレイアウト情報を抽出する第41サブステップと、前記第2電源開放端との重なり量が前記所定量以上になる重なり部を有する第1引出配線を当該第2電源開放端に対応する前記直近電源配線に追加する第1引出配線追加レイアウト情報を生成する第42サブステップと、各前記第2電源開放端と対応する前記第1引出配線とを接続する接続孔を形成する第3接続孔レイアウト情報を生成する第43サブステップとを含み、前記第2修正レイアウト情報が、前記第1引出配線追加レイアウト情報及び前記第3接続孔レイアウト情報を含む請求項2乃至6いずれか1項に記載の半導体集積回路のレイアウト設計方法。
【請求項8】 前記第42サブステップは、前記第2電源開放端のレイアウト情報、並びに予め定められた単位引出配線幅及び単位引出配線間間隔に関する情報を用いて各第2電源開放端毎の単位引出配線本数を決定する第1処理と、各前記第2電源開放端について、前記第2電源開放端との重なり量が前記所定量以上になる重なり部を有する単位引出配線を前記第1処理で決定された本数だけ当該第2電源開放端に対応する前記直近電源配線に追加する単位引出配線追加レイアウト情報を生成する第2処理とを含み、前記第43サブステップは、各前記第2電源開放端と対応する前記単位引出配線とを接続する接続孔を形成する第5接続孔レイアウト情報を生成し、前記第2修正レイアウト情報が、前記第単位引出配線追加レイアウト情報及び前記第5接続孔レイアウト情報を含む請求項7記載の半導体集積回路のレイアウト設計方法。
【請求項9】 所望の電源配線に接続するためのマクロ内電源接続端を第1配線層に備えた機能マクロを搭載する半導体集積回路のレイアウト設計方法であって、回路接続情報に基づいて、前記機能マクロを含む所定の素子パターンをチップ領域上の所定位置に配置する第1工程と、前記第1配線層よりも上層に所定の層間絶縁膜を介して形成される第2配線層を用いて各電位の電源をチップ全体に供給するチップレベル電源配線のパターンを設計し、第1電源配線レイアウト情報を生成する第2工程と、前記マクロ内電源接続端の中で、前記層間絶縁膜を介して当該電源開放端を接続すべき電位と異なる電位の前記チップレベル電源配線である妨害配線により当該前記電源開放端が所定面積以上覆われている第1電源開放端の有無を調べる第11工程と、前記第1電源開放端が有る場合に、全ての前記第1電源開放端のレイアウト情報を抽出する第12工程と、前記第1電源開放端の上を配線禁止領域とする配線禁止領域情報を生成する第13工程と、前記配線禁止領域情報を追加して前記第2配線層の再レイアウトを実施し、第2電源配線レイアウト情報を生成する第14工程と、前記配線禁止領域情報を削除する第15工程と、前記第1電源開放端が無いことが確認された後で、互いに同電位の前記マクロ内電源接続端と前記チップレベル電源配線とが重なり、且つその重なり量が所定量より大きい同電位電源接続端及び同電位電源配線の有無を調べる第3工程と、前記同電位電源接続端及び前記同電位電源配線が有る場合に、各々のレイアウト情報を抽出する第4工程と、互いに重なっている前記同電位電源接続端と前記同電位電源配線とを接続する接続孔を前記層間絶縁膜の所定位置に形成するための第1接続孔レイアウト情報を生成する第5工程と、いずれの前記チップレベル電源配線とも接続されていない第2電源開放端の有無を調べる第16工程と、前記第2電源開放端が有る場合に、全ての前記第2電源開放端のレイアウト情報を抽出する第17工程と、前記第2電源開放端のレイアウト情報及び前記第2電源配線レイアウト情報に基づいて、前記第2電源開放端を所望の電位の前記チップレベル電源配線に接続するための修正レイアウト情報を生成する第18工程と、を含むことを特徴とする半導体集積回路のレイアウト設計方法。
【請求項10】 前記第18工程は、前記チップレベル電源配線の中で、各前記第2電源開放端と同電位で且つ当該第2電源開放端と最短距離の位置にある直近電源配線を探索し、該直近電源配線のレイアウト情報を抽出する第181ステップと、各前記第2電源開放端について、当該第2電源開放端との重なり量が前記所定量以上になる重なり部を有する引出配線を当該第2電源開放端に対応する前記直近電源配線に追加する引出配線追加レイアウト情報を生成する第182ステップと、各前記引出配線と対応する前記第2電源開放端とを接続する接続孔を形成する第4接続孔レイアウト情報を生成する第183ステップと、を含む請求項9に記載の半導体集積回路のレイアウト設計方法。
発明の詳細な説明
【0001】
【発明の属する技術分野】本発明は、半導体集積回路(以下、LSIとする)のレイアウト設計方法に関し、特に機能マクロを搭載し、多層配線構造を有するLSIの電源配線パターンを設計するレイアウト設計方法に関する。
【0002】
【従来の技術】LSIに用いる機能マクロの電源接続構造は、図20(a),(b)に示す様に最下層の配線層に形成されたマクロ内VDD配線211〜215,411〜415とマクロ内GND配線201〜205,401〜405、及び上層(例えば第4層)の配線層に形成されるVDD接続端21,23,42,44とGND接続端22,24,41,43で構成されている。従って、チップ上に機能マクロ20を配置する際、VDD接続端21,23とGND接続端22,24が、チップレベルVDD配線或いはGND配線と直交するようにしておけば、チップレイアウト時に機能マクロ20の上方を通過する例えば第5層の配線層で形成されたチップレベルVDD配線とVDD接続端21,23、或いはチップレベルGND配線とGND接続端22,24とが必ず交差するので、交差した箇所に接続孔を発生させて電源供給を行うことができる様に作られている。ところが、図21の様に機能マクロ20を90度回転させてチップ300上に配置したときに、機能マクロ20の電源接続端の中にVDD接続端23やGND接続端22,24のような未接続電源接続端が発生し、十分な電源供給ができなくなるという問題を抱えている。
【0003】機能マクロを回転配置した際、機能マクロの電源接続端に未接続電源接続端を発生させない技術として特開2001−338982号公報(以下、公知例とする)が知られている。この公知例を図22を用いて説明する。機能マクロ460は、第1配線層のVDD配線(1V)とGND配線(1G)、及び第4配線層のVDD接続端(4V)とGND接続端(4G)とで構成された電源接続構造を有している。又、第4配線層のVDD接続端(4V)とGND接続端(4G)を夫々複数有し、これらを当該機能マクロ460の領域上に敷き詰めた構造となっている。更に、第4配線層のVDD接続端(4V)とGND接続端(4G)を交互に配置することで、この機能マクロ460を図23の様にチップ上に正立して配置させたときも、図24の様に90度回転して配置させたときにも、チップ側からの電源供給を十分取ることができるようにしている。
【0004】次に、この電源接続構造を有する機能マクロ460が搭載されたLSIで、チップレベル電源配線と機能マクロの電源接続端が接続されるまでの処理フローを図25を用いて説明する。まず、ステップA1で回路接続情報に基づいて機能マクロを含む所定の素子の配置を行い、次にステップA2でチップレベル電源配線幅及びピッチを記述したルールに基づいて機能マクロの電源接続端を形成する配線層よりも上層の配線層でチップレベル電源配線を施す。次に、ステップA3で互いに同電位のチップレベル電源配線と機能マクロの電源接続端とが交差する同電位交差部を抽出し、ステップA4でこの同電位交差部に接続孔を生成することにより、互いに同電位のチップレベル電源配線と機能マクロの電源接続端の接続が行われる。
【0005】
【発明が解決しようとする課題】しかし、上記公知例のような機能マクロの電源接続構造では、チップからの電源供給を十分に確保するため、図22の様に機能マクロ全体に第4配線層のVDD接続端(4V)とGND接続端(4G)を敷き詰めている。その為、第4配線層における信号配線に対する配線リソースが減少して配線効率の低下を招き、結果として機能マクロのサイズが増大してしまう。
【0006】又、図22のような電源接続構造を有する機能マクロのVDD接続端(4V)とGND接続端(4G)のサイズと間隔を決定する際に、異なるチップレベル電源配線構造を持つ全てのチップには対応させることができないという問題も有る。
【0007】具体的には、例えば機能マクロ460の電源接続端(4V、4G)の形状を正方形とし、図23,24のようにチップレベル電源配線(5V、5G)が機能マクロ460の電源接続端(4V、4G)上を接続孔を形成できる重なり量を持って少なくとも1本通過するためには、両者の間に図26で示すような条件を満たす必要が有る。すなわち、機能マクロ内部の電源接続端の一辺の長さと電源接続端間間隔をそれぞれW,dとし、チップレベル電源配線の幅と配線間間隔をそれぞれb,aとした場合、W=2a+2b、d=b/2となる条件である。その為、異なるチップレベル電源配線構造を持つ全てのチップに対して、上記条件を満たすような機能マクロの電源接続端(4V、4G)のサイズと間隔を決定することは不可能である。
【0008】このため、通常はチップレベル電源配線の配線幅と間隔を標準化しておき、機能マクロの電源接続構造(接続端のサイズと接続端間間隔)をこの標準化されたチップレベル電源配線の配線幅と間隔に基づいて決定している。こうすることにより、全ての機能マクロの電源端子をチップレベル電源配線と接続することができるようになる。しかし、標準化されたチップレベル電源配線が任意のチップの消費電力に対応できるためには配線幅を広くする必要が有るため、消費電力が大きくないチップでは過剰なチップレベル電源配線となってしまい、チップの信号配線に対する配線リソースを減少させ、配線効率の低下を招き、チップサイズを増大させるという問題が生じる。
【0009】本発明は上記問題点に鑑みてなされたもので、機能マクロの電源接続構造に関わらず、機能マクロを回転配置してもマクロ内電源接続端とチップレベル電源配線との接続を可能としたLSIのレイアウト設計方法を提供するものである。
【0010】
【課題を解決するための手段】その為、本発明によるLSIのレイアウト設計方法は、回路接続情報に基づいて、所望の電源配線に接続するためのマクロ内電源接続端を第1配線層に備えた機能マクロを含む所定の素子パターンをチップ領域上の所定位置に配置する第1工程と、前記第1配線層よりも上層に所定の層間絶縁膜を介して形成される第2配線層を用いて各電位の電源をチップ全体に供給するチップレベル電源配線のパターンを設計し、第1電源配線レイアウト情報を生成する第2工程と、互いに同電位の前記マクロ内電源接続端と前記チップレベル電源配線とが重なり、且つその重なり量が所定量より大きい同電位電源接続端及び同電位電源配線の有無を調べる第3工程と、前記同電位電源接続端及び前記同電位電源配線が有る場合に、各々のレイアウト情報を抽出する第4工程と、互いに重なっている前記同電位電源接続端と前記同電位電源配線とを接続する接続孔を前記層間絶縁膜の所定位置に形成するための第1接続孔レイアウト情報を生成する第5工程と、前記マクロ内電源接続端の中で、いずれの前記チップレベル電源配線とも接続されていない電源開放端の有無を調べる第6工程と、前記電源開放端が有る場合に、全ての前記電源開放端のレイアウト情報を抽出する第7工程と、前記電源開放端のレイアウト情報及び前記第1電源配線レイアウト情報に基づいて、前記電源開放端を所望の電位の前記チップレベル電源配線に接続するための修正レイアウト情報を生成する第8工程と、を含むことを特徴とする。
【0011】このとき、前記第8工程は、全ての前記電源開放端を、前記層間絶縁膜を介して当該電源開放端を接続すべき電位と異なる電位の前記チップレベル電源配線である妨害配線により当該前記電源開放端が所定面積以上覆われている第1電源開放端とその他の第2電源開放端に区分する第1ステップと、前記第1電源開放端に対する前記妨害配線の重なり解消処理を施す第2ステップと、前記第1電源開放端を所望の電位の前記チップレベル電源配線に接続するための第1修正レイアウト情報を生成する第3ステップと、前記第2電源開放端を所望の電位の前記チップレベル電源配線に接続するための第2修正レイアウト情報を生成する第4ステップと、を含む構成とすることができる。
【0012】又、前記第2ステップは、前記第1電源開放端を覆う前記妨害配線のレイアウト情報を抽出するサブステップと、前記妨害配線パターンを削除するサブステップとを含み、前記第3ステップは、前記第1電源開放端を接続すべき電位を第1電位、前記妨害配線の電位を第2電位として、前記妨害配線パターンを削除した跡に、当該前記第1電源開放端との重なり量が前記所定量以上の重なり部を有し且つ電位が前記第1電位である第1修正電源配線を前記第2配線層に設けるための第1電源修正レイアウト情報を生成するサブステップと、前記第2電位の第2修正電源配線及び第3修正電源配線を前記第2配線層に追加する第2電源修正レイアウト情報を生成するサブステップと、前記第1電源開放端と前記第1修正電源配線とを接続する接続孔を前記層間絶縁膜の所定位置に形成するための第2接続孔レイアウト情報を生成するサブステップとを含み、前記第1修正レイアウト情報が、前記第1電源修正レイアウト情報、前記第2電源修正レイアウト情報、及び前記第2接続孔レイアウト情報を含む構成としてもよい。このとき、前記第2修正電源配線と前記第3修正電源配線は、前記第1修正電源配線を挟む位置に設けるのが好ましい。
【0013】又、前記第2ステップは、前記第1電源開放端を覆う前記妨害配線のレイアウト情報を抽出するサブステップと、前記妨害配線パターンが配置されている第1配線グリッドを抽出するサブステップと、前記妨害配線パターンを削除するサブステップとを含み、前記第3ステップは、前記第1電源開放端を接続すべき電位を第1電位、前記妨害配線の電位を第2電位として、電位が前記第1電位で且つ前記第1電源開放端との重なり量が前記所定量以上である重なり部を有する第1修正電源配線のパターンを前記第1配線グリッド上に配置して第1電源修正レイアウト情報を生成するサブステップと、前記第2電位の第2修正電源配線のパターンを、前記第1配線グリッドの両側に隣接する第2及び第3配線グリッド上に配置して第2電源修正レイアウト情報を生成するサブステップと、前記第1電源開放端と前記第1修正電源配線とを接続する接続孔を前記層間絶縁膜の所定位置に形成するための第2接続孔レイアウト情報を生成するサブステップとを含み、前記第1修正レイアウト情報が、前記第1電源修正レイアウト情報、前記第2電源修正レイアウト情報及び前記第2接続孔レイアウト情報を含む構成としてもよい。
【0014】又、前記第2ステップは、前記第1電源開放端の上を配線禁止領域とする配線禁止領域情報を生成するサブステップと、前記配線禁止領域情報を追加して前記第2配線層の再レイアウトを実施し、第2電源配線レイアウト情報を生成するサブステップと、前記配線禁止領域情報を削除するサブステップとを含み、前記第3ステップは、前記第1電源開放端を接続すべき電位を第1電位、前記妨害配線の電位を第2電位として、前記第1電位のチップレベル電源配線であって、且つ前記第1電源開放端と最短距離の位置にある修正直近電源配線を抽出するサブステップと、前記第1電源開放端との重なり量が前記所定量以上になる重なり部を有する第2引出配線を前記修正直近電源配線に追加する第2引出配線追加レイアウト情報を生成するサブステップと、前記第1電源開放端と前記第2引出配線とを接続する接続孔を前記層間絶縁膜の所定位置に形成するための第4接続孔レイアウト情報を生成するサブステップとを含み、前記第1修正レイアウト情報が、前記第2引出配線追加レイアウト情報及び前記第4接続孔レイアウト情報を含む構成とすることができる。
【0015】又、前記第4ステップは、前記第2電源開放端の各々について、前記第2電源開放端と同電位の前記チップレベル電源配線であって、且つ当該第2電源開放端と最短距離の位置にある直近電源配線を探索し、該直近電源配線のレイアウト情報を抽出する第41サブステップと、前記第2電源開放端との重なり量が前記所定量以上になる重なり部を有する第1引出配線を当該第2電源開放端に対応する前記直近電源配線に追加する第1引出配線追加レイアウト情報を生成する第42サブステップと、前記第2電源開放端と対応する前記第1引出配線とを接続する接続孔を形成する第3接続孔レイアウト情報を生成する第43サブステップとを含み、前記第2修正レイアウト情報が、前記第1引出配線追加レイアウト情報及び前記第3接続孔レイアウト情報を含む構成とすることができる。
【0016】更に、前記第42サブステップは、前記第2電源開放端のレイアウト情報、並びに予め定められた単位引出配線幅及び単位引出配線間間隔に関する情報を用いて各第2電源開放端毎の単位引出配線本数を決定する第1処理と、各前記第2電源開放端について、当該第2電源開放端との重なり量が前記所定量以上になる重なり部を有する単位引出配線を前記第1処理で決定された本数だけ前記当該第2電源開放端に対応する前記直近電源配線に追加する単位引出配線追加レイアウト情報を生成する第2処理とを含み、前記第43サブステップは、各前記第2電源開放端と対応する前記単位引出配線とを接続する接続孔を形成する第5接続孔レイアウト情報を生成し、前記第2修正レイアウト情報が、前記第単位引出配線追加レイアウト情報及び前記第5接続孔レイアウト情報を含む構成とすることができる。
【0017】又、本発明による他のLSIのレイアウト設計方法は、回路接続情報に基づいて所望の電源配線に接続するためのマクロ内電源接続端を第1配線層に備えた機能マクロを含む所定の素子パターンをチップ領域上の所定位置に配置する第1工程と、前記第1配線層よりも上層に所定の層間絶縁膜を介して形成される第2配線層を用いて各電位の電源をチップ全体に供給するチップレベル電源配線のパターンを設計し、第1電源配線レイアウト情報を生成する第2工程と、前記マクロ内電源接続端の中で、前記層間絶縁膜を介して当該電源開放端を接続すべき電位と異なる電位の前記チップレベル電源配線である妨害配線により当該前記電源開放端が所定面積以上覆われている第1電源開放端の有無を調べる第11工程と、前記第1電源開放端が有る場合に、全ての前記第1電源開放端のレイアウト情報を抽出する第12工程と、前記第1電源開放端の上を配線禁止領域とする配線禁止領域情報を生成する第13工程と、前記配線禁止領域情報を追加して前記第2配線層の再レイアウトを実施し、第2電源配線レイアウト情報を生成する第14工程と、前記配線禁止領域情報を削除する第15工程と、前記第1電源開放端が無いことが確認された後で、互いに同電位の前記マクロ内電源接続端と前記チップレベル電源配線とが重なり、且つその重なり量が所定量より大きい同電位電源接続端及び同電位電源配線の有無を調べる第3工程と、前記同電位電源接続端及び前記同電位電源配線が有る場合に、各々のレイアウト情報を抽出する第4工程と、互いに重なっている前記同電位電源接続端と前記同電位電源配線とを接続する接続孔を前記層間絶縁膜の所定位置に形成するための第1接続孔レイアウト情報を生成する第5工程と、いずれの前記チップレベル電源配線とも接続されていない第2電源開放端の有無を調べる第16工程と、前記第2電源開放端が有る場合に、全ての前記第2電源開放端のレイアウト情報を抽出する第17工程と、前記第2電源開放端のレイアウト情報及び前記第2電源配線レイアウト情報に基づいて、前記第2電源開放端を所望の電位の前記チップレベル電源配線に接続するための修正レイアウト情報を生成する第18工程と、を含むことを特徴とする。
【0018】このとき、前記第18工程は、前記チップレベル電源配線の中で、各前記第2電源開放端と同電位で且つ当該第2電源開放端と最短距離の位置にある直近電源配線を探索し、該直近電源配線のレイアウト情報を抽出する第181ステップと、各前記第2電源開放端について、当該第2電源開放端との重なり量が前記所定量以上になる重なり部を有する引出配線を当該第2電源開放端に対応する前記直近電源配線に追加する引出配線追加レイアウト情報を生成する第182ステップと、各前記引出配線と対応する前記第2電源開放端とを接続する接続孔を形成する第4接続孔レイアウト情報を生成する第183ステップと、を含む構成とすることができる。
【0019】
【発明の実施の形態】次に、本発明について図面を参照して説明する。
【0020】尚、以下の説明は本発明の特徴部分であるマクロ内電源接続端とチップレベル電源配線との接続方法のみについて行う。他の素子への電源供給配線や信号配線のレイアウト設計については、現在一般的に使用されている公知の技術を用いればよいので、それらについての説明は全て省略する。
【0021】図1は、本発明のLSIのレイアウト設計方法の一実施形態を示す概略フローチャートであり、図2は図1の第8工程P8の詳細フローチャートである。又、図3は図2の第2ステップS2と第3ステップS3の一例の詳細フローチャートであり、図4は図2の第4ステップS4の一例の詳細フローチャートである。以下、図1〜4を適宜参照して説明する。
【0022】本実施形態のLSIのレイアウト設計方法は、回路接続情報に基づいて、所望の電源配線に接続するためのマクロ内電源接続端を第1配線層に備えた機能マクロを含む所定の素子パターンをチップ領域上の所定位置に配置する第1工程P1と、第1配線層よりも上層に所定の層間絶縁膜を介して形成される第2配線層を用いて各電位の電源をチップ全体に供給するチップレベル電源配線のパターンを設計し、第1電源配線レイアウト情報を生成する第2工程P2と、互いに同電位のマクロ内電源接続端とチップレベル電源配線とが重なり、且つその重なり量が所定量より大きい同電位電源接続端及び同電位電源配線の有無を調べる第3工程P3と、同電位電源接続端及び同電位電源配線が有る場合に、各々のレイアウト情報を抽出する第4工程P4と、互いに重なっている同電位電源接続端と同電位電源配線とを接続する接続孔を層間絶縁膜の所定位置に形成するための第1接続孔レイアウト情報を生成する第5工程P5と、マクロ内電源接続端の中で、いずれのチップレベル電源配線とも接続されていない電源開放端の有無を調べる第6工程P6と、電源開放端が有る場合に、全ての電源開放端のレイアウト情報を抽出する第7工程P7と、電源開放端のレイアウト情報及び第1電源配線レイアウト情報に基づいて、電源開放端を所望の電位のチップレベル電源配線に接続するための修正レイアウト情報を生成する第8工程P8と、を含み構成される。
【0023】又、第8工程P8は、全ての電源開放端を、層間絶縁膜を介して当該電源開放端を接続すべき電位と異なる電位のチップレベル電源配線である妨害配線により当該電源開放端が所定面積以上覆われている第1電源開放端とその他の第2電源開放端に区分する第1ステップS1と、第1電源開放端に対する妨害配線の重なり解消処理を施す第2ステップS2と、第1電源開放端を所望の電位のチップレベル電源配線に接続するための第1修正レイアウト情報を生成する第3ステップS3と、第2電源開放端を所望の電位のチップレベル電源配線に接続するための第2修正レイアウト情報を生成する第4ステップS4と、を含み構成される。
【0024】更に、第2ステップS2は、第1電源開放端を覆う妨害配線のレイアウト情報を抽出するサブステップS201と、妨害配線パターンを削除するサブステップS202とを含み、第3ステップS3は、第1電源開放端を接続すべき電位を第1電位、妨害配線の電位を第2電位として、妨害配線パターンを削除した跡に、当該第1電源開放端との重なり量が所定量以上の重なり部を有し且つ電位が第1電位である第1修正電源配線を第2配線層に設けるための第1電源修正レイアウト情報を生成するサブステップS301と、第2電位の第2修正電源配線を第2配線層に追加する第2電源修正レイアウト情報を生成するサブステップS302と、第1電源開放端と第1修正電源配線とを接続する接続孔を層間絶縁膜の所定位置に形成するための第2接続孔レイアウト情報を生成するサブステップS303とを含み、第4ステップS4は、チップレベル電源配線の中で、各第2電源開放端と同電位で且つ当該第2電源開放端と最短距離の位置にある直近電源配線を探索し、該直近電源配線のレイアウト情報を抽出する第41サブステップS41と、各第2電源開放端について、当該第2電源開放端との重なり量が所定量以上になる重なり部を有する第1引出配線を当該第2電源開放端に対応する直近電源配線に追加する第1引出配線追加レイアウト情報を生成する第42サブステップS42と、各引出配線と対応する第2電源開放端とを接続する接続孔を形成する第4接続孔レイアウト情報を生成する第43サブステップS43とを含み構成されている。
【0025】尚、第8工程P8で生成される修正レイアウト情報には、妨害配線パターンの削除情報、第1修正レイアウト情報及び第2修正レイアウト情報が含まれる。又、第1修正レイアウト情報には、第1電源修正レイアウト情報,第2電源修正レイアウト情報及び第2接続孔レイアウト情報が含まれ、第2修正レイアウト情報には、第1引出配線追加レイアウト情報及び第4接続孔レイアウト情報が含まれている。
【0026】次に、本実施形態の動作を、図20(a)に示すような機能マクロ20をチップ1上に搭載するLSIを例として説明する。尚、以下ではマクロ内電源接続端が形成される第1配線層を例えば第4層のアルミニウム配線層(以下、単に第4Alとする)とし、チップレベル電源配線が形成される第2配線層を第5層のアルミニウム配線層(以下、単に第5Alとする)として説明する。又、チップレベル電源配線は高電位側電源配線(以下、VDD配線とする)及び低電位側電源配線(以下、GND配線とする)からなり、マクロ内電源接続端は高電位側電源接続端(以下、VDD接続端とする)及び低電位側電源接続端(以下、GND接続端とする)からなるものとする。又、チップ1の形状は矩形で互いに直交する第1及び第2の辺の方向を、それぞれX方向及びY方向としたとき、チップレベル電源配線は、環状配線の中にX方向に平行に配置されるものとする。又、図5〜9は、本実施形態を説明するための主な設計ステップにおけるチップ1の関連する概略パターンを模式的に示す平面図である。但し、図6〜9については煩瑣を避けて分かり易くするため図5の機能マクロ20の領域部のみを図示している。又、図8では(a)のA部を拡大して(b)に示し、図9では(a)のB1,B2部をそれぞれ拡大して(b),(c)に示している。
【0027】まず、第1工程P1で、図示されていない回路接続情報に基づき機能マクロ20を他の素子パターン(図示せず)と共に図5のようにチップ1上の所定の位置に配置する。
【0028】次に、第2工程P2で、図5のように第5Alを用いて環状GND配線6、この環状GND配線6の中にX方向に平行に設けられるGND配線11,13,15,17、並びに他の配線層(通常は第2配線層である第5Alよりも更に上層の配線層)で形成される環状VDD配線7の中にX方向に平行に設けられるVDD配線12,14,16,18をチップ1上に配線し、第1電源配線レイアウト情報を生成する。尚、環状GND配線6及び環状VDD配線7については、これらに限定されるものでなく、双方を第5Al或いは他の配線層で形成してもよい。
【0029】次に、第3工程P3で、第2工程P2で配線されたチップレベル電源配線において、互いに同電位なチップレベル電源配線とマクロ内電源接続端とが重なり部を有し、且つその重なり量が所定量より大きい同電位電源配線と同電位電源接続端の有無を調べ、該当する同電位電源配線と同電位電源接続端が有る場合は、第4工程P4で全ての同電位電源配線と同電位電源接続端のレイアウト情報を抽出する。尚、重なり部の所定量は、例えば重なり部に同電位電源配線と同電位電源接続端を接続する接続孔を形成する領域を確保できるように定めておけばよい。例えば図5の例では、第5AlのVDD配線12と機能マクロのVDD接続端21とを、それぞれ同電位電源配線と同電位電源接続端として抽出する(図5)。
【0030】次に、第5工程P5で、第5AlのVDD配線12と機能マクロのVDD接続端21との重なり部の層間絶縁膜(図示せず)に、これらを接続する接続孔51を形成するための第1接続孔レイアウト情報を生成する(図6)。
【0031】次に、第6工程P6で、いずれのチップレベル電源配線とも接続されていないマクロ内電源接続端である電源開放端の有無を調べる。そして、電源開放端が有る場合は、第7工程P7で全ての電源開放端のレイアウト情報を抽出する。チップ1の場合は、GND接続端22,24,及びVDD接続端23が電源開放端となっており、これらのレイアウト情報が抽出される(図6)。
【0032】次に、第8工程P8で、これらの電源開放端のレイアウト情報及び第1電源配線レイアウト情報を用いて、各電源開放端を所望の電位のチップレベル電源配線に接続する修正レイアウト情報を生成する。具体的には、第1ステップS1で全ての電源開放端を、層間絶縁膜を介して当該電源開放端を接続すべき電位と異なる電位のチップレベル電源配線である妨害配線により当該電源開放端が所定面積以上覆われている第1電源開放端とその他の第2電源開放端に区分する。チップ1では、GND接続端22がVDD配線14に覆われた第1電源開放端であり、VDD接続端23及びGND接続端24が第2電源開放端である(図6)。
【0033】次に、第2ステップでGND接続端22の重なり解消処理を施す。具体的には、サブステップS201で、GND接続端22を覆う妨害配線であるVDD配線14のレイアウト情報を抽出し、サブステップS202で、VDD配線14のパターンを削除する(図7)。
【0034】次に、第3ステップS3で、GND接続端22をGND電位のチップレベル電源配線に接続するための第1修正レイアウト情報を生成する。具体的には、サブステップS301で、VDD配線14のパターンを削除した跡に、GND接続端22との重なり量が所定量以上の重なり部を有し且つ電位がGND電位であるGND配線61を第1修正電源配線として第5Alに設けるための第1電源修正レイアウト情報を生成する。次に、サブステップS302でVDD電位のVDD配線63,64を第2修正電源配線として第5Alに設けるための第2電源修正レイアウト情報を生成し、サブステップS303で、GND接続端22とGND配線61とを接続する接続孔52を層間絶縁膜の所定位置に形成するための第2接続孔レイアウト情報を生成する(図8)。尚、VDD配線63,64は、GND配線61をY方向から挟む位置に配置する。第1修正レイアウト情報には、前述した、第1電源修正レイアウト情報、第2電源修正レイアウト情報、及び第2接続孔レイアウト情報が含まれる。
【0035】次に、第4ステップS4で、第2電源開放端を所望の電位のチップレベル電源配線に接続するための第2修正レイアウト情報を生成する。詳細には、まず第41サブステップS41において、チップ1の第2電源開放端であるVDD接続端23及びGND接続端24について、VDD配線16及びGND配線17をそれぞれの直近電源配線として探索し、これらのレイアウト情報を抽出する。次に第42サブステップS42で、VDD接続端23との重なり量が所定量以上になる重なり部を有し且つこのVDD接続端23に対応する直近電源配線であるVDD配線16と接続する第1引出配線81、及びGND接続端24との重なり量が所定量以上になる重なり部を有し且つこのGND接続端24に対応する直近電源配線であるGND配線17と接続する第1引出配線82の第1引出配線追加レイアウト情報を生成する。次に、第43サブステップS43で、第1引出配線81とVDD接続端23とを接続する接続孔53、及び第1引出配線82とGND接続端24とを接続する接続孔54を含む接続孔を形成する第3接続孔レイアウト情報を生成する(図9)。第2修正レイアウト情報には、前述した第1引出配線追加レイアウト情報及び第3接続孔レイアウト情報が含まれる。
【0036】又、第8工程P8における修正レイアウト情報には、妨害配線であるVDD配線14のレイアウト情報の削除情報、第1修正レイアウト情報及び第2修正レイアウト情報を含まれる。
【0037】尚、上記実施形態では、重なり解消処理を、GND接続端22の上をVDD配線14が覆い妨害配線となった例について説明したが、VDD接続端の上をGND配線が覆った場合についても、同様にして重なり解消処理を施すことができることは明らかであり、詳細な説明は省略する。
【0038】以上説明した通り、本実施形態のレイアウト設計方法により、機能マクロの電源接続構造にとらわれること無く、チップ上に機能マクロを90度回転させて配置しても、機能マクロの電源接続端を全て所望のチップレベル電源配線に接続することができるので、十分な電源供給が可能となる。
【0039】従って、機能マクロの電源接続構造に例えば図22のような特別な構造を用いる必要がないので機能マクロ内の配線性を低下させることがなく、機能マクロのサイズの増大を抑制できる。
【0040】更に、本実施形態のレイアウト設計方法によれば、機能マクロの電源接続構造とチップの電源配線構造とを独立に決定しても、各マクロ内電源接続端を全て所望のチップレベル電源配線に接続できるので、機能マクロの電源接続構造に対する設計自由度が高まり、機能マクロの消費電力に応じた最適な電源接続構造を採用することができる。すなわち、機能マクロの消費電力が小さければ、マクロ内電源接続端のサイズを小さくしたり、数を減らしたりすることができるので、機能マクロ内の配線性が向上する。
【0041】次に、図2に示す第8工程P8の第2ステップS2と第3ステップS3の第1変形例について説明する。図10は、第2ステップS2と第3ステップS3の第1変形例の詳細フローチャートである。CAD(Computer Aided Design )装置による自動レイアウト設計では、通常各パターンがチップ領域上に仮想的に所定のピッチで設定されるグリッド(格子)上に配置される。この第1変形例は、少なくともチップレベル電源配線が配線グリッド上に配置されている場合を想定している。図10を参照すると、この第1変形例の第2ステップS2は、第1電源開放端を覆う前記妨害配線のレイアウト情報を抽出するサブステップS211と、妨害配線パターンが配置されている第1配線グリッドを抽出するサブステップS212と、妨害配線パターンを削除するサブステップS213とを含み、第3ステップS3は、第1電源開放端を接続すべき電位を第1電位、妨害配線の電位を第2電位として、電位が前記第1電位で且つ第1電源開放端との重なり量が所定量以上である重なり部を有する第1修正電源配線のパターンを第1配線グリッド上に配置して第1電源修正レイアウト情報を生成するサブステップ311と、第2電位の第2修正電源配線のパターンを、第1配線グリッドの両側に隣接する第2及び第3配線グリッド上に配置して第2電源修正レイアウト情報を生成するサブステップ312と、第1電源開放端と第1修正電源配線とを接続する接続孔を前記層間絶縁膜の所定位置に形成するための第2接続孔レイアウト情報を生成するサブステップ313とを含み構成されている。
【0042】この第1変形例の動作は、チップ1を例にすると、まずサブステップS211で、サブステップ201と同様、GND接続端22を覆う妨害配線であるVDD配線14のレイアウト情報を抽出する。次に、サブステップS212で、VDD配線14のパターンが配置されているX方向の第1グリッド71を抽出し、サブステップS213で、VDD配線14のパターンを削除する(図7)。
【0043】次に、サブステップ311で、GND電位の第1修正電源配線であるGND配線61のパターンを第1グリッド71上に配置して第1電源修正レイアウト情報を生成する。次に、サブステップ312で、VDD電位の第2修正電源配線であるVDD配線63,64のパターンを、第1グリッド71の両側に隣接する第2グリッド72及び第3グリッド73上に配置して第2電源修正レイアウト情報を生成する。次に、サブステップ313で、GND接続端22とGND配線61とを接続する接続孔52を層間絶縁膜の所定位置に形成するための第2接続孔レイアウト情報を生成する(図8)。
【0044】次に、図2に示す第8工程P8の第2ステップS2と第3ステップS3の第2変形例について説明する。図11は、第2ステップS2と第3ステップS3の第2変形例の詳細フローチャートである。図11を参照すると、この第2変形例の第2ステップS2は、第1電源開放端の上を配線禁止領域とする配線禁止領域情報を生成するサブステップS221と、配線禁止領域情報を追加して第2配線層の再レイアウトを実施し、第2電源配線レイアウト情報を生成するサブステップS222と、配線禁止領域情報を削除するサブステップS223とを含み、第3ステップは、第1電源開放端を接続すべき電位を第1電位、妨害配線の電位を第2電位として、第1電位のチップレベル電源配線であって、且つ第1電源開放端と最短距離の位置にある修正直近電源配線を第2電源配線レイアウト情報から抽出するサブステップS321と、第1電源開放端との重なり量が所定量以上になる重なり部を有する第2引出配線を修正直近電源配線に追加する第2引出配線追加レイアウト情報を生成するサブステップS322と、第1電源開放端と第2引出配線とを接続する接続孔を層間絶縁膜の所定位置に形成するための第4接続孔レイアウト情報を生成するサブステップS323とを含み構成されている。
【0045】次に、この第2変形例の動作を説明する。第2変形例の動作の説明は、図20(b)に示すような機能マクロ40をチップ5上に搭載するLSIを例として説明する。尚、機能マクロ40についても、マクロ内電源接続端が形成される第1配線層を第4Alとし、チップレベル電源配線が形成される第2配線層を第5Alとして説明する。又、チップレベル電源配線はVDD配線及びGND配線からなり、マクロ内電源接続端はVDD接続端42,44及びGND接続端41,43からなるものとする。又、チップ5の形状は矩形で互いに直交する第1及び第2の辺の方向を、それぞれX方向及びY方向としたとき、チップレベル電源配線は、環状配線の中にX方向に平行に配置されるものとする。図12〜14は第2変形例の動作を説明するための主な設計ステップにおけるチップ5の関連する概略パターンを模式的に示す平面図である。但し、図13,14については煩瑣を避けて分かり易くするため、図12の機能マクロ40の領域部のみを図示している。又、図14では、(a)のC1,C2,C3部をそれぞれ拡大して(b),(c),(d)に示している。
【0046】チップ5の例においても、第1工程P1〜第7工程P7、第8工程P8の第1ステップS1及び第4ステップS4については、上記実施形態のチップ1と同様に処理できるので、その部分の説明は省略し、第2ステップS2及び第3ステップS3についてのみ説明する。尚、チップ5の例では、GND配線34,VDD接続端42,並びにGND接続端43及びVDD接続端44が、それぞれ妨害配線,妨害配線に覆われた第1電源開放端,並びに第2電源開放端となっている。
【0047】図11〜図14を参照すると、まずサブステップS221で、妨害配線であるGND配線34に覆われたVDD接続端42の上を配線禁止領域とする第1配線禁止情報を生成する。次に、サブステップS222で、第1配線禁止情報を追加して第5Alの再レイアウトを実施し、第2電源配線レイアウト情報を生成し、サブステップS223で、第1配線禁止情報を削除する(図12,13)。尚、サブステップS222における再レイアウト時に、妨害配線であるGND配線34以外のVDD配線31,33,35,37及びGND配線32,36,38のパターン及び位置に関する第1電源配線レイアウト情報に含まれる内容を保持するようにしておけば、第2電源配線レイアウト情報は、第1電源配線レイアウト情報からGND配線34のレイアウト情報が削除されると共にGND配線34を配線グリッドに合わせてVDD接続端42を覆わない位置まで移動させた例えばGND配線34aのレイアウト情報が追加されたものとなる。
【0048】次に、サブステップ321で、VDD接続端42に対応する修正直近電源配線として第2電源配線レイアウト情報の中からVDD配線33のレイアウト情報を抽出し、サブステップ322で、VDD接続端42との重なり量が所定量以上になる重なり部を有する第2引出配線85をVDD接続端42に対応する修正直近電源配線であるVDD配線33に追加する第2引出配線追加レイアウト情報を生成する(図14)。次に、サブステップ323で、VDD接続端42と第2引出配線85とを接続する接続孔57を層間絶縁膜の所定位置に形成するための第4接続孔レイアウト情報を生成する(図14)。
【0049】尚、チップ5の例でも、第4ステップS4は上記実施形態の場合と全く同様にして次のように処理される。まず、それぞれの直近電源配線であるGND配線36とVDD配線37のレイアウト情報を抽出した後、GND接続端43との重なり量が所定量以上になる重なり部を有する第1引出配線83及びVDD接続端44との重なり量が所定量以上になる重なり部を有する第1引出配線84を、GND配線36及びVDD配線47にそれぞれ追加するための第1引出配線追加レイアウト情報を生成し、次に、第1引出配線83とGND接続端43とを接続する接続孔56、及び第1引出配線84とVDD接続端44とを接続する接続孔55を形成する第3接続孔レイアウト情報を生成する(図14)。
【0050】上述の通り、図2に示す第8工程P8の第2ステップS2と第3ステップS3の変形例においても、上記実施形態と同様に全てのマクロ内電源接続端を所望のチップレベル電源配線に接続することができる。
【0051】次に、図2に示す第8工程P8の第4ステップS4の変形例について説明する。より具体的には、図4の第42サブステップS42及び第43サブステップS43を変形したもので、直近電源配線から所定の幅の単位引出配線を櫛歯状に追加形成するものである。図15は、第42サブステップS42及び第43サブステップS43の変形例の詳細フローチャートである。図15を参照すると、変形例の第42サブステップS42は、第2電源開放端のレイアウト情報、並びに当該機能マクロの消費電力に応じて定められた単位引出配線幅及び単位引出配線間間隔情報に基づいて単位引出配線本数を決定する第1処理S421と、各第2電源開放端について、当該第2電源開放端に対応する直近電源配線に、第2電源開放端と所定の重なり量の重なり部を有する単位引出配線を、第1処理S421で決定された本数だけ追加するための単位引出配線追加レイアウト情報を生成する第2処理S422とを含んで構成され、第43サブステップS43では第2電源開放端と単位引出配線とを接続する接続孔を形成するための第5接続孔レイアウト情報を生成する。
【0052】次に第4ステップS4の変形例の動作について説明する。図16は、単位引出配線幅及び単位引出配線間間隔を例えばそれぞれh及びgとして、チップ1で第2電源開放端となっていたVDD接続端23及びGND接続端24を、それぞれに対応する直近電源配線に接続する際にこの変形例を適用したときの機能マクロ20部分の模式的な平面図で、(a)は機能マクロ20の領域全体を示す全体平面図、(b),(c)はそれぞれ(a)のD1部,D2部の拡大平面図である。尚、第1工程P1〜第7工程P7、第8工程P8の第1ステップS1〜第3ステップS3については上記実施形態と同じであるので説明は省略する。
【0053】図4,図15,図16を参照すると、まず第41サブステップS41で、VDD接続端23及びGND接続端24のレイアウト情報を抽出する。次に、第42サブステップS42の第1処理S421で、VDD接続端23及びGND接続端24のレイアウト情報、並びに機能マクロ20の消費電力に応じて定められた単位引出配線幅h及び単位引出配線間間隔gに基づいて単位引出配線本数をそれぞれ4本と定める。次に、第2処理S422で、VDD配線16に幅hの単位引出配線87を間隔gで4本、又GND配線17に幅hの単位引出配線88を間隔gで4本、それぞれ追加するための単位引出配線追加レイアウト情報を生成する。次に、第43サブステップS43で、VDD接続端23と単位引出配線87を接続する接続孔58及びGND接続端24と単位引出配線88を接続する接続孔59をそれぞれの重なり部の層間絶縁膜に形成するための第5接続孔レイアウト情報を生成する。このように、第2電源開放端と所望のチップレベル電源配線との接続に、第4ステップS4の変形例を適用することにより、機能マクロの消費電力に応じた必要最小限の本数の単位引出配線で、各第2電源開放端を所望のチップレベル電源配線に接続可能となるので、配線効率が向上する。又、マクロ内電源接続端と対応する電位のチップレベル電源配線とが交錯するような場合にも、チップレベル電源配線を変更することなく容易に接続することができる。具体的には、例えばチップ1の機能マクロ20が、図17の機能マクロ20aのように互いに近接したVDD接続端25とGND接続端26を更に備えていた場合、VDD配線18とGND配線17がそれぞれの直近電源配線となる。このため、これらの接続端を対応する直近電源配線と接続するために第1引出配線81,82のような引出配線を用いると、どちらか一方が接続できなくなる。しかし、上述した第4ステップS4の変形例を適用すれば、図17に示すとおりVDD接続端25とVDD配線18の接続には複数の単位引出配線87を、又、GND接続端26とGND配線17の接続には複数の単位引出配線88をそれぞれ設けることができ、更にVDD配線18と単位引出配線87を接続孔58により、又GND配線17と単位引出配線88を接続孔59によりそれぞれ接続できる。
【0054】以上説明したように、本発明のLSIのレイアウト設計方法によれば、機能マクロをチップ上へ回転配置しても、全てのマクロ内電源接続端を所望のチップレベル電源配線に接続することができるので、機能マクロを含むレイアウト設計の自由度が増すという効果が得られる。しかも、このときマクロ内電源接続端の構造、サイズ、間隔等は、機能マクロの消費電力に応じて定めることが可能であり、機能マクロのサイズの増大を抑制することができるという効果も得られる。
【0055】尚、本発明は上記実施形態の説明に限定されるものでなく、その要旨の範囲内で種々変更が可能である。
【0056】例えば、上記実施形態の説明においては、第2工程P2の後で同電位電源接続端と同電位チップレベル電源配線の有無を確認し、ある場合にはそれらの接続処理を施した後で、電源開放端の接続処理を行っていたが、第1電源開放端の有無の確認と、第1電源開放端が有る場合にその重なり解消処理を先に行い、その後で全てのマクロ内電源接続端とチップレベル電源配線との接続処理を行うようにしてもよい。図18は、第1電源開放端の重なり解消処理を先に行う場合の一例のフローチャートであり、図19は図18の第18工程P18の詳細フローチャートである。尚、図18,19のフローチャートの個々の工程或いはステップの処理内容は、上記実施形態の説明の中に含まれているので、詳細な説明は省略する。このように第1電源開放端の重なり解消処理を先に施すことで、チップレベル電源配線の再レイアウトを行う際の自由度が増すというメリットが得られる。
【0057】又、複数の単位引出配線をチップレベル電源配線に追加してマクロ内電源接続端と接続する方法は、第2電源開放端を例として説明したが、チップ5に搭載した機能マクロ40のVDD接続端42のように、第1電源開放端の重なり解消処理の結果が第2電源開放端と同じ状態になっていれば(図13)、第1電源開放端であったVDD接続端42に対しても適用できることは明らかである。
【0058】又、上記実施形態では、マクロ内電源接続端を形成する第1配線層及びチップレベル電源配線を形成する第2配線層を、それぞれ第4層目及び第5層目の配線層で形成した例で説明したが、これらもチップの規模、構成、製造技術等に応じて適宜変更できることは明らかである。
【0059】
【発明の効果】以上説明したように、本発明のLSIのレイアウト設計方法によれば、機能マクロのマクロ内電源接続構造に関わらず、機能マクロを回転配置してもマクロ内電源接続端を所望のチップレベル電源配線に接続でき、LSIのレイアウト設計の自由度を増すことができるという効果が得られる。
【0060】又、マクロ内電源接続端の構造、サイズ、間隔等は、機能マクロの消費電力に応じて定めることが可能であり、機能マクロのサイズの増大を抑制することができるという効果も得られる。




 

 


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