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発明の名称 シリアル転送回路
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2003−196167(P2003−196167A)
公開日 平成15年7月11日(2003.7.11)
出願番号 特願2001−392392(P2001−392392)
出願日 平成13年12月25日(2001.12.25)
代理人 【識別番号】100109313
【弁理士】
【氏名又は名称】机 昌彦 (外2名)
【テーマコード(参考)】
5B048
5B083
【Fターム(参考)】
5B048 AA04 FF01 
5B083 BB06 EE06 EF05
発明者 行木 浩
要約 課題
テスト時間を短縮し、テストパタンの作成工数を削減し、テストコストまたは製品コストを削減する。

解決手段
シリアル出力シフトレジスタ5は、複数段ビットで構成され、その終段ビットは、終段セレクタ,Dフリップフロップとを備える。終段セレクタは、1段前のビット出力と、シリアル出力バッファレジスタ4からのパラレルデータの終段対応ビット信号と、シリアル入力シフトレジスタ2の初段のビット出力とを入力し、テスト信号に対応してシリアル入力シフトレジスタ2の初段ビットの出力を選択する。テスト信号に対応してシリアル入力シフトレジスタ2の初段ビットの出力を選択し、Dフリップフロップは、終段セレクタの出力をデータ入力し、シリアル転送クロック信号に同期して出力する。
特許請求の範囲
【請求項1】 複数段ビットで構成されシリアルデータを初段ビットから終段ビットへシリアルにシフト入力し複数ビット並列にデータ出力するシリアル入力シフトレジスタと、複数段ビットで構成され複数ビット並列にパラレルデータを入力しシリアルデータを初段ビットから終段ビットへシフト出力するシリアル出力シフトレジスタとを備えるシリアル転送回路において、前記シリアル出力シフトレジスタの終段ビットが、テストモード時に前記シリアル入力シフトレジスタの初段のビット出力を選択して入力しシリアル転送クロック信号に同期して出力することを特徴とするシリアル転送回路。
【請求項2】 前記シリアル出力シフトレジスタの終段ビットが、テストモード時に前記シリアル入力シフトレジスタの初段のビット出力を選択する終段セレクタと、この終段セレクタの出力をデータ入力しシリアル転送クロック信号に同期して出力するDフリップフロップとを備える、請求項1記載のシリアル転送回路。
【請求項3】 前記終段セレクタが、1段前のビット出力と、前記パラレルデータの終段対応ビット信号と、前記シリアル入力シフトレジスタの初段のビット出力とを入力し、テストモード時を示すテスト信号に対応して前記シリアル入力シフトレジスタの初段ビットの出力を選択する、請求項2記載のシリアル転送回路。
【請求項4】 前記終段セレクタが、前記テスト信号がインアクティブのとき、1段前のビット出力、または、前記パラレルデータの終段対応ビット信号をシリアル変換信号に対応して選択する、請求項3記載のシリアル転送回路。
【請求項5】 前記終段セレクタが、1段前のビット出力、または、前記パラレルデータの終段対応ビット信号を前記シリアル変換信号に対応して選択するセレクタと、このセレクタの出力、または、前記シリアル入力シフトレジスタの初段のビット出力を前記テスト信号に対応して選択するセレクタとを備える、請求項4記載のシリアル転送回路。
【請求項6】 前記シリアル出力シフトレジスタの初段ビットが、前記パラレルデータの初段対応ビット信号または値“0”を前記シリアル変換信号に対応して選択する初段セレクタと、この初段セレクタの出力をデータ入力し前記シリアル転送クロック信号に同期して出力するDフリップフロップとを備え、前記シリアル出力シフトレジスタの2段目から終段の前段までの各段ビットが、1段前のビット出力および前記パラレルデータの対応ビット信号を入力し前記シリアル変換信号に対応して前記パラレルデータの対応ビット信号を選択するセレクタと、このセレクタの出力をデータ入力し前記シリアル転送クロック信号に同期して出力するDフリップフロップとを備える、請求項4または5記載のシリアル転送回路。
【請求項7】 パラレル変換信号に対応して前記シリアル入力シフトレジスタから並列にデータを入力して一時格納しシリアル入力読出信号に対応して内部データバスへバス出力するシリアル入力バッファレジスタと、シリアル出力書込信号に対応して前記内部データバスから並列にデータを入力して一時格納し前記シリアル出力シフトレジスタへ前記パラレルデータを出力するシリアル出力バッファレジスタとを備える、請求項6記載のシリアル転送回路。
発明の詳細な説明
【0001】
【発明の属する技術分野】本発明は、シリアル転送回路に関し、特に、シリアルデータを送受信するシリアル転送回路に関する。
【0002】
【従来の技術】従来、この種のシリアル転送回路は、単体またはマイクロコンピュータ内蔵で広く用いられ、複数ビット並列のデータをシリアル変換してシリアルデータを転送し、また、転送されたシリアルデータをパラレル変換する。
【0003】たとえば、図3は、この従来のシリアル転送回路の例を示す回路図である。この従来のシリアル転送回路は、シリアル入力のデータ変換部として、入力バッファ1,シリアル入力シフトレジスタ2,シリアル入力バッファレジスタ3を備え、シリアル出力のデータ変換部として、シリアル出力バッファレジスタ4,シリアル出力シフトレジスタ5,出力バッファ6を備える。ここで、これらブロック1〜6以外のブロックは、説明の便宜上、省略され、図示されていない。
【0004】入力バッファ1は、入力端子からシリアルデータを入力および増幅し、シリアル入力シフトレジスタ2へ出力する。
【0005】シリアル入力シフトレジスタ2は、複数段ビットで構成され、シリアル転送クロック信号に同期して、入力バッファ1からシリアルデータを初段ビットから終段ビットへシリアルにシフト入力し、シリアル入力バッファレジスタ3へ複数ビット並列にデータを出力する。また、このシリアル入力シフトレジスタ2の各段ビットはDフリップフロップを備え、これらDフリップフロップは、入力バッファ1,前段のビットの出力をデータ入力し、シリアル転送クロック信号に同期して出力する。
【0006】シリアル入力バッファレジスタ3は、パラレル変換信号に対応して、シリアル入力シフトレジスタ2から並列にデータを入力して一時格納し、シリアル入力命令の実行に対応したシリアル入力読出信号に基づき内部データバスへバス出力する。ここで、パラレル変換信号は、図示していないシリアル入力の制御部で、シリアル入力シフトレジスタ2におけるシリアルデータの全ビット入力状態に応じて生成される。
【0007】また、シリアル出力バッファレジスタ4は、シリアル出力命令の実行に対応したシリアル出力書込信号に基づき、内部データバスから並列にデータを入力して一時格納し、シリアル出力シフトレジスタ5へ出力する。
【0008】シリアル出力シフトレジスタ5は、複数段ビットで構成され、シリアル変換信号に対応して、シリアル出力バッファレジスタ4から複数ビット並列にパラレルデータを入力し、シリアル転送クロック信号に同期して、シリアルデータを初段ビットから終段ビットへシフト出力する。ここで、シリアル変換信号は、図示していないシリアル出力の制御部で、シリアル出力シフトレジスタ5におけるシリアルデータの全ビット出力状態に応じて生成される。
【0009】このシリアル出力シフトレジスタ5の初段ビットは、初段セレクタ,Dフリップフロップを備え、初段セレクタは、パラレルデータの初段対応ビット信号または値“0”をシリアル変換信号に対応して選択し、Dフリップフロップは、この初段セレクタの出力をデータ入力しシリアル転送クロック信号に同期して出力する。また、シリアル出力シフトレジスタの2段目から終段までの各段ビットは、セレクタ,Dフリップフロップを備え、セレクタは、1段前のビット出力およびパラレルデータの対応ビット信号を入力し、シリアル変換信号に対応して、パラレルデータの対応ビット信号を選択し、Dフリップフロップは、このセレクタの出力をデータ入力しシリアル転送クロック信号に同期して出力する。
【0010】出力バッファ6は、シリアル出力バッファレジスタ4のシリアル出力を増幅し、シリアルデータを出力端子へ出力する。
【0011】次に、この従来のシリアル転送回路をテストする場合について、簡単に説明する。
【0012】たとえば、シリアル転送回路がCPUと共に集積化されシリアル入力およびシリアル出力を連続して行うファンクションテストの場合、次のようなファンクション動作のテストパタンを作成する。
【0013】まず、リセット後、シリアル転送回路をイネーブル制御、システム転送クロック信号、データ長など初期設定し、シリアルデータを入力端子へシステム転送クロック信号に同期して入力する。この後、シリアル入力シフトレジスタ2におけるシリアルデータの全ビット入力状態に応じて、パラレル変換信号が内部生成され、シリアル入力シフトレジスタ2のシリアルデータが、シリアル入力バッファレジスタ3へ並列に入力および一時格納される。この一時格納状態に応じて、シリアル入力の命令を実行し、シリアル入力バッファレジスタ3のデータは、内部データバスを介してCPU内部レジスタにロードされる。
【0014】次に、シリアル出力バッファレジスタ4の一時格納状態に応じて、CPUがシリアル出力の命令を実行し、CPU内部レジスタのデータは、内部データバスを介してシリアル出力バッファレジスタ4へ一時格納され、シリアル出力シフトレジスタ5におけるシリアルデータの全ビット出力状態に応じて、シリアル変換信号が内部生成され、シリアル出力バッファレジスタ4のデータは、シリアル出力シフトレジスタ5に格納され、システム転送クロック信号に同期してシフト出力され、シリアルデータが出力端子へ外部出力される。
【0015】このようなファンクション動作のテストパタンを作成し、テスタにより、シリアル転送回路が出力端子へ外部出力したシリアルデータと期待値とが比較テストされる。また、このようなシリアル入力およびシリアル出力を連続して行うファンクションテストは、シリアルデータのパタンおよび初期設定を変更して繰り返される。
【0016】なお、上述したシリアル入力およびシリアル出力を連続して行うファンクションテストの代わりに、シリアル入力およびシリアル出力を独立にテストするファンクションテストも可能である。すなわち、シリアルデータをシフト入力およびパラレル変換し、ロードされたCPU内部レジスタのデータを出力命令の実行により外部出力し期待値と比較テストし、入力命令の実行により外部入力およびロードされたCPU内部レジスタのデータをシリアル変換しシリアルデータを外部出力し期待値と比較テストすることもできる。
【0017】また、これらシリアル入力またはシリアル出力のファンクションテスト以外に、シリアル入力またはシリアル出力のACテストまたはAC測定も、同様のテストパタンを用いて行われる。図4は、これらACテスト時またはAC測定時のシリアル入出力タイミングを示すタイミング図である。
【0018】ACテスト時では、システム転送クロック信号の立ち下がりに対するシリアルデータ入力のセットアップ時間,ホールド時間がテストされ、システム転送クロック信号の立ち上がりからのシリアルデータ出力のディレイ時間がテストされる。また、AC測定時では、セットアップ時間、ホールド時間は、シリアル転送クロック信号の立ち下がりに対しシリアルデータ入力を時間軸上で単調シフトしてシリアルデータ出力のタイミングずれ発生を比較判定するテストを繰り返し、合否の境界点を求めることにより測定され、ディレイ時間も、シリアル転送クロックSCKの立ち上がりに対し、シリアルデータの出力レベルを判定するテスタのストローブ信号を時間軸上で単調シフトしてテストを繰り返し、合否の境界点を求めることにより測定される。
【0019】さらに、これらシリアル入力またはシリアル出力のファンクションテスト、ACテストは、システム転送クロック信号の周波数、電源電圧を変更して繰り返され、全ての動作条件で、シリアル転送回路がテストされる。
【0020】
【発明が解決しようとする課題】この従来のシリアル転送回路のテストにおいても、一般の集積回路と同様に、テスト時間を短縮し、テスト工程においてテストコストを削減し、製品コストを削減することが常に要求されている。
【0021】また、最近のシリアル転送回路は、いろいろなアプリケーションに対応するため、8ビット,16ビット,32ビット,64ビットと、転送ビット数が大きくなり且つ高機能になっているため、テスト時間が長大になり、テストパタンの作成工数も増大する傾向にある。
【0022】したがって、本発明の目的は、シリアル転送回路のテスト時間を短縮し、テストパタンの作成工数を削減し、テストコストまたは製品コストを削減することにある。
【0023】
【課題を解決するための手段】そのため、本発明は、複数段ビットで構成されシリアルデータを初段ビットから終段ビットへシリアルにシフト入力し複数ビット並列にデータ出力するシリアル入力シフトレジスタと、複数段ビットで構成され複数ビット並列にパラレルデータを入力しシリアルデータを初段ビットから終段ビットへシフト出力するシリアル出力シフトレジスタとを備えるシリアル転送回路において、前記シリアル出力シフトレジスタの終段ビットが、テストモード時に前記シリアル入力シフトレジスタの初段のビット出力を選択して入力しシリアル転送クロック信号に同期して出力している。
【0024】また、前記シリアル出力シフトレジスタの終段ビットが、テストモード時に前記シリアル入力シフトレジスタの初段のビット出力を選択する終段セレクタと、この終段セレクタの出力をデータ入力しシリアル転送クロック信号に同期して出力するDフリップフロップとを備えている。
【0025】また、前記終段セレクタが、1段前のビット出力と、前記パラレルデータの終段対応ビット信号と、前記シリアル入力シフトレジスタの初段のビット出力とを入力し、テストモード時を示すテスト信号に対応して前記シリアル入力シフトレジスタの初段ビットの出力を選択している。
【0026】また、前記終段セレクタが、前記テスト信号がインアクティブのとき、1段前のビット出力、または、前記パラレルデータの終段対応ビット信号をシリアル変換信号に対応して選択している。
【0027】また、前記終段セレクタが、1段前のビット出力、または、前記パラレルデータの終段対応ビット信号を前記シリアル変換信号に対応して選択するセレクタと、このセレクタの出力、または、前記シリアル入力シフトレジスタの初段のビット出力を前記テスト信号に対応して選択するセレクタとを備えている。
【0028】また、前記シリアル出力シフトレジスタの初段ビットが、前記パラレルデータの初段対応ビット信号または値“0”を前記シリアル変換信号に対応して選択する初段セレクタと、この初段セレクタの出力をデータ入力し前記シリアル転送クロック信号に同期して出力するDフリップフロップとを備え、前記シリアル出力シフトレジスタの2段目から終段の前段までの各段ビットが、1段前のビット出力および前記パラレルデータの対応ビット信号を入力し前記シリアル変換信号に対応して前記パラレルデータの対応ビット信号を選択するセレクタと、このセレクタの出力をデータ入力し前記シリアル転送クロック信号に同期して出力するDフリップフロップとを備えている。
【0029】また、パラレル変換信号に対応して前記シリアル入力シフトレジスタから並列にデータを入力して一時格納しシリアル入力読出信号に対応して内部データバスへバス出力するシリアル入力バッファレジスタと、シリアル出力書込信号に対応して前記内部データバスから並列にデータを入力して一時格納し前記シリアル出力シフトレジスタへ前記パラレルデータを出力するシリアル出力バッファレジスタとを備えている。
【0030】
【発明の実施の形態】次に、本発明について、図面を参照して説明する。図1は、本発明のシリアル転送回路の実施形態を示す回路図である。
【0031】図1を参照すると、本実施形態のシリアル転送回路は、従来と同じく、シリアル入力のデータ変換部として、入力バッファ1,シリアル入力シフトレジスタ2,シリアル入力バッファレジスタ3を備え、シリアル出力のデータ変換部として、シリアル出力バッファレジスタ4,シリアル出力シフトレジスタ5,出力バッファ6を備え、これらブロック1〜6以外のブロックは、説明の便宜上、省略され、図示されていない。また、従来と比較すると、シリアル出力シフトレジスタ5以外の各ブロック1〜4,6は、図3の従来のシリアル転送回路の各ブロック1〜4,6とそれぞれ同一であり、本実施形態では、シリアル出力シフトレジスタ5について、説明を加える。
【0032】本実施形態におけるシリアル出力シフトレジスタ5は、複数段ビットで構成され、初段から終段の前段までの各段ビットは、図3の従来のシリアル転送回路におけるシリアル出力シフトレジスタ5の各段ビットとそれぞれ同じであり、終段ビットは、テストモード時に、シリアル入力シフトレジスタ2の初段のビット出力を選択して入力しシリアル転送クロック信号に同期して出力する。また、この終段ビットは、終段セレクタ,Dフリップフロップとを備える。
【0033】終段セレクタは、1段前のビット出力と、シリアル出力バッファレジスタ4からのパラレルデータの終段対応ビット信号と、シリアル入力シフトレジスタ2の初段のビット出力とを入力し、テストモード時を示すテスト信号に対応してシリアル入力シフトレジスタ2の初段ビットの出力を選択し、テスト信号がインアクティブのとき、すなわち、通常モード時に、1段前のビット出力、または、パラレルデータの終段対応ビット信号をシリアル変換信号に対応して選択する。このような終段セレクタは、たとえば、1段前のビット出力、または、パラレルデータの終段対応ビット信号をシリアル変換信号に対応して選択するセレクタと、このセレクタの出力、または、シリアル入力シフトレジスタ2の初段のビット出力をテスト信号に対応して選択するセレクタとを備えることにより実現できる。
【0034】Dフリップフロップは、終段セレクタの出力をデータ入力し、シリアル転送クロック信号に同期して出力する。
【0035】次に、本実施形態のシリアル転送回路をテストする場合について、説明する。
【0036】テスト信号がインアクティブのとき、すなわち、通常モード時では、本実施形態のシリアル転送回路において、終段セレクタにより、1段前のビット出力、または、シリアル出力バッファレジスタ4からのパラレルデータの終段対応ビット信号がシリアル変換信号に対応して選択され、本実施形態のシリアル転送回路は、図3の従来のシリアル転送回路と同じく動作し、従来と同様にテストできる。
【0037】テスト信号がアクティブのとき、すなわち、テストモード時では、本実施形態のシリアル転送回路において、終段セレクタにより、シリアル入力シフトレジスタ2の初段ビットの出力が選択される。このため、入力端子から入力されシリアルデータが、シリアル転送クロック信号に同期して、シリアル入力シフトレジスタ2の初段ビットと、シリアル出力シフトレジスタ5の終段ビットとにより、順にシフトされ、出力端子から出力される。
【0038】図2は、このテストモード時のシリアル入出力タイミングを示すタイミング図である。図2を参照すると、シリアルデータは、シリアル転送クロック信号の立ち上がりエッジでラッチ入力され後続の立ち下がりエッジに同期して出力されている。
【0039】本実施形態のシリアル転送回路では、このテストモード時の動作をACテストに適用しようとした場合、ACテスト専用のテストパタンを容易に作成でき、且つ、そのテストパタン長も最短に短縮され、シリアルデータ入力のセットアップ時間、ホールド時間と、シリアルデータ出力のディレイ時間をテストまたは測定するACテスト時間またはAC測定時間が最短に短縮される。
【0040】なお、本実施形態のシリアル転送回路では、シリアル転送クロック信号がシリアル入力シフトレジスタ2およびシリアル出力シフトレジスタ5に共通に供給されるとして説明したが、シリアル転送クロック信号がシリアル入力シフトレジスタ2およびシリアル出力シフトレジスタ5に個々に且つ互いに同期して供給される変形例においても、同様の効果が奏せられ、また、テスト信号が外部供給または内部生成されるかに拘わらず、同様の効果が奏せられる。
【0041】
【発明の効果】以上説明したように、本発明のシリアル転送回路は、テストモード時にシリアルデータをシリアル転送クロック信号の立ち上がりエッジでラッチ入力され後続の立ち下がりエッジに同期して出力し、シリアルデータ入出力のセットアップ時間、ホールド時間またはディレイ時間をテストするACテスト専用のテストパタンを容易に作成でき、且つ、そのテストパタン長も最短に短縮され、ACテスト時間またはAC測定時間が最短に短縮される。
【0042】このため、シリアル転送回路のテストパタン作成工数が削減され、テスト時間が短縮し、テストコストまたは製品コストが削減されるなどの効果がある。




 

 


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