Warning: fopen(data/log202007131639.log): failed to open stream: No space left on device in /home/jp321/public_html/header.php on line 106

Warning: flock() expects parameter 1 to be resource, boolean given in /home/jp321/public_html/header.php on line 107

Warning: fclose() expects parameter 1 to be resource, boolean given in /home/jp321/public_html/header.php on line 112
半導体昇圧回路、昇圧電源装置 - エヌイーシーマイクロシステム株式会社
米国特許情報 | 欧州特許情報 | 国際公開(PCT)情報 | Google の米国特許検索
 
     特許分類
A 農業
B 衣類
C 家具
D 医学
E スポ−ツ;娯楽
F 加工処理操作
G 机上付属具
H 装飾
I 車両
J 包装;運搬
L 化学;冶金
M 繊維;紙;印刷
N 固定構造物
O 機械工学
P 武器
Q 照明
R 測定; 光学
S 写真;映画
T 計算機;電気通信
U 核技術
V 電気素子
W 発電
X 楽器;音響


  ホーム -> 計算機;電気通信 -> エヌイーシーマイクロシステム株式会社

発明の名称 半導体昇圧回路、昇圧電源装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2003−168288(P2003−168288A)
公開日 平成15年6月13日(2003.6.13)
出願番号 特願2001−364546(P2001−364546)
出願日 平成13年11月29日(2001.11.29)
代理人 【識別番号】100088328
【弁理士】
【氏名又は名称】金田 暢之 (外2名)
【テーマコード(参考)】
5B025
5H730
【Fターム(参考)】
5B025 AD04 AD08 AD10 AD15 AE00 AE08 
5H730 AA14 AA15 AS00 AS04 BB02 BB57 BB86 DD04 DD26 EE07 FG01
発明者 浜迫 朱季
要約 課題
電源電圧の略倍の耐圧のトランジスタ素子を使用しない半導体昇圧回路で電源電圧を略倍に昇圧する。

解決手段
電源電圧による第一コンデンサ素子107の蓄積電圧に基準クロック信号の電源電圧を加算して外部出力することと、電源電圧による第二コンデンサ素子108の蓄積電圧に反転クロック信号の電源電圧を加算して外部出力することとを、交互に実行するので、電源電圧の略倍の電圧を連続的に出力することができ、それでいて電源電圧の略倍の耐圧のトランジスタ素子は必要ない。
特許請求の範囲
【請求項1】 電源電圧が印加される電源入力端子と、一定タイミングで前記電源電圧と接地電圧とに交互に変化する基準クロック信号が入力されるクロック入力端子と、このクロック入力端子に接続されていて前記基準クロック信号を反転させた反転クロック信号を出力するクロック反転回路と、前記クロック入力端子に一端が接続されている第一コンデンサ素子と、前記クロック反転回路に一端が接続されている第二コンデンサ素子と、前記第一コンデンサ素子の他端にドレイン電極が接続されていて前記第二コンデンサ素子の他端にゲート電極が接続されている第一導電型の第一トランジスタ素子と、前記第二コンデンサ素子の他端にドレイン電極が接続されていて前記第一コンデンサ素子の他端にゲート電極が接続されている第一導電型の第二トランジスタ素子と、前記電源入力端子にソース電極が接続されていて前記クロック反転回路にゲート電極が接続されているとともに前記第一コンデンサ素子の他端と前記第一トランジスタ素子のドレイン電極と前記第二トランジスタ素子のゲート電極とにドレイン電極が接続されている第二導電型の第三トランジスタ素子と、前記電源入力端子にソース電極が接続されていて前記クロック入力端子にゲート電極が接続されているとともに前記第二コンデンサ素子の他端と前記第二トランジスタ素子のドレイン電極と前記第一トランジスタ素子のゲート電極とにドレイン電極が接続されている第二導電型の第四トランジスタ素子と、前記第一トランジスタ素子と前記第二トランジスタ素子とのソース電極に接続されている外部出力端子と、を具備している半導体昇圧回路。
【請求項2】 前記第三トランジスタ素子と前記第四トランジスタ素子とは前記ゲート電極に電源電圧が印加されるとオン状態となる請求項1に記載の半導体昇圧回路。
【請求項3】 電源電圧が印加される電源入力端子と、一定タイミングで前記電源電圧と接地電圧とに交互に変化する基準クロック信号が外部入力されるクロック入力端子と、このクロック入力端子に接続されていて前記基準クロック信号を反転させた反転クロック信号を出力するクロック反転回路と、前記クロック入力端子に一端が接続されている第一コンデンサ素子と、前記クロック反転回路に一端が接続されている第二コンデンサ素子と、前記第一コンデンサ素子にドレイン電極が接続されていて前記第二コンデンサ素子にゲート電極が接続されている第一導電型の第一トランジスタ素子と、前記第二コンデンサ素子にドレイン電極が接続されていて前記第一コンデンサ素子にゲート電極が接続されている第一導電型の第二トランジスタ素子と、前記電源入力端子にゲート電極とソース電極とが接続されていて前記第一コンデンサ素子の他端と前記第一トランジスタ素子のドレイン電極と前記第二トランジスタ素子のゲート電極とにドレイン電極が接続されている第二導電型の第三トランジスタ素子と、前記電源入力端子にゲート電極とソース電極とが接続されていて前記第二コンデンサ素子の他端と前記第二トランジスタ素子のドレイン電極と前記第一トランジスタ素子のゲート電極とにドレイン電極が接続されている第二導電型の第四トランジスタ素子と、前記第一トランジスタ素子と前記第二トランジスタ素子とのソース電極に接続されている外部出力端子と、を具備している半導体昇圧回路。
【請求項4】 前記第三トランジスタ素子と前記第四トランジスタ素子との閾値電圧が“0.5(V)”以下である請求項3に記載の半導体昇圧回路。
【請求項5】 電源電圧が印加される電源入力端子と、一定タイミングで前記電源電圧と接地電圧とに交互に変化する基準クロック信号が外部入力されるクロック入力端子と、このクロック入力端子に接続されていて前記基準クロック信号を反転させた反転クロック信号を出力するクロック反転回路と、前記クロック入力端子に一端が接続されている第一コンデンサ素子と、前記クロック反転回路に一端が接続されている第二コンデンサ素子と、前記第一コンデンサ素子にドレイン電極が接続されていて前記第二コンデンサ素子にゲート電極が接続されている第一導電型の第一トランジスタ素子と、前記第二コンデンサ素子にドレイン電極が接続されていて前記第一コンデンサ素子にゲート電極が接続されている第一導電型の第二トランジスタ素子と、前記電源入力端子にアノードが接続されていて前記第一コンデンサ素子の他端と前記第一トランジスタ素子のドレイン電極と前記第二トランジスタ素子のゲート電極とにカソードが接続されている第一ダイオードと、前記電源入力端子にアノードが接続されていて前記第二コンデンサ素子の他端と前記第二トランジスタ素子のドレイン電極と前記第一トランジスタ素子のゲート電極とにカソードが接続されている第二ダイオードと、前記第一トランジスタ素子と前記第二トランジスタ素子とのドレイン電極に接続されている外部出力端子と、を具備している半導体昇圧回路。
【請求項6】 前記外部出力端子に第三コンデンサ素子が接続されている請求項1ないし5の何れか一項に記載の半導体昇圧回路。
【請求項7】 請求項1ないし6の何れか一項に記載の半導体昇圧回路と、前記電源電圧を発生して前記半導体昇圧回路の電源入力端子に印加する本体電源と、この本体電源が発生する前記電源電圧から前記基準クロック信号を生成して前記半導体昇圧回路のクロック入力端子に供給するクロック発生回路と、を具備している昇圧電源装置。
発明の詳細な説明
【0001】
【発明の属する技術分野】本発明は、電源電圧を略倍に昇圧して出力する半導体昇圧回路、この半導体昇圧回路を具備した昇圧電源装置、に関する。
【0002】
【従来の技術】現在、EEPROMやフラッシュメモリなどのデータ記憶装置が各種のデータ処理装置に利用されており、このようなデータ記憶装置としてFeRAM(Ferroelectric Random Access Memory)の利用も検討されている。しかし、一般的なデータ処理装置の電源電圧は3.0(V)であるが、FeRAMはデータ書込とデータ消去とに略倍の電圧が必要である。このように電圧を倍増させるためには通常は昇圧回路が利用されており、このような昇圧回路には半導体素子で形成した半導体昇圧回路もある。
【0003】
【発明が解決しようとする課題】しかし、従来の半導体昇圧回路では、例えば、電源電圧を略倍に昇圧する場合、その二倍電圧を耐圧とするトランジスタが必要であるため、生産性が低下している。
【0004】本発明は上述のような課題に鑑みてなされたものであり、電源電圧の略倍の耐圧の半導体素子を使用することなく電源電圧を略倍に昇圧できる半導体昇圧回路、この半導体昇圧回路を具備した昇圧電源装置、を提供することを目的とする。
【0005】
【課題を解決するための手段】本発明の第一/第二の半導体昇圧回路は、電源入力端子、クロック入力端子、クロック反転回路、第一コンデンサ素子、第二コンデンサ素子、第一トランジスタ素子、第二トランジスタ素子、第三トランジスタ素子、第四トランジスタ素子、外部出力端子、を具備しており、電源入力端子に印加される電源電圧を略倍に昇圧して外部出力端子から出力する。
【0006】より具体的には、クロック入力端子には一定タイミングで電源電圧と接地電圧とに交互に変化する基準クロック信号が外部入力されるので、この外部入力される基準クロック信号を反対の一定タイミングで接地電圧と電源電圧とに交互に変化する反転クロック信号にクロック反転回路が変換する。
【0007】基準クロック信号が接地電圧のときは反転クロック信号が電源電圧となり、第二導電型の第三トランジスタ素子がオン状態になるとともに第二導電型の第四トランジスタ素子がオフ状態になるので、第一導電型の第二トランジスタ素子がオン状態になるとともに第一導電型の第一トランジスタ素子がオフ状態になる。このため、電源入力端子から第三トランジスタ素子を介して第一コンデンサ素子に電源電圧が蓄積され、第二コンデンサ素子の蓄積電圧が第二トランジスタ素子を介して外部出力端子に出力される。
【0008】また、基準クロック信号が電源電圧のときは反転クロック信号が接地電圧となり、第三トランジスタ素子がオフ状態になるとともに第四トランジスタ素子がオン状態になるので、第二トランジスタ素子がオフ状態になるとともに第一トランジスタ素子がオン状態になる。このため、電源入力端子から第四トランジスタ素子を介して第二コンデンサ素子に電源電圧が蓄積され、第一コンデンサ素子の蓄積電圧が第一トランジスタ素子を介して外部出力端子に出力される。
【0009】上述のように電源電圧による第二コンデンサ素子の蓄積電圧に反転クロック信号の電源電圧が加算されて外部出力されることと、電源電圧による第一コンデンサ素子の蓄積電圧に基準クロック信号の電源電圧が加算されて外部出力されることとが、交互に実行されるので、電源電圧の略倍の電圧が連続的に出力される。
【0010】本発明の第三の半導体昇圧回路では、基準クロック信号が接地電圧のときは反転クロック信号が電源電圧となり、第二トランジスタ素子がオン状態になるとともに第一トランジスタ素子がオフ状態になる。このため、電源入力端子から第一ダイオード素子を介して第一コンデンサ素子に電源電圧が蓄積され、第二コンデンサ素子の蓄積電圧が第二トランジスタ素子を介して外部出力端子に出力される。
【0011】また、基準クロック信号が電源電圧のときは反転クロック信号が接地電圧となり、第二トランジスタ素子がオフ状態になるとともに第一トランジスタ素子がオン状態になる。このため、電源入力端子から第二ダイオード素子を介して第二コンデンサ素子に電源電圧が蓄積され、第一コンデンサ素子の蓄積電圧が第一トランジスタ素子を介して外部出力端子に出力される。
【0012】上述のように電源電圧による第二コンデンサ素子の蓄積電圧に反転クロック信号の電源電圧が加算されて外部出力されることと、電源電圧による第一コンデンサ素子の蓄積電圧に基準クロック信号の電源電圧が加算されて外部出力されることとが、交互に実行されるので、電源電圧の略倍の電圧が連続的に出力される。
【0013】本発明の昇圧電源装置は、本発明の半導体昇圧回路、本体電源、クロック発生回路、を具備しており、本体電源は電源電圧を発生し、クロック発生回路は電源電圧から基準クロック信号を生成する。その電源電圧と基準クロック信号とが半導体昇圧回路に供給されることにより、この半導体昇圧回路から電源電圧の略倍の電圧が外部出力される。
【0014】
【発明の実施の形態】本発明の実施の一形態を図面を参照して以下に説明する。本形態の半導体昇圧回路100は、図1に示すように、電源入力端子101、接地電位端子102、クロック入力端子103、クロック反転回路であるインバータ素子104、第三トランジスタ素子105、第四トランジスタ素子106、第一コンデンサ素子107、第二コンデンサ素子108、第一トランジスタ素子109、第二トランジスタ素子110、第三コンデンサ素子111、外部出力端子112、を具備している。
【0015】本形態の半導体昇圧回路100は、図2に示すように、昇圧電源装置120に内蔵されており、この昇圧電源装置120は、データ記憶装置130に内蔵されいてる。本形態の昇圧電源装置120は、半導体昇圧回路100の他に、本体電源121、クロック発生回路122、を具備しており、本形態のデータ記憶装置130は、昇圧電源装置120の他に、FeRAM131、書込消去回路132、を具備している。
【0016】本体電源121は、二次電池などのDC(Direct Current)電源からなり、図3(a)に示すように、一般的な3.0(V)の電源電圧を連続的に発生する。クロック発生回路122は、本体電源121から電源電圧が供給され、同図(b)に示すように、一定タイミングで電源電圧と接地電圧とに交互に変化する基準クロック信号を発生する。
【0017】半導体昇圧回路100は、本体電源121から電源電圧が外部入力されるとともにクロック発生回路122から基準クロック信号が外部入力され、電源電圧を略倍に昇圧した二倍電圧を外部出力する。FeRAM131は、一般的な電源電圧の略倍の電圧でデータ書込とデータ消去とが実行され、書込消去回路132は、半導体昇圧回路100から供給される二倍電圧でFeRAM131にデータ書込とデータ消去とを実行する。
【0018】本形態の半導体昇圧回路100では、図1に示すように、電源入力端子101は本体電源121から電源電圧が印加され、接地電位端子102は接地電圧が印加される。クロック入力端子103は、クロック発生回路122から基準クロック信号が外部入力され、インバータ素子104は、図3(c)に示すように、クロック入力端子103に外部入力される基準クロック信号を、反対の一定タイミングで接地電圧と電源電圧とに交互に変化する反転クロック信号に変換する。
【0019】第三/第四トランジスタ素子105,106は、ノンドープのnチャネルトランジスタからなり、バックゲートに接地電位端子102から接地電圧が常時印加されているとともに、ソース電極に電源入力端子101から電源電圧が常時印加されている。
【0020】第三トランジスタ素子105は、ゲート電極にインバータ素子104から反転クロック信号が印加されるので、この反転クロック信号が電源電圧のときに、ソース電極に電源入力端子101から印加されている電源電圧をドレイン電極に導通し、反転クロック信号が接地電圧のときには導通しない。
【0021】第四トランジスタ素子106は、ゲート電極にクロック入力端子103から基準クロック信号が印加されるので、この基準クロック信号が接地電圧のときに、ソース電極に印加されている電源電圧をドレイン電極に導通せず、電源電圧のときには導通する。
【0022】第一コンデンサ素子107は、一端に第三トランジスタ素子105のドレイン電極が接続されており、他端にクロック入力端子103が接続されている。このため、基準クロック信号が接地電圧となって反転クロック信号が電源電圧となるとき、電源入力端子101から第三トランジスタ素子105を介して一端に供給される電源電圧を蓄積し、基準クロック信号が電源電圧となるとき、この基準クロック信号の電源電圧とともに蓄積した電源電圧を第一トランジスタ素子109に出力する。
【0023】第二コンデンサ素子108は、一端に第四トランジスタ素子106のドレイン電極が接続されており、他端にインバータ素子104が接続されている。このため、基準クロック信号が電源電圧となって反転クロック信号が接地電圧となるとき、電源入力端子101から第四トランジスタ素子106を介して一端に供給される電源電圧を蓄積し、反転クロック信号が電源電圧となるとき、この電源電圧を第二トランジスタ素子110に出力する。
【0024】上述のように第一/第二コンデンサ素子107,108は、電源入力端子101から供給される電源電圧を蓄積して基準/反転クロック信号の電源電圧とともに出力するので、その出力電圧は電源電圧の略倍の6.0(V)となる。なお、本発明が実際に半導体昇圧回路100の動作をコンピュータシミュレーションで確認したところ、図4および図5に例示するように、その出力電圧は約5.9(V)となった。
【0025】第一/第二トランジスタ素子109,110は、pチャネルトランジスタからなり、ソース電極とバックゲートとが接続されている。第一トランジスタ素子109は、ドレイン電極に第一コンデンサ素子107が接続されており、ゲート電極には第二コンデンサ素子108が接続されている。第二トランジスタ素子110は、ドレイン電極に第二コンデンサ素子108が接続されており、ゲート電極には第一コンデンサ素子107が接続されている。
【0026】第一トランジスタ素子109は、ゲート電極に第二コンデンサ素子108の蓄積電圧が印加されるので、このゲート電圧に閾値電圧を加算した電圧より、ドレイン電極に印加される第一コンデンサ素子107の蓄積電圧が高圧のとき、このドレイン電圧をソース電極に導通し、低圧のときには導通しない。
【0027】第二トランジスタ素子110は、ゲート電極に印加される第一コンデンサ素子107の蓄積電圧に閾値電圧を加算した電圧より、ドレイン電極に印加される第二コンデンサ素子108の蓄積電圧が高圧のとき、このドレイン電圧をソース電極に導通し、低圧のときには導通しない。
【0028】このため、第一/第二トランジスタ素子109,110は第一/第二コンデンサ素子107,108の出力電圧を交互に通電するので、図4(a)(b)および図5(a)(b)に示すように、第一/第二コンデンサ素子107,108の出力電圧は基準/反転クロック信号に同期して電源電圧と二倍電圧とに交互に変化することになる。
【0029】第三コンデンサ素子111は、第一コンデンサ素子107と第二コンデンサ素子108との蓄積電圧である二倍電圧を交互に蓄積し、外部出力端子112は、同図(c)に示すように、第三コンデンサ素子111の蓄積電圧である二倍電圧を連続的に外部出力する。
【0030】上述のような構成において、本形態の昇圧電源装置120は、本体電源121が電源電圧を発生し、クロック発生回路122が電源電圧から基準クロック信号を生成する。その電源電圧と基準クロック信号とを半導体昇圧回路100に供給するので、半導体昇圧回路100が電源電圧を略倍に昇圧した二倍電圧を外部出力する。
【0031】より詳細には、本形態の半導体昇圧回路100は、図3(a)に示すように、電源入力端子101には電源電圧が常時印加されており、同図(b)(c)に示すように、クロック入力端子103に外部入力される基準クロック信号がインバータ素子104で反転クロック信号に変換される。
【0032】その基準クロック信号が接地電圧で反転クロック信号が電源電圧のときは、第三トランジスタ素子105に電源入力端子101から印加されている電源電圧が第一コンデンサ素子107に蓄積され、第二コンデンサ素子108の蓄積電圧が反転クロック信号の電源電圧とともに第二トランジスタ素子110から外部出力端子112に出力される。
【0033】また、基準クロック信号が電源電圧で反転クロック信号が接地電圧のときは、第四トランジスタ素子106に電源入力端子101から印加されている電源電圧が第二コンデンサ素子108に蓄積され、第一コンデンサ素子107の蓄積電圧が基準クロック信号の電源電圧とともに第一トランジスタ素子109から外部出力端子112に出力される。
【0034】このように第一/第二コンデンサ素子107,108が電源入力端子101の電源電圧を交互に蓄積して基準/反転クロック信号の電源電圧とともに交互に出力するので、図4(a)(b)および図5(a)(b)に示すように、これで電源電圧の略倍の二倍電圧が外部出力端子112から連続的に外部出力される。
【0035】本形態の半導体昇圧回路100は、上述のように電源電圧を略倍に昇圧することができるが、それでいて、電源電圧の略倍の耐圧のトランジスタ素子を必要としないので、その構造が簡単で生産性が良好である。しかも、第一第二コンデンサ素子107,108から交互に二倍電圧が出力される外部出力端子112に第三コンデンサ素子111が接続されているので、外部出力端子112から平滑性が良好な二倍電圧を外部出力することができる。
【0036】本形態のデータ記憶装置130は、上述の昇圧電源装置120が外部出力する二倍電圧で書込消去回路132がFeRAM131にデータ書込とデータ消去とを実行するので、一般的な電源電圧の略倍の電圧が必要なFeRAM131のデータ書込/消去を実行することができる。
【0037】なお、本発明は上記形態に限定されるものではなく、その要旨を逸脱しない範囲で各種の変形を許容する。例えば、上記形態の半導体昇圧回路100では、第三トランジスタ素子105のゲート電極にインバータ素子104から反転クロック信号が印加され、第四トランジスタ素子106のゲート電極にクロック入力端子103から基準クロック信号が印加されることを例示した。
【0038】しかし、図6に例示する半導体昇圧回路140のように、第三/第四トランジスタ素子105,106のゲート電極にソース電極とともに電源入力端子101から電源電圧を印加することも可能である。この場合、第三/第四トランジスタ素子105,106は、ドレイン電極に第一/第二コンデンサ素子107,108の蓄積電圧が印加されるので、このドレイン電圧から閾値電圧を減算した電圧より、ゲート電極とソース電極とに印加される電源電圧が低圧のとき、このソース電極の電源電圧がドレイン電極に導通される。
【0039】このため、上述した半導体昇圧回路140は、前述した半導体昇圧回路100と同様に機能するが、第三/第四トランジスタ素子105,106のゲート電極にはソース電極とともに電源入力端子101のみ接続すれば良いので、さらに構造が簡単で生産性が良好である。
【0040】また、図7に例示する半導体昇圧回路150のように、電源入力端子101にアノードが接続されていて第一第二コンデンサ素子107,108にカソードが接続されている第一/第二ダイオード素子151,152を第三/第四トランジスタ素子105,106に換装することも可能である。この場合も半導体昇圧回路150は前述した半導体昇圧回路100,140と同様に機能するが、さらに回路構造を簡略化できるので生産性が向上する。
【0041】
【発明の効果】本発明の半導体昇圧回路では、電源電圧による第二コンデンサ素子の蓄積電圧に反転クロック信号の電源電圧を加算して外部出力することと、電源電圧による第一コンデンサ素子の蓄積電圧に基準クロック信号の電源電圧を加算して外部出力することとを、交互に実行することにより、電源電圧の略倍の電圧を連続的に出力することができ、それでいて、電源電圧の略倍の耐圧のトランジスタ素子を必要としない。
【0042】特に、本発明の第二の半導体昇圧回路では、第三/第四トランジスタ素子のゲート電極とソース電極とに電源入力端子から電源電圧が印加されることにより、第一の半導体昇圧回路より配線構造を簡略化することができ、基準クロック信号の負荷も削減することができる。
【0043】さらに、本発明の第三の半導体昇圧回路では、電源電圧が第一/第二ダイオード素子から第一/第二コンデンサ素子に印加されることにより、第一/第二の半導体昇圧回路より配線構造を簡略化することができる。
【0044】本発明の昇圧電源装置は、本体電源が発生する電源電圧とクロック発生回路が生成する基準クロック信号とが本発明の半導体昇圧回路の電源入力端子に供給されることにより、内蔵された本体電源の電源電圧を略倍に昇圧してから外部出力することができる。




 

 


     NEWS
会社検索順位 特許の出願数の順位が発表

URL変更
平成6年
平成7年
平成8年
平成9年
平成10年
平成11年
平成12年
平成13年


 
   お問い合わせ info@patentjp.com patentjp.com   Copyright 2007-2013