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発明の名称 電源降圧回路
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2003−100091(P2003−100091A)
公開日 平成15年4月4日(2003.4.4)
出願番号 特願2001−293081(P2001−293081)
出願日 平成13年9月26日(2001.9.26)
代理人 【識別番号】100088812
【弁理士】
【氏名又は名称】▲柳▼川 信
【テーマコード(参考)】
5B015
5B025
5H430
5M024
【Fターム(参考)】
5B015 HH04 JJ03 KB64 KB73 QQ18 
5B025 AD09 AE06
5H430 BB01 BB09 BB11 EE04
5M024 AA04 FF02 FF23 GG02 PP01 PP02 PP03 PP07
発明者 渡会 保
要約 課題
半導体記憶装置において、内部回路の待機時に、消費電力の削減と共に、回路素子の信頼性を損なわないようにする。

解決手段
内部回路が待機状態の時に、トランジスタN3により降圧回路そのものも待機状態として消費電流の削減を図ると同時に、降圧回路の待機状態の時には、基準電圧Vref を内部回路用電源電圧Vint として供給するスイッチ素子であるトランジスタP4を別に追加して設けている。これにより、待機時における内部回路の電源電圧として、動作時と同じ電圧である基準電圧Vref を供給することができ、素子の信頼性を損なうことがなくなる。
特許請求の範囲
【請求項1】 外部電源を所定基準電圧に降圧して内部回路用電源電圧として出力する電源降圧回路であって、前記外部電源により動作して前記内部回路用電源電圧が前記基準電圧に等しくなるよう維持する降圧手段と、前記降圧手段を活性制御する制御手段と、前記制御手段により前記降圧手段が非活性状態のときに、前記基準電圧を前記内部回路用電源電圧として導出するスイッチ手段と、を含むことを特徴とする電源降圧回路。
【請求項2】 前記制御手段は、前記内部回路が待機状態のときに前記降圧手段を非活性状態とするよう構成されていることを特徴とする請求項1記載の電源降圧回路。
【請求項3】 前記降圧手段は、前記外部電源により動作し、前記基準電圧と前記内部回路用電源電圧とを比較する比較回路と、前記基準電圧に対して前記内部回路用電源電圧が低下した時にオンとなって前記外部電源を前記内部回路用電源電圧として供給するスイッチ素子と、を有することを特徴とする請求項1または2に記載の電源降圧回路。
【請求項4】 前記比較回路は、カレントミラー回路を負荷とする差動回路構成であることを特徴とする請求項1に記載の電源降圧回路。
発明の詳細な説明
【0001】
【発明の属する技術分野】本発明は電源降圧回路に関し、特に半導体記憶装置において外部電源を所定基準電圧に降圧して内部回路用の電源電圧として出力するようにした電源降圧回路に関するものである。
【0002】
【従来の技術】近年の半導体記憶装置では、高集積化、低消費電力化及び動作速度の高速化がますます要請されている。半導体記憶装置の一種類として、消費電力を低減するため、あるいは内部回路を構成する素子を保護するために、外部から供給される電源を降圧して内部回路に供給する降圧回路を備えたものがある。このような半導体記憶装置では、消費電力を低減するために、降圧回路の消費電力を低減することが必要となっている。
【0003】従来、半導体記憶装置の一種類として、外部から供給される電源を降圧回路で降圧して内部回路に供給することにより、消費電力の低減及び内部回路を構成する素子の保護を図るようにしたものがある。この様な降圧回路の例としては、図5に示す構成のものが広く知られている。
【0004】図5を参照すると、降圧回路の基本回路は差動回路1を含む構成となっており、ソースが共通接続された差動対のNチャネルトランジスタN1及びN2と、これ等差動対トランジスタのドレイン負荷となるPチャネルトランジスタP1及びP2からなるカレントミラーとを有する。この差動回路1は外部電源Vext を動作電源としており、トランジスタN2のゲート入力には内部基準電圧Vref が印加されており、トランジスタN1のゲート入力には図示せぬ内部回路への動作電源電圧(内部回路用電源電圧)Vint が接続されている。
【0005】トランジスタN2のドレインには、PチャネルトランジスタP3のゲートが接続されており、そのドレインには外部電源Vext が印加されている。また、そのソースには内部回路用電源電圧Vint が接続されている。そして、差動回路1の活性制御をなすためのNチャネルトランジスタN3が、トランジスタN1,N2の共通ソース接続点と接地点との間に設けられている。このトランジスタN3のオンオフ制御のために、制御信号生成回路2が設けられており、この制御信号生成回路2には、半導体記憶装置におけるCE(チップイネーブル)信号が入力として印加されている。
【0006】このCE信号は、内部の記憶回路が待機状態か動作状態かを示す信号に相当するものであり、よって記憶回路が動作状態のときには、制御信号生成回路2は差動回路1を活性化すべくトランジスタN3をオンとする様な制御信号を生成するものとする。
【0007】このとき、差動回路1は基準電圧Vref と内部回路用電源電圧Vint とを比較し(比較回路の機能を有する)、Vint が高ければ、トランジスタN1がオン、トランジスタN2がオフとなる。よって、PチャネルトランジスタP3はオフとなる。反対に、Vint が低ければ、トランジスタN1がオフ、トランジスタN2がオンとなって、PチャネルトランジスタP3はオンとなって、外部電源Vextからエネルギーが補充されることになる。この様な動作により、内部回路用電源電圧Vint は基準電圧Vref に一致する様に、常に調整されるものである。
【0008】一方、待機状態においては、トランジスタN3がオフに制御されることにより、差動回路1は非活性状態となる。よって、差動回路1を含む降圧回路は電流を消費しなくなる。また、このときPチャネルトランジスタP3のゲート電位は高レベルにプルアップされるので、トランジスタP3はオフとなり内部回路用電源電圧Vint を駆動するエネルギはなくなり、そのために、内部回路用電源電圧Vint は待機時の内部回路電流により低下してしまうことになる。
【0009】そこで、特開平4−274504号公報には、待機時において、Vint が低下することのないように、外部電源Vext を内部回路用電源電圧として印加する様にした回路が開示されている。図6はこの回路の構成を示すものであり、図5と同等部分は同一符号にて示している。
【0010】図6においては、PチャネルトランジスタP3のゲートと接地点との間にNチャネルトランジスタN4を設け、このトランジスタN4を制御信号生成回路2の制御によりオンオフする様にしている。他の構成は図5のそれと同一であるので、その説明は省略する。
【0011】すなわち、内部回路の待機時において、トランジスタN4を強制的にオン制御してPチャネルトランジスタP3をオンとし、内部回路用電源圧Vint に高レベルのVext を印加するようにしている。
【0012】また、特開平10−74394号公報に開示されている様に、内部回路の待機時に、降圧回路を停止させて、内部回路用電源電圧Vint を外部電源Vext からVth(トランジスタの閾値)だけ低い電圧で駆動する手法が開示されている。
【0013】図7はこの回路の構成を示す図であり、図5,6と同等部分は同一符号にて示している。すなわち、NチャネルトランジスタN5を外部電源Vext と内部回路用電源電圧Vint との間に設け、制御信号生成回路2により、内部回路の待機時の間、このトランジスタN5をオンとして、Vint = Vext − Vthなる降圧電圧を内部回路へ供給する様にしたものである。なお、他の回路構成は図5の例と同じであり、その説明は省略する。
【0014】
【発明が解決しようとする課題】図6に示した回路構成では、内部回路用の電源電圧として、本来、外部電源Vext を降圧したものを用いることで、内部回路の素子の信頼性の維持を図るようにしているが、待機時には、高レベルの外部電源Vext が直接内部回路へ印加されてしまうので、信頼性の維持は困難であるという欠点がある。
【0015】また、図7に示した回路構成では、待機時において、(Vext −Vth)なる電圧が内部回路へ供給されるのであるが、Vthだけ低い電圧であってもやはり高レベルの電圧には違いがなく、やはり信頼性の維持は困難である。
【0016】上述した如く、図5〜図7に示した様な内部降圧回路は、記憶装置のなかでも、特に大容量、低消費電力のメモリに用いられるものであり、この様なメモリは、一般的に動作時の消費電流が着目される。また、大容量化のために、微細加工が進んで素子の耐圧限界が低くなっており、よって、外部電源電圧を降圧して使用することで、回路素子の信頼性や、更に回路の消費電力の低減を図ることができるが、近年、携帯端末に使用されるメモリでは、待機中の消費電流をマイクロアンペアオーダに低減することが要求されている。
【0017】かかる要求に応えるために、待機時に内部降圧回路を非活性状態(停止状態)として、消費電流を低減するようにしていることは、図5〜図7の例でも明らかであるが、内部降圧回路を待機時に停止させると、内部回路の待機電流により内部回路用電源電圧Vint が低下してしまい、メモリの記憶情報が破壊されることになる(図5の回路の場合)。そこで、待機時に、内部回路用電源電圧Vint として、外部電源Vext をそのまま用いる方式(図6)や、トランジスタの閾値Vthの1段落ちの電圧を用いる方式(図7)では、やはり高レベルの電圧が内部回路素子へ印加されてしまい、信頼性が低下するという問題が、依然として残ることになる。
【0018】本発明の目的は、内部回路の待機時において、消費電流の低減を図ると同時に、内部回路素子の信頼性を損なわない様にした電源降圧回路を提供することである。
【0019】
【課題を解決するための手段】本発明によれば、外部電源を所定基準電圧に降圧して内部回路用電源電圧として出力する電源降圧回路であって、前記外部電源により動作して前記内部回路用電源電圧が前記基準電圧に等しくなるよう維持する降圧手段と、前記降圧手段を活性制御する制御手段と、前記制御手段により前記降圧手段が非活性状態のときに、前記基準電圧を前記内部回路用電源電圧として導出するスイッチ手段とを含むことを特徴とする電源降圧回路が得られる。
【0020】そして、前記制御手段は、前記内部回路が待機状態のときに前記降圧手段を非活性状態とするよう構成されていることを特徴としており、また、前記降圧手段は、前記外部電源により動作し、前記基準電圧と前記内部回路用電源電圧とを比較する比較回路と、前記基準電圧に対して前記内部回路用電源電圧が低下した時にオンとなって前記外部電源を前記内部回路用電源電圧として供給するスイッチ素子とを有することを特徴としている。更に、前記比較回路は、カレントミラー回路を負荷とする差動回路構成であることを特徴としている。
【0021】本発明の作用を述べる。内部回路が待機状態の時に、降圧回路そのものも待機状態として消費電流の削減を図ると同時に、降圧回路の待機状態の時には、基準電圧を内部回路用電源電圧として供給するスイッチ素子であるトランジスタを別に追加して設けている。これにより、待機時における内部回路の電源電圧として、動作時と同じ電圧である基準電圧を供給することができ、素子の信頼性を損なうことがなくなる。
【0022】
【発明の実施の形態】以下に、図面を参照しつつ本発明の実施例について説明する。図1は本発明の実施例の回路図であり、図5〜図7と同等部分は同一符号にて示している。本例では、図5の回路において、基準電圧Vref と内部回路用電源電圧Vint との間に、PチャネルトランジスタP4を設けたものであり、このトランジスタP4を制御信号生成回路2によりオンオフ制御するようにしている。他の構成は図5のそれと同じであり、よってその説明は省略するものとする。
【0023】図2は図1における制御信号生成回路2の具体的一例を示す図である。すなわち、制御信号生成回路2の入力であるCE(チップイネーブル)信号を一入力とするNANDゲート22と、このCE信号を遅延する遅延素子21とを有しており、この遅延素子21の出力がNANDゲート22の他入力となっている。そして、NANDゲート22の出力が制御信号となり、トランジスタN3及びP4のオンオフ制御をなすものである。尚、本例においては、CE信号がローレベルのとき内部回路は動作状態であり、ハイレベルのとき待機状態であるものとする。
【0024】図3は、内部回路が動作状態から待機状態に移行する場合の動作を説明するタイミングチャートである。時刻ts1で、CE信号がハイレベルになると、内部回路が停止し始め、一定時刻経過した時ts2に待機状態となる。消費電流はそれに合せて低下して待機電流1で示す如く変化する。
【0025】その後の時刻ts3で制御信号がローレベルとなり(図2の遅延素子21の遅延時間に相当)トランジスタN3がオフとなって、差動回路1は非活性状態となり消費電流は更に低減される(待機電流2)。同時に、トランジスタP4がオンとなるので、内部回路用電源電圧Vint は基準電圧Vref を維持することになる。制御信号生成回路2の遅延素子21の遅延時間は図3のts1〜ts3の時間となる。
【0026】図4は待機状態から動作状態へ移行する場合の動作タイミングチャートである。時刻ta1でCE信号がローになると同時に、制御信号がハイとなり、トランジスタN3をオンとし、差動回路1を活性化して降圧回路を動作状態とする。時刻ta2で内部回路が動作状態になったときには、既に降圧回路は活性化されているので、降圧回路が停止していた影響は全くない。当然、このときには、トランジスタP4はオフとなっている。
【0027】
【発明の効果】以上述べた様に、本発明によれば、内部回路の待機時には、降圧回路自体を停止させて消費電力を削減すると共に、内部回路用電源電圧として基準電圧を維持する様にしたので、素子の信頼性を損なわないという効果がある。




 

 


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