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発明の名称 非同期回路のタイミング検証装置とそのタイミング検証方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2003−67442(P2003−67442A)
公開日 平成15年3月7日(2003.3.7)
出願番号 特願2001−255867(P2001−255867)
出願日 平成13年8月27日(2001.8.27)
代理人 【識別番号】100082935
【弁理士】
【氏名又は名称】京本 直樹 (外2名)
【テーマコード(参考)】
5B046
【Fターム(参考)】
5B046 AA08 BA03 JA03 
発明者 大沼 宏偉
要約 課題
半導体集積回路の同期回路と非同期回路とが混在する場合、前述の非同期回路のタイミングを検証する検証装置と検証方法を提供する。

解決手段
非同期回路のタイミング検証を行う際、タイミング検証装置14内の回路入力部1よりRTL記述を読み込み、回路解析部2で制約を付加したインスタンスを抽出し、経路・制約抽出部3で、回路解析部2で抽出されたインスタンスに記載されたタイミング制約と経路制約をコマンド化する。また、クロック条件入力部4よりクロック制約を読み込ませ、制約情報生成部5にて、制約・経路情報抽出部3より作成された制約コマンドとクロック制約情報をもとにタイミング検証を行うタイミング検証装置である。
特許請求の範囲
【請求項1】 所定のネーミングルールに基づき、インスタンス名にタイミング制約情報と、経路・制約情報をパラメータとして付加されたレジスタ・トランスファ・レベル(以下、RTLと略記する)を読込む回路入力部と、前記回路入力部で読込まれたRTLの記述内容から制約情報テーブル内のタイミング制約名と経路指定名を基に、タイミング制約情報及び経路制約を付加されたレジスタ群を抽出する回路解析部と、前記レジスタ群を受け、前記回路解析部で抽出された制約インスタンスより記載された制約と経路を記憶部内にある制約・経路情報テーブルと比較し、インスタンス内に付加した制約と経路をコマンド化し、制約・経路情報記憶部に格納する制約・経路情報抽出部と、クロック条件ファイルを入力するクロック条件入力部と、前記クロック条件入力部よりクロック制約を読み込ませる制約情報生成部と、前記制約・経路情報抽出部より作成された制約コマンドとクロック制約情報をもとにタイミング検証を行うタイミング検証を行うタイミング検証部と、前記タイミング検証に必要な情報を記憶する記憶部とを備えることを特徴とする非同期回路のタイミング検証装置。
【請求項2】 前記レジスタ群は、フリップ・フロップで構成される請求項1記載の非同期回路のタイミング検証装置。
【請求項3】 前記レジスタ群は、ラッチで構成される請求項1または2記載の非同期回路のタイミング検証装置。
【請求項4】 前記記憶部は、制約・経路情報テーブルと、制約・経路情報記憶部と、クロック条件テーブルと、クロック情報記憶部と、タイミング検証用作成コマンドとを備える請求項1、2または3記載の非同期回路のタイミング検証装置。
【請求項5】 前記制約情報テーブルは、制約を書き記したRTLからインスタンス名を抽出するタイミング制約名の一覧を含む請求項4記載の非同期回路のタイミング検証装置。
【請求項6】 前記制約は、MULTnである請求項5記載の非同期回路のタイミング検証装置。
【請求項7】 前記制約は、FALSEである請求項5記載の非同期回路のタイミング検証装置。
【請求項8】 前記制約は、Max_delayである請求項5記載の非同期回路のタイミング検証装置。
【請求項9】 前記制約・経路記憶部は、前記回路解析部にて作成されたコマンドを格納する請求項5、6、7または8記載の非同期回路のタイミング検証装置。
【請求項10】 前記クロック条件テーブルは、入力クロックの波形に関する指定を含む請求項5、6、7、8または9記載の非同期回路のタイミング検証装置。
【請求項11】 前記クロック情報記憶部は、前記クロック条件入力部より入力したクロック制約を記憶する請求項5、6、7、8、9または10記載の非同期回路のタイミング検証装置。
【請求項12】 前記タイミング検証用作成コマンド記憶部は、前記制約情報生成部より作成されたコマンドを記憶する請求項5、6、7、8、9、10または11記載の非同期回路のタイミング検証装置。
【請求項13】 請求項1記載の非同期回路のタイミング検証装置に適用されるタイミング検証方法であって、非同期回路のタイミング検証を行う際、前記タイミング検証装置内の回路入力部よりRTL記述を読み込む第1のステップと、前記回路解析部で制約を付加したインスタンスを抽出しする第2のステップと、前記回路解析部で抽出されたインスタンスに記載されたタイミング制約と経路制約をコマンド化する第3のステップと、クロック制約ファイルからクロック条件を読み込む第4のステップと、前記回路解析部が、読込まれたRTLの記述内容から制約情報テーブル内のタイミング制約名と経路指定名を基に、タイミング制約情報及び経路制約を付加された前記レジスタ群を抽出し、前記レジスタ群を前記経路・制約抽出部に供給する第5のステップとを備えるタイミング検証方法。
【請求項14】 前記第4のステップにて入力されたコマンド化したクロック条件ファイルまたはクロック制約情報は、前記記憶部内にあるクロック条件テーブルと比較し、クロック条件入力部より与えられたクロック制約をコマンド化し、クロック情報記憶部に情報を格納する第7のステップを備える請求項13記載のタイミング検証方法。
【請求項15】 インスタンスより制約を抽出し、コマンド化したファイルを出力し、タイミング検証用作成コマンド記述部に格納され、このタイミング検証コマンドとしてタイミング検証フェーズに読み込む第8のステップを備える請求項14記載のタイミング検証方法。
発明の詳細な説明
【0001】
【発明の属する技術分野】本発明は、非同期回路のタイミング検証装置とそのタイミング検証方法に関し、特に、同期回路と非同期回路とが混在する場合の非同期回路のタイミング検証装置とそのタイミング検証方法に関する。
【0002】
【従来の技術】半導体集積回路の同期回路と非同期回路とが混在する場合、前述の非同期回路のタイミングを検証する方法として、実際の遅延値を使用し、シュミレーションを行うダイナミック・シュミレーションがある。
【0003】また、近年の集積規模の増大により、シュミレーション時間も膨大になっている。
【0004】そのため、設計工数を削減するために、非同期回路もスタティックなタイミング検証に移行していることは、周知である。
【0005】このような従来のシュミレーション技術は、例えば、特開平10−198723号公報(引用文献1とする)に開示されている。この従来のシュミレーション技術の処理フローを図9に示す。
【0006】図9を参照すると、引用文献1に記載の従来のシュミレーション技術は、同期型回路と非同期型回路とが混在する回路のタイミングの検証方法(ステップS17)において、まず、同期型回路を処理する。すなわち、回路接続情報(15)とタイミング指定およびクロック指定の情報(16)に基づいて、同期型回路部分のスタティックなタイミング検証(ステップS19)を実行し、OKなら非同期型回路部分のタイミング検証(ステップS20)を実行する。
【0007】そして、非同期型回路部分のタイミング検証(ステップS20)の際に、同期型回路部分のスタティックなタイミング検証フェーズで、抽出済みの経路遅延データが利用可能な場合は、これを用い、経路指定・経路関係指定を制約ファイル(18)として入力することで、前述の非同期型回路部分について指定された経路に対して、各経路に関して抽出された遅延データから該経路の経路遅延が所望の遅延条件を充たすか否かを検証するものである。
【0008】
【発明が解決しようとする課題】しかしながら、この従来技術では、大きく2つの問題があった。
【0009】第1は、非同期回路でスタティックな検証を行うためには回路がクロック同期していないため、レジスタ間の遅延値を経路ごとに指定しなければならない。
【0010】この経路と遅延値を指定するのが制約ファイルである。現状、タイミング検証装置はメーカ毎にその経路と遅延値をフォーマットがことなるため装置毎に制約ファイルを作成しなければならないため時間がかかっていた。
【0011】第2は、回路規模の増大より作業の分離が進んでいて、RTL設計者とタイミング検証者が異なることがある。この場合、RTL設計者が制約ファイル作成する事になるが、経路指定時にレジスタのインスタンス名をRTLから人間が探して指定する必要があるため間違えてしまう場合がある。
【0012】このようなミスを含んだ制約ファイルで検証者は作業を行うため、タイミング検証の前に制約ファイルのデバックが必要になる。制約ファイルの内容は、RTL設計者しかわからないためエラーが発生するたびに、正しいインスタンス名を修正することを設計者に確認する作業が必要となり、作業時間が増えていた。
【0013】したがって、本発明の目的は、上記問題を解決した同期回路と非同期回路とが混在する場合の非同期回路のタイミング検証装置とそのタイミング検証方法を提供することにある。
【0014】
【課題を解決するための手段】本発明の非同期回路のタイミング検証装置は、所定のネーミングルールに基づき、インスタンス名にタイミング制約情報と、経路・制約情報をパラメータとして付加されたRTLを読込む回路入力部と、前記回路入力部で読込まれたRTLの記述内容から制約情報テーブル内のタイミング制約名と経路指定名を基に、タイミング制約情報及び経路制約を付加されたレジスタ群を抽出する回路解析部と、前記レジスタ群を受け、前記回路解析部で抽出された制約インスタンスより記載された制約と経路を記憶部内にある制約・経路情報テーブルと比較し、インスタンス内に付加した制約と経路をコマンド化し、制約・経路情報記憶部に格納する制約・経路情報抽出部と、クロック条件ファイルを入力するクロック条件入力部4と、前記クロック条件入力部よりクロック制約を読み込ませる制約情報生成部と、前記制約・経路情報抽出部より作成された制約コマンドとクロック制約情報をもとにタイミング検証を行うタイミング検証を行うタイミング検証部と、前記タイミング検証に必要な情報を記憶する記憶部とを備える構成である。
【0015】さらに、本発明のタイミング検証方法は、非同期回路のタイミング検証装置に適用されるタイミング検証方法であって、非同期回路のタイミング検証を行う際、前記タイミング検証装置内の回路入力部よりRTL記述を読み込む第1のステップと、前記回路解析部で制約を付加したインスタンスを抽出しする第2のステップと、前記回路解析部で抽出されたインスタンスに記載されたタイミング制約と経路制約をコマンド化する第3のステップと、クロック制約ファイルからクロック条件を読み込む第4のステップと、前記回路解析部が、読込まれたRTLの記述内容から制約情報テーブル内のタイミング制約名と経路指定名を基に、タイミング制約情報及び経路制約を付加された前記レジスタ群を抽出し、前記レジスタ群を前記経路・制約抽出部に供給する第5のステップとを備える構成である。
【0016】
【発明の実施の形態】次に、図面を参照しながら、本発明の実施の形態を以下に詳述する。図1を参照して、本発明の特徴を説明する。
【0017】まず、本発明の特徴は、非同期回路のタイミング検証を行う際、タイミング検証装置14内の回路入力部1よりRTL記述を読み込み、回路解析部2で制約を付加したインスタンスを抽出し、経路・制約抽出部3で、回路解析部2で抽出されたインスタンスに記載されたタイミング制約と経路制約をコマンド化する。
【0018】また、クロック条件入力部4よりクロック制約を読み込ませ、制約情報生成部5にて、制約・経路情報抽出部3より作成された制約コマンドとクロック制約情報をもとにタイミング検証を行うタイミング検証方法と装置である。
【0019】ここで、RTLとは、レジスタ・トランスファ・レベルの略であり回路の構造要素であるクロック概念が入り、レジスタやカウンタなどを表現した記述レベルを示し、また今回の発明では、RTL(レジスタ・トランスファ・レベル)中のインスタンス名に、あらかじめタイミング制約情報、経路指定情報をパラメータとして付加しているものを示す。
【0020】また、インスタンスとは、RTL記述中に記載されている呼び出したモジュールに付加した個別の名前のことを示す。
【0021】次に、本発明の第1の実施の形態について、図1を参照して説明する。
【0022】図1を参照すると、本発明の第1の実施の形態の非同期回路のタイミング検証装置14内のデータ処理装置13は、RTLを読込む回路入力部1と、RTLからインスタンス名の抽出を行なう回路解析部2と、インスタンス名から経路・制約を抽出しコマンド化する経路制約抽出部3と、クロック制約を入力するクロック条件入力部4、経路・制約抽出部3より抽出しコマンドとしたとクロック制約を合わせる制約情報生成部5と、タイミング検証を行うタイミング検証部6をもち、タイミング検証に必要な情報を記憶する記憶部12とを備える。
【0023】記憶部12は、制約・経路情報テーブル7と、制約・経路情報記憶部8と、クロック条件テーブル9と、クロック情報記憶部10、タイミング検証用作成コマンド11を備える。
【0024】MULTn、FALSE、Max_delay等の制約を書き記した制約情報テーブル7は、RTLからインスタンス名を抽出するタイミング制約名の一覧を含む。
【0025】同様に、クロック条件テーブル9は、クロックの波形に関する指定を含む、制約・経路記憶部8は、回路解析部3にて作成されたコマンドを格納し、クロック情報記憶部10は、クロック条件入力部4より入力したクロック制約を記憶し、タイミング検証用作成コマンド記憶部11は、制約情報生成部5より作成されたコマンドを記憶する。
【0026】次に、本発明の第1の実施の形態の非同期回路のタイミング検証装置14の動作について、図2を参照して説明する。
【0027】図2を参照すると、本発明の第1の実施の形態の非同期回路のタイミング検証装置の回路入力部1は、所定のネーミングルールに基づき、インスタンス名にタイミング制約情報と、経路・制約情報をパラメータとして付加されたRTLを読込み、回路解析部2に供給する。(図2のステップS1〜S3)。
【0028】回路解析部2は、読込まれたRTLの記述内容から制約情報テーブル7内のタイミング制約名と経路指定名を基に、タイミング制約情報及び経路制約を付加されたレジスタ(フリップ・フロップ、ラッチ等の素子)を抽出し、そのレジスタを経路・制約抽出部3に供給する(ステップS5)。
【0029】クロック条件入力部4より入力された、クロック条件ファイルを入力(ステップS4)し、経路・制約抽出部3では、回路解析部2で抽出された制約インスタンスより記載された制約と経路を記憶部12内にある制約・経路情報テーブル7と比較し、インスタンス内に付加した制約と経路をコマンド化し制約・経路情報記憶部8に格納する(ステップS6)。
【0030】ステップS4にて入力されたコマンド化したクロック条件ファイルまたは、クロック制約情報は、記憶部12内にあるクロック条件テーブル9と比較し、クロック条件入力部4より与えられたクロック制約をコマンド化し、クロック情報記憶部10に情報を格納する(ステップS7)。
【0031】インスタンスより制約を抽出し、コマンド化したファイルを出力し、タイミング検証用作成コマンド記述部11に格納され、このタイミング検証コマンドとしてタイミング検証フェーズに読み込み、タイミング検証を行う方法と装置である。
【0032】次に、本発明の動作について、より詳細に実例を挙げて説明する。検証対象の一部が最大遅延制約を持つ回路について、図3に示すRTL図のレジスタ構成でフリップフロップFF0からフリップフロップFF1まで遅延値の制限が、最大10nsで、フリップフロップFF0からフリップフロップFF2まで遅延値の制限が、最大15nsで、フリップフロップFFxからフリップフロップFF1まで遅延値の制限が、最大20nsである場合、タイミング検証用コマンドが設定される(図4参照)。
【0033】従来技術においては、この制約ファイルは、各タイミング検証検証装置が必要とするフォーマットに従い、制約となるコマンドを一つ一つ作成しなければならなかった。
【0034】本発明の実施形態における図1の形態でタイミング検証を行う際、RTL(レジスタ・トランスファ・レベル)には、制約条件を付加したパラメータを付加する。
【0035】そして、制約条件を付加したパラメータとは、RTL内に記述されたレジスタのインスタンス名にあらかじめ検証経路・制約条件を加えたパラメータのことを示す。
【0036】あらかじめ検証経路・制約条件を加えたパラメータとは、以下に示す最大遅延の例で説明を行うと、「条件:最大遅延」、「制約対象経路:FF0からFF1」という情報をインスタンスに付加することである。
【0037】インスタンス名の命名例は、以下のようなネーミング・ルールを基に「“ユニーク名”_“制約名”_“パス指定”」の例を付加し設定することである。
《パラメータ・ネーミング・ルール名例》
〈ユニーク名〉:素子を選別するためにユニークな名前〈制約名〉:MULTn(nはサイクル数):マルチ・サイクル・パス:FALSE:ファルス・パス:Max_delayn(nは遅延値) :最大遅延〈パス指定〉:FR“対象インスタンス名”対象インスタンス名からこの命名ルールでインスタンス名を付けたセルまでのパス:_TO“対象インスタンス名”この命名インスタンス名を付けたセルから対象インスタンス名までのパス:_FROM“対象インスタンス名”この命名ルールでインスタンス名を付けたセルまでのすべてのパス:_TOALL“対象インスタンス名”この命名ルールでインスタンス名を付けたセルからのすべてのパス上記ルールより、「FF0よりFF1までの最大遅延10nsである」インスタンス指定を行う場合、インスタンス名はユニーク名:FF0、制約名:Max_delayn(遅延値は10nsと設定のためn=10)、パス(経路):FF1(現在のFF0よりFF1まで)となり、インスタンス名はFF0_Max_delay10_TOFF1”となる。
【0038】この、上記制約パラメータを持ったRTLを図5に示す。
【0039】図5に記載のRTLを図1の回路入力部1より読み込ませ、回路解析部2におけるRTLに記載された経路・制約条件パラメータを使用したレジスタを抽出し、経路・制約抽出部3にて経路・制約条件パラメータより経路・制約を抽出し制約・経路情報記憶部に格納する。
【0040】また、クロック条件入力部4には、クロック制約を記載したコマンドを読み込ませる。
【0041】クロック制約とは、クロックの立ち上がりと立ち下がりクロック・ピンの名前やクロックサイクル名を指定する。
【0042】指定形式は「set clockpinクロック・ピン名 rise Rise_Min Rise_Max FALL_Min FALL_Maxperiodクロック・サイクル値」と記載する。
【0043】制約情報生成部5では、制約・経路抽出部3で作成され制約経路情報記憶部8にて記憶された図7に記載のコマンドF2とクロック情報記憶部10にて記憶されたコマンド、すなわち、クロック指定と経路・経路関係コマンドF3とをパターン変換より、1つのコマンドファイルF4にして出力する(図6に示すコマンドとなる)。この工程を図7に示す。
【0044】このように、タイミング検証を行う目的で、回路設計者があらかじめRTL(レジスタ・トランスファ・レベル)作成段階より、レジスタ等をネーミング・ルールにもとづいたインスタンス名を付けて作成し、タイミング検証は、RTLよりインスタンス名を抽出し、ネーミングルールに従って制約ファイルを自動で作成を行い検証するため、図9で示す従来技術におけるタイミング検証の処理フローで必要であった制約条件や経路指定した制約ファイル18は必要としない。
【0045】次に、本発明の第2の実施の形態について説明する。
【0046】本発明の第1の実施の形態の非同期回路のタイミング検証装置の検証方法では、RTL設計者とタイミング検証者が同じ場合を説明したが、この本発明の第2の実施の形態では、RTL設計者とタイミング検証者が異なる場合について、図8を参照し説明する。
【0047】図8を参照すると、本発明の第2の実施の形態の非同期回路のタイミング検証装置の検証方法では、RTLの制約付加よりタイミング検証用コマンド生成までは、本発明の第1の実施の形態の非同期回路のタイミング検証装置の検証方法と同じであるため、省略する。
【0048】図1に記載の制約情報生成部5より作成されたコマンドは、タイミング検証用コマンドしてタイミング検証装置に使用することが可能となるため、タイミング装置に、このコマンドを媒体または、ネットワーク上で、受け渡すことによりタイミング検証が可能となる。
【0049】また、本発明の第1の実施の形態の非同期回路のタイミング検証装置の検証方法の動作の説明では最大遅延を例に示したが、制約をかえることでマルチ・サイクルパス、フォルス・パスにも適用可能となる。
【0050】次に、本発明の第3の実施の形態について説明する。
【0051】本発明の第1の実施の形態の非同期回路のタイミング検証装置の検証方法では、単一素子間の例であったが、本発明の第3の実施の形態の非同期回路のタイミング検証装置の検証方法では、多素子間の経路測定も制約パラメータを増やすことで可能となる。
【0052】本発明の第3の実施の形態の非同期回路のタイミング検証装置の検証方法では、図5にて、フリップフロップFF0からフリップフロップFF1まで最大遅延10nsの場合、制約パラメータを「FF0_Max_delay10_TOFF1」と指定したが、多素子間のフリップフロップFF0からフリップフロップFF1、フリップフロップFF2へ経路を指定する場合、制約パラメータは「FF0_Max_delay10_TOFF1_FF2」と設定することで検証が可能となる。
【0053】
【発明の効果】以上説明した通り、本発明による第1の効果は、タイミング検証時使用する制約ファイル作成時間が削減される。
【0054】すなわち、従来は、非同期回路でスタティックな検証を行うためには回路がクロック同期していないためレジスタ間の遅延値を経路ごとに指定しなければならなかった。
【0055】また、従来、タイミング検証装置はメーカ毎にその経路と遅延値をフォーマットがことなるため装置毎に、コマンドで検証対象となる制約を全て設定する必要があり、制約ファイルを作成する時間がかかっていた。
【0056】しかし、本発明では、回路設計者がRTL(レジスタ・トランスファ・レベル)のインスタンス名に、タイミング制約情報、経路指定情報をパラメータとして付加したため、タイミング装置が検証を行う際、付加されたパラメータを抽出しパタン変換より制約情報を作成可能となり、制約ファイルを作成する必要がなくなり、制約ファイル作成時間がなくなる。
【0057】第2の効果は、制約コマンドの間違えやミスパスなどによる検証時間の削減が計れる。その理由は、従来タイミング検証時、RTL設計者とタイミング検証者が異なる場合、RTL設計者の意図をそのまま反映させるためにRTL設計者が制約ファイルを作成するが、経路指定時にレジスタのインスタンス名をRTLから人間が探して指定する必要があるため間違えてしまう場合がある。
【0058】このようなミスを含んだ制約ファイルで検証者は作業を行うためタイミング検証の前に制約ファイルのデバックが必要になり、制約ファイルの内容はRTL設計者しかわからないため、制約コマンドで素子の指定間違えや素子名の間違えやミスパスなどのエラーを、正しいインスタンス名に修正するたび設計者に確認すると言う作業が必要となり作業時間が増えていた。
【0059】しかし、本発明では、回路設計者が検証対象となる回路にタイミング制約情報、経路指定情報をインスタンス名にあらかじめ経路指定や制約を付加しているため、検証対象に設計者の意図をそのまま制約条件を加えていることとなり、従来、起きていた回路設計者とタイミング検証者間による、素子の指定間違えや素子名の間違えまたミスパスなどのエラーや、正しいインスタンス名に修正するたび設計者に確認すると言う作業がなくなり検証時間の削減となる。




 

 


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