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発明の名称 フラッシュメモリおよびその記憶データ消去方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2003−36680(P2003−36680A)
公開日 平成15年2月7日(2003.2.7)
出願番号 特願2001−219560(P2001−219560)
出願日 平成13年7月19日(2001.7.19)
代理人 【識別番号】100082935
【弁理士】
【氏名又は名称】京本 直樹 (外2名)
【テーマコード(参考)】
5B025
【Fターム(参考)】
5B025 AD01 AD08 AE00 AE05 
発明者 渕上 敬介
要約 課題
バンク単位の消去セクタが指定可能となり、コマンド入力時間が短縮できるフラッシュメモリを提供する。

解決手段
セクタ消去機能コマンドサイクルの6サイクル目を前半のサイクルと後半のサイクルに分け、かつ6サイクル目のアドレスホールド時間内で、前半と後半で異なるバンクアドレスを指定した場合、コマンドコントローラ21からバンク選択情報BKLACLKの保持パルスが出力され、指定バンク内に含まれる全てのセクタ情報がセクタラッチ回路22内に消去セクタとして一括で保持されるので、セクタ消去機能は、1セクタのみの消去指定だけでなく、バンク単位で全セクタの消去セクタが指定可能になる。
特許請求の範囲
【請求項1】 フラッシュメモリセルアレイのセクタ消去動作をnサイクル期間で第1から第nコマンドにより順次実行するとともに、前記第nコマンド実行時のアドレスホールド時間内で、前記第nサイクル期間の前半で与えられる第1の消去アドレスのデコード情報を保持し、さらに前記第nサイクル期間の後半で与えられる第2の消去アドレスのデコード情報を保持するとともに、保持された前記第1および前記第2の消去アドレスのデーコード情報が同一バンクを指定しているか比較する機能を備えたことを特徴とするフラッシュメモリ。
【請求項2】 前記比較の結果が同一バンクを指定しているときは前記バンク内の1セクタの消去と判断し、異なるバンクを指定しているときは前記バンク内の全セクタの一括消去と判断する消去判断機能を備えた請求項1記載のフラッシュメモリ。
【請求項3】 前記第1の消去アドレスで指定されたバンク内全セクタの一括消去セクタ情報と前記第2の消去アドレスで指定されたバンク情報とを保持するための消去セクタ情報保持機能を備える請求項1記載のフラッシュメモリ。
【請求項4】 フラッシュメモリセルのセクタ消去機能コマンドの入力時に、消去を行うセクタ情報をセクタ単位で保持させるための第1のコマンドコードを入力して1セクタのみの消去セクタとして保持し、バンク単位で一括して保持させる第2のコマンドコードを入力してバンク内の全てのセクタを消去セクタとして保持するセクタ消去の機能を備えることを特徴とするフラッシュメモリ。
【請求項5】 フラッシュメモリセルのセクタ消去コマンド実行時のアドレスホールド時間内に、消去セクタアドレスを2サイクルに分けて入力するとともに、第1のサイクルを消去セクタおよびその消去セクタを含むバンク情報として保持し、第2のサイクルを他の消去バンク情報として保持し、これら消去セクタを含むバンク情報と他の消去バンク情報との比較結果に応じて同一バンクを指定しているか、異なるバンクを指定しているか認識し、同一バンク指定ならセクタ消去、異なるバンク指定ならバンク消去と判断する機能を備えたことを特徴とするフラッシュメモリ。
【請求項6】 消去セクタアドレスを1サイクル内で2分割して与えることにより、1バンク内の全セクタの一括消去を1コマンドサイクルで実行する機能を有する請求項1〜5記載のフラッシュメモリ。
【請求項7】 前記消去セクタを含むバンク情報として保持する手段は、前記第1のサイクルで消去セクタを指定するアドレスに応じて前記消去セクタを含む消去バンクの選択信号を生成し、かつ生成した前記選択信号をチップイネーブルまたはライトイネーブル信号に同期した第1のクロック信号でラッチする第1のバンクデコーダ手段である請求項6記載のフラッシュメモリ。
【請求項8】 前記他のバンク情報として保持する手段は、前記第2のサイクルで消去セクタを指定するアドレスに応じて前記消去セクタを含む消去バンクの選択信号を生成し、かつ生成した前記選択信号をチップイネーブルまたはライトイネーブル信号に同期した第2のクロック信号でラッチする第2のバンクデコーダ手段である請求項6記載のフラッシュメモリ。
【請求項9】 前記同一バンクを指定しているか、前記異なるバンクを指定しているか認識する手段は、前記セクタ消去機能コマンドの完了情報と前記比較結果の情報とからセクタラッチかバンクラッチかを判断し、その判断結果のパルス信号をそれぞれ出力するコマンド制御手段である請求項6記載のフラッシュメモリ。
【請求項10】 前記セクタ消去または前記バンク消去を判断すべく機能するために、前記消去コマンド時の消去を行うための前記同一バンクまたは異なるバンクを指示する情報をラッチするとともに、このラッチしたセクタ情報と、消去機能開始後に内部アドレス生成手段で生成されたアドレスに基づきセクタデコーダを介し選択されたセクタ情報とを比較し、一致した場合、前記内部アドレスで選択されたセクタを消去すべきセクタと判断し、そのセクタへ消去動作を行い、比較結果が異なる場合、前記内部アドレスは次のセクタアドレスを出力して一致、不一致の判断を行う第1のセクタラッチ手段を有する請求項6記載のフラッシュメモリ。
【請求項11】 前記セクタ消去として機能するために、与えられたコマンド信号を認識し、セクタ単位でラッチさせる場合はセクタ単位でのラッチであることを前記第1のコードで出力し、バンク単位で一括ラッチさせる場合はバンク単位での一括ラッチであることを前記第2のコードで出力するコマンドコントロール手段と、前記第1および前記第2のコードを受けてそれぞれに対応する第1および第2のコマンドラッチパルスを生成するコマンドパルス生成手段と、前記第1および前記第2のラッチパルスと消去すべきセクタアドレスをデコードしたセクタ選択情報とを比較しセクタ消去制御信号を出力する第2のセクタラッチ手段とを有する請求項4記載のフラッシュメモリ。
【請求項12】 前記第2のセクタラッチ手段は、電源電位および接地電位間に第1のpチャネル型MOSトランジスタ、第1のnチャネル型MOSトランジスタおよび第2のnチャネル型MOSトランジスタを直列接続状態で挿入接続し、前記第1のpチャネル型MOSトランジスタのゲートに消去期間中接地電位になる信号を与え、第1のnチャネル型MOSトランジスタのゲートにバンク内一括消去セクタ情報を与え、第2のnチャネル型MOSトランジスタのゲートに前記第1の消去アドレスに基づく消去セクタ選択情報を与え、前記第1のpチャネル型MOSトランジスタおよび第1のnチャネル型MOSトランジスタの直列接続点と接地電位間に第3のnチャネル型MOSトランジスタおよび第4のnチャネル型MOSトランジスタを直列接続状態で挿入接続し、第3のnチャネル型MOSトランジスタのゲートに消去バンク情報を与え、第4のnチャネル型MOSトランジスタのゲートに内部アドレスに基づくセクタ選択情報を与え、さらに前記直列接続点に、第1および第2のインバータそれぞれの出力端を他方の入力端に接続したラッチの入力端を接続し、前記ラッチの出力端に排他的論理和回路の一方の入力端を接続し他方の入力端に内部アドレスに基づくセクタ選択情報を入力する構成を1組としてセクタアドレス数分設け、そのセクタアドレス数分の組をさらにバンク数分設けて構成する請求項11記載のフラッシュメモリ。
【請求項13】 フラッシュメモリセルのセクタ消去コマンド実行時のアドレスホールド時間内に、アドレスバッファへ消去セクタアドレスを2サイクルに分けて与え、第1のサイクルを消去セクタおよびその消去セクタを含むバンク情報として保持し、第2のサイクルを他の消去バンク情報として保持し、保持した前記消去セクタを含むバンク情報と前記他の消去バンク情報との比較結果に応じて同一バンクを指定しているか、異なるバンクを指定しているか認識し、同一バンク指定ならセクタ消去を行い、異なるバンク指定ならバンク消去を行うことを特徴とするフラッシュメモリの記憶データ消去方法。
【請求項14】 1バンク内の全セクタの一括消去を1コマンドサイクルで実行させる請求項12記載のフラッシュメモリの記憶データ消去方法。
【請求項15】 フラッシュメモリセルアレイのセクタ消去動作をnサイクル期間で第1から第nコマンドにより順次実行するとともに、前記第nコマンド実行時のアドレスホールド時間内で、前記第nサイクル期間の前半で与えられる第1の消去アドレスのデコード情報を第1のバンクデコーダに保持するステップと、前記第nサイクル期間の後半で与えられる第2の消去アドレスのデコード情報を第2のバンクデコーダに保持するステップと、保持された前記第1および前記第2の消去アドレスのデコード情報が同一バンクを指定しているか比較回路で比較するステップと、前記比較の結果が同一バンクを指定しているときは前記バンク内の1セクタの消去と判断し、異なるバンクを指定しているときは前記バンク内の全セクタの一括消去と判断するステップと、前記判断に基づき前記フラッシュメモリセルを消去するステップとを備えることを特徴とするフラッシュメモリの記憶データ消去方法。
発明の詳細な説明
【0001】
【発明の属する技術分野】本発明は不揮発性半導体記憶装置のうち、フラッシュメモリおよびその記憶データ消去方法に係わり、特にセクタ消去機能において、バンク単位で消去セクタが指定可能となり、コマンド入力時間を短縮できるように改善したフラッシュメモリおよびその記憶データ消去方法に関する。
【0002】
【従来の技術】近年、半導体素子の微細化技術の進展に伴い、その半導体素子で構成するLSIも大規模化しており、特に半導体記憶装置の分野ではその傾向が顕著である。
【0003】例えば、1チップに256メガビットの容量を有する半導体メモリとしてダイナミック型ランダムアクセスメモリ(DRAM)やシンクロナス・ダイナミック・ランダムアクセス・メモリ(SDRAM)も実用化されている。これらの揮発性メモリに対し不揮発性メモリの分野では、読み出し専用の半導体記憶装置としてリードオンリメモリ(ROM)があり、さらには、電気的な書き換えが可能なEEPROM、フラッシュメモリも大容量化が進んでいる。フラッシュメモリは、EEPROMとしてブロックごとのデータまたは全ビットのデータを一括消去することができるフラッシュ型EEPROMのことである。
【0004】このフラッシュメモリにたいして書込みや消去などを行なう場合は、書込み命令や消去命令などの設定コマンドをフラッシュメモリに対して与え、フラッシュメモリは、このコマンドに従って動作を実行する。
【0005】一般的には、ある1つの機能動作に対して、動作モードのコマンドコードを入力するサイクルと、データ内容を入力するサイクルとの2回のコマンドサイクルにより指示を与えている。
【0006】一方、この種の従来のフラッシュメモリは一般にセクタ消去機能が備わっている。セクタとはメモリセルを1度に消去する領域毎に分割した単位をいい、例えば、32Mビットのフラッシュメモリの場合、「512Kビット×64セクタ」のメモリセル構成となる。
【0007】また、フラッシュメモリはデュアル機能が備わっている。デュアル機能とはセクタ群をバンクという単位でグループ分けし、例えば、32Mフラッシュメモリの場合、64セクタは16セクタ×4バンク構成となり、1つのバンク内に含まれるセクタ群をセクタ消去機能により消去実行中において、他の3つのバンク内のメモリセルを読み出すことが可能な機能のことである。言い換えれば、1つのチップ上でセクタ消去機能と読み出しとが同時に実行できる機能である。
【0008】従来のフラッシュメモリの構成例を示した図7を参照すると、従来のフラッシュメモリは、コントロールバッファ11と、I/Oバッファ12と、アドレスバッファ13と、コマンドアドレスデコーダ14と、コマンドコントロール回路15cと、内部アドレス生成回路16と、セクタデコーダ17と、セクタラッチ回路24とを備える。
【0009】コントロールバッファ11は、外部からの制御信号であるチップイネーブル信号CEおよびライトイネーブル信号WE入力し、コマンドサイクル時のコマンドコードおよびアドレスを取り込むためのクロック信号TWE、AD1LACLKを生成する回路であり、これらのクロック信号の立ち下がりタイミングは、チップイネーブル信号CE、WEのどちらか遅い方の立ち下がりタイミングで決定し、立ち上がりタイミングはチップイネーブル信号CE、WEのどちらか速い方の立ち上がりタイミングで決定する。
【0010】I/Oバッファ12は、コマンドサイクル時に、コマンド信号DQiから供給されるコマンドコードを、コントロールバッファ11から入力するクロック信号TWEに同期して内部へ取り込む。
【0011】アドレスバッファ13は、コマンドサイクル時、コマンド信号DQiに対応するアドレス信号Aiから供給されるアドレスを、コントロールバッファ11から入力するクロック信号TWEに同期してセクタ消去用のアドレスとして内部へ取り込む。
【0012】コマンドアドレスデコーダ14は、コマンドサイクル時、アドレス信号Aiから供給されアドレスバッファを介して入力されたアドレスをデコード(555h/2AAh)し、デコード信号TA555/TA2AAを出力する回路である。
【0013】コマンドコントロール回路15cは、コマンドサイクルにおいて、入力されるコマンドコードDQiとアドレス信号Aiとがサイクル毎に成立しているか否かを確認し、第5コマンド成立後の成立信号と第6コマンド後の消去機能開始信号LACLKを生成する回路である。
【0014】内部アドレス生成回路16は、消去機能コマンド成立後、消去動作実行においてフラッシュメモリセルを選択するためのアドレスを、チップ内部で生成する回路である。
【0015】セクタデコーダ17は、消去コマンド(第6コマンド)実行時、アドレス信号Aiから入力された、消去するセクタのアドレスによりセクタ選択情報TSAiを生成する。また、消去機能開始後、内部アドレスによりセクタ選択情報ISAiを生成する回路である。
【0016】セクタラッチ回路24は、消去機能において、消去コマンド(第6コマンド)時の消去を行う消去すべきセクタ選択情報TSAiをラッチする。更に消去機能開始後、内部アドレスで生成されたアドレスでセクタデコーダを介し選択されたセクタ(信号ISAi)とラッチ情報を比較し、消去セクタ情報LASAiを出力する回路である。
【0017】セクタラッチ回路24の回路図を示した図8を参照すると、セクタラッチ回路24は、電源電位VDDおよび接地電位GND間にpチャネル型MOSトランジスタP20、nチャネル型MOSトランジスタN50およびnチャネル型MOSトランジスタN60を直列接続状態で挿入接続し、pチャネル型MOSトランジスタP20およびnチャネル型MOSトランジスタN60の直列接続点と消去セクタ情報出力端子との間に、インバータ250および260それぞれの出力端を他方の入力端に接続したラッチを挿入接続し、このラッチの出力端に排他的論理和回路270の一方の入力端を接続し他方の入力端にセクタ選択情報ISAiを入力する構成を1組としてセクタアドレス数分設け、そのセクタアドレス数分の組をさらにバンク数分設けて構成する。
【0018】上述した従来のフラッシュメモリにおいてセクタ消去機能を実行する場合のコマンド入力動作について説明する。図7および従来のセクタ消去機能の動作説明用タイミングチャートを示した図9とを併せて参照すると、セクタ消去機能を実行する場合、ここでは6コマンドサイクルで実行する例を示す。
【0019】まず、フラッシュメモリは、コントロールバッファ11がチップイネーブル信号CE/ライトイネーブル信号WEのどちらか遅い方の立ち下がりタイミングに同期して、消去コマンドサイクルを開始し、コントロールバッファ11出力のクロック信号TWEが論理レベルのHレベルとなる。
【0020】一方、アドレスバッファ13は、クロック信号TWE=Hレベルに同期して、アドレス555hをアドレスホールド時間の間入力し続ける。コマンドアドレスデコーダ14は、アドレスバッファ13からアドレス555hを受けると、出力信号TA555をHレベルで出力する。
【0021】さらに、クロック信号AD1LACLK=Hレベルを受けて、アドレスホールド時間後もHレベルを保持する。
【0022】他方、I/Oバッファ12は、クロック信号TWE=Hレベルに同期して、コマンドセット時間内にコマンド信号DQiからコマンドコードAAhを入力するとともに出力し、その出力されたコマンドコードAAhをコマンドコントロール回路15cが取り込む。
【0023】次に、チップイネーブル信号CE/ライトイネーブル信号WEのどちらか早い方の立ち上がりタイミングに同期して、クロック信号TWE=Lレベルとなる。
【0024】そのクロック信号TWE=Lレベルに同期してクロック信号AD1LACLK=Hレベルも遅れてLレベルになる。その時、コマンドコントロール回路15cは内部に保持したアドレス情報TA555とコマンドコードAAhとを認識し、1サイクル目のコマンドが成立する。
【0025】次に2サイクル目以降も同じように、チップイネーブル信号CE/ライトイネーブル信号WEとクロック信号TWEに同期して、コマンドコントロール回路15c内で保持されたアドレス情報TA2AAとコマンドコード55hとを認識し、2サイクル目のコマンドが成立する。さらにアドレス情報TA555とコマンドコード80hとを認識し、3サイクル目のコマンドが成立し、アドレス情報TA555とコマンドコードAAhとを認識し、4サイクル目のコマンドが成立し、アドレス情報TA2AAとコマンドコード55hとを認識し、5サイクル目のコマンドが成立する。
【0026】そして、6サイクル目は、I/Oバッファ12が、チップイネーブル信号CE/ライトイネーブル信号WEの、どちらか遅い方の立ち上がりタイミングに同期して消去したいセクタのアドレス(SA0)をアドレス信号Aiから入力し、コマンドコントロール回路15cおよびセクタデコーダ17を介して、アドレスホールド時間中入力し続ける。
【0027】セクタデコーダ17からはセクタ選択情報TSA0=Hレベルがセレクタラッチ回路24に出力される。
【0028】一方、I/Oバッファ12は、クロック信号TWE=Hレベルに同期して、アドレスホールド時間内にコマンド信号DQiからコマンドコード30hを受けて出力し、その出力されたコマンドコード30hをコマンドコントロール回路c15が取り込む。
【0029】次に、チップイネーブル信号CE/ライトイネーブル信号WEのどちらか早い方の立ち上がりタイミングに同期して、クロック信号TWE=Lレベルとなる。そのクロック信号TWE=Lレベルに同期してクロック信号AD1LACLK=Hレベルも遅れてLレベルになる。その時、コマンドコントロール回路15cはコマンドコード30hを認識し、6サイクル目のコマンドが成立する。
【0030】それと同時に、クロック信号TWE=Lレベルに同期して、コマンドコントロール回路15cのセレクタラッチパルスLACLKがHレベル(ワンショットパルス)となり、セクタ選択情報LSA0=Hレベルがセクタラッチ回路24に保持される。
【0031】次に、Lレベルになるクロック信号AD1LACLKの立ち下がりタイミングに同期して、セクタ選択情報TSA0がLレベルになる。
【0032】さらに、複数のセクタを消去する場合には、6サイクル目の30hと消去したいセクタのアドレスSA1〜SAiを順次入力し、消去するセクタ選択情報TSA1〜SAiを保持する。
【0033】ここで、セクタ消去機能のフローチャートを示した図10を参照すると、セクタ消去機能のコマンド入力が完了することにより、消去すべきセクタ選択情報TSAiがセクタラッチ回路24にラッチされ(ステップS21)、次に内部アドレスによるセクタ選択情報ISAiを設定する(ステップS22)。
【0034】セクタ選択情報ISAiにより指定されたセクタと保持されたセクタ選択情報TSAiが合致すればステップS24へ、ステップ25へ進む(ステップ23)。
【0035】合致するとセクタ消去機能が消去指定セクタに対して実行される(ステップS24)。
【0036】合致しなければ、セクタ選択情報ISAi=ISAi+1でさらにインクリメントする(ステップS25)。
【0037】セクタ消去機能が最後の消去指定セクタに対して実行されたか判断し、最後の消去指定セクタなら終了し、まだ最後でなければステップ25へ戻る(ステップS26)というものである。
【0038】一方、特開平11−273370号公報には、同一セクタアドレスに対して、連続してデータ読み出し、データ書き込みまたはデータ消去を行うコマンドが外部から入力されると、メモリチップにおけるイネーブルにするチップイネーブル信号を出力するようにし、メモリチップにおける同一セクタアドレスに対して、連続してデータ読み出し、データ書き込みまたはデータ消去を1回のコマンドおよびセクタアドレスの入力で行うことができることが記載されている。
【0039】さらに、メモリチップにおけるいずれか1つのセクタアドレスに対して、データ消去を行うコマンドが外部から入力されると、外部から入力されるセクタアドレスが示すメモリにのみ、イネーブルにするチップイネーブル信号を出力するようにし、メモリチップにおける所望の1つのセクタアドレスに対するデータ消去をも行うことが記載されている。
【0040】しかしながら、この従来例では、本願発明のように、消去コマンドの1サイクル期間の前半で第1の消去アドレスのデコード情報を保持し、さらに後半で第2の消去アドレスのデコード情報を保持し、保持された第1および第2の消去アドレスのデーコード情報が同一バンクを指定しているか比較することによって、バンク内の1セクタの消去か、バンク内の全セクタの一括消去かを判断する機能を備えておらず、したがって構成も異なる。
【0041】
【発明が解決しようとする課題】上述したように、フラッシュメモリは大容量化が進み、それに伴いセクタ数が増大している。そのため、複数のセクタを消去する場合には、6サイクル目の30hと消去したいセクタのアドレスSA1〜SAiを順次入力し、消去するセクタ選択情報TSA1〜SAiを保持する。
【0042】セクタ消去機能のコマンド入力が完了することにより、消去するセクタ選択情報TSAiがセクタラッチ回路24にラッチされ、次に内部アドレスいよるセクタ選択情報ISAiを設定する。セクタ選択情報ISAiにより指定されたセクタと保持されたセクタ選択情報TSAiが合致するまで繰り返しセクタ消去機能が消去指定セクタに対して実行される。
【0043】つまり、6サイクル目の消去コマンド(30h+セクタアドレス)を消去したいセクタ数分連続して入力する必要があるので、コマンド入力時間の増大を将来する結果となっていた。
【0044】本発明の目的は、上述した従来の欠点に鑑みなされたものであり、6サイクル目の消去コマンドにおいて、アドレスホールド時間内に指定される消去アドレスを前半および後半に2分割したタイミングで保持し、2分割したそれぞれのアドレスが同一バンクを指定しているかを比較し、比較結果によりさらにセクタ消去かバンク消去か判断し、バンク消去であればバンク内の全セクタを一括消去す機能を有することでバンク単位で消去セクタが指定可能となり、コマンド入力時間が短縮できるフラッシュメモリを提供することにある。
【0045】
【課題を解決するための手段】本発明のフラッシュメモリは、フラッシュメモリセルアレイのセクタ消去動作をnサイクル期間で第1から第nコマンドにより順次実行するとともに、前記第nコマンド実行時のアドレスホールド時間内で、前記第nサイクル期間の前半で与えられる第1の消去アドレスのデコード情報を保持し、さらに前記第nサイクル期間の後半で与えられる第2の消去アドレスのデコード情報を保持するとともに、保持された前記第1および前記第2の消去アドレスのデーコード情報が同一バンクを指定しているか比較する機能を備えたことを特徴とする。
【0046】また、前記比較の結果が同一バンクを指定しているときは前記バンク内の1セクタの消去と判断し、異なるバンクを指定しているときは前記バンク内の全セクタの一括消去と判断する消去判断機能を備えることができる。
【0047】さらに、前記第1の消去アドレスで指定されたバンク内全セクタの一括消去セクタ情報と前記第2の消去アドレスで指定されたバンク情報とを保持するための消去セクタ情報保持機能を備えてもよい。
【0048】本発明のフラッシュメモリの他の特徴は、フラッシュメモリセルのセクタ消去機能コマンドの入力時に、消去を行うセクタ情報をセクタ単位で保持させるための第1のコマンドコードを入力して1セクタのみの消去セクタとして保持し、バンク単位で一括して保持させる第2のコマンドコードを入力してバンク内の全てのセクタを消去セクタとして保持するセクタ消去の機能を備えることにある。
【0049】本発明のフラッシュメモリの他の特徴は、フラッシュメモリセルのセクタ消去コマンド実行時のアドレスホールド時間内に、消去セクタアドレスを2サイクルに分けて入力するとともに、第1のサイクルを消去セクタおよびその消去セクタを含むバンク情報として保持し、第2のサイクルを他の消去バンク情報として保持し、これら消去セクタを含むバンク情報と他の消去バンク情報との比較結果に応じて同一バンクを指定しているか、異なるバンクを指定しているか認識し、同一バンク指定ならセクタ消去、異なるバンク指定ならバンク消去と判断する機能を備えたことにある。
【0050】また、消去セクタアドレスを1サイクル内で2分割して与えることにより、1バンク内の全セクタの一括消去を1コマンドサイクルで実行する機能を有する。
【0051】さらに、前記消去セクタを含むバンク情報として保持する手段は、前記第1のサイクルで消去セクタを指定するアドレスに応じて前記消去セクタを含む消去バンクの選択信号を生成し、かつ生成した前記選択信号をチップイネーブルまたはライトイネーブル信号に同期した第1のクロック信号でラッチする第1のバンクデコーダ手段である。
【0052】さらにまた、前記他のバンク情報として保持する手段は、前記第2のサイクルで消去セクタを指定するアドレスに応じて前記消去セクタを含む消去バンクの選択信号を生成し、かつ生成した前記選択信号をチップイネーブルまたはライトイネーブル信号に同期した第2のクロック信号でラッチする第2のバンクデコーダ手段である。
【0053】また、前記同一バンクを指定しているか、前記異なるバンクを指定しているか認識する手段は、前記セクタ消去機能コマンドの完了情報と前記比較結果の情報とからセクタラッチかバンクラッチかを判断し、その判断結果のパルス信号をそれぞれ出力するコマンド制御手段である。
【0054】さらに、前記セクタ消去または前記バンク消去を判断すべく機能するために、前記消去コマンド時の消去を行うための前記同一バンクまたは異なるバンクを指示する情報をラッチするとともに、このラッチしたセクタ情報と、消去機能開始後に内部アドレス生成手段で生成されたアドレスに基づきセクタデコーダを介し選択されたセクタ情報とを比較し、一致した場合、前記内部アドレスで選択されたセクタを消去すべきセクタと判断し、そのセクタへ消去動作を行い、比較結果が異なる場合、前記内部アドレスは次のセクタアドレスを出力して一致、不一致の判断を行う第1のセクタラッチ手段を有する。
【0055】さらにまた、前記セクタ消去として機能するために、与えられたコマンド信号を認識し、セクタ単位でラッチさせる場合はセクタ単位でのラッチであることを前記第1のコードで出力し、バンク単位で一括ラッチさせる場合はバンク単位での一括ラッチであることを前記第2のコードで出力するコマンドコントロール手段と、前記第1および前記第2のコードを受けてそれぞれに対応する第1および第2のコマンドラッチパルスを生成するコマンドパルス生成手段と、前記第1および前記第2のラッチパルスと消去すべきセクタアドレスをデコードしたセクタ選択情報とを比較しセクタ消去制御信号を出力する第2のセクタラッチ手段とを有する。
【0056】また、前記第2のセクタラッチ手段は、電源電位および接地電位間に第1のpチャネル型MOSトランジスタ、第1のnチャネル型MOSトランジスタおよび第2のnチャネル型MOSトランジスタを直列接続状態で挿入接続し、前記第1のpチャネル型MOSトランジスタのゲートに消去期間中接地電位になる信号を与え、第1のnチャネル型MOSトランジスタのゲートにバンク内一括消去セクタ情報を与え、第2のnチャネル型MOSトランジスタのゲートに前記第1の消去アドレスに基づく消去セクタ選択情報を与え、前記第1のpチャネル型MOSトランジスタおよび第1のnチャネル型MOSトランジスタの直列接続点と接地電位間に第3のnチャネル型MOSトランジスタおよび第4のnチャネル型MOSトランジスタを直列接続状態で挿入接続し、第3のnチャネル型MOSトランジスタのゲートに消去バンク情報を与え、第4のnチャネル型MOSトランジスタのゲートに内部アドレスに基づくセクタ選択情報を与え、さらに前記直列接続点に、第1および第2のインバータそれぞれの出力端を他方の入力端に接続したラッチの入力端を接続し、前記ラッチの出力端に排他的論理和回路の一方の入力端を接続し他方の入力端に内部アドレスに基づくセクタ選択情報を入力する構成を1組としてセクタアドレス数分設け、そのセクタアドレス数分の組をさらにバンク数分設けて構成する。
【0057】本発明のフラッシュメモリの記憶データ消去方法は、フラッシュメモリセルのセクタ消去コマンド実行時のアドレスホールド時間内に、アドレスバッファへ消去セクタアドレスを2サイクルに分けて与え、第1のサイクルを消去セクタおよびその消去セクタを含むバンク情報として保持し、第2のサイクルを他の消去バンク情報として保持し、保持した前記消去セクタを含むバンク情報と前記他の消去バンク情報との比較結果に応じて同一バンクを指定しているか、異なるバンクを指定しているか認識し、同一バンク指定ならセクタ消去を行い、異なるバンク指定ならバンク消去を行うことにある。
【0058】また、1バンク内の全セクタの一括消去を1コマンドサイクルで実行させることができる。
【0059】本発明のフラッシュメモリの記憶データ消去方法の他の特徴は、フラッシュメモリセルアレイのセクタ消去動作をnサイクル期間で第1から第nコマンドにより順次実行するとともに、前記第nコマンド実行時のアドレスホールド時間内で、前記第nサイクル期間の前半で与えられる第1の消去アドレスのデコード情報を第1のバンクデコーダに保持するステップと、前記第nサイクル期間の後半で与えられる第2の消去アドレスのデコード情報を第2のバンクデコーダに保持するステップと、保持された前記第1および前記第2の消去アドレスのデコード情報が同一バンクを指定しているか比較回路で比較するステップと、前記比較の結果が同一バンクを指定しているときは前記バンク内の1セクタの消去と判断し、異なるバンクを指定しているときは前記バンク内の全セクタの一括消去と判断するステップと、前記判断に基づき前記フラッシュメモリセルを消去するステップとを備えることにある。
【0060】
【発明の実施の形態】まず本発明の第1の実施形態を図面を参照しながら詳細に説明する。
【0061】図1は本発明のフラッシュメモリの第1の実施形態の主要部構成図であり、図2はセクタラッチ回路22の回路図であり、図3は第1の実施形態の動作説明用タイミングチャートである。図1および図3を参照すると、フラッシュメモリ1は、コントロールバッファ11と、I/Oバッファ12と、アドレスバッファ13と、コマンドアドレスデコーダ14と、コマンドコントロール回路15aと、内部アドレス生成回路16と、セクタデコーダ17と、バンクデコーダ18と、バンクデコーダ19と、バンク比較回路20と、コマンドコントローラ21と、セクタラッチ回路22と、を備える。
【0062】コントロールバッファ11は、外部からの制御信号CE、WEからコマンドサイクル時のコマンドコード、アドレスを取り込むクロック信号TWE、AD1LACLK、AD2LACLKを生成する回路である。
【0063】クロック信号TWE、AD1LACLK、AD2LACLKの立ち上がりタイミングはCE、WEのどちらか遅い方の立ち下がりタイミングで決定し、立ち下がりタイミングはCE、WEのどちらか速い方の立ち上がりで決定する。
【0064】I/Oバッファ12は、コマンドサイクル時、コマンド信号DQiから供給されるコマンドコードを、クロック信号TWEに同期して内部へ取り込む回路である。
【0065】アドレスバッファ13は、コマンドサイクル時、アドレス信号Aiから供給されるアドレスコードを、クロック信号TWEに同期して内部へ取り込む回路である。
【0066】コマンドアドレスデコーダ14は、コマンドサイクル時、アドレス信号Aiから供給されアドレスバッファ13を介して入力されたアドレス、すなわち、後述する図3におけるAiでアドレスコード555hおよび2AAhで表し、これらのアドレスコードをデコードしてデコード信号TA555およびTA2AAを出力する回路である。
【0067】コマンドコントロール回路15aは、消去機能コマンドサイクルにおいて、入力されるコマンド信号DQiと対応するアドレス信号Aiとの関係が、コマンドサイクル毎に成立しているか否かを確認し、第5コマンド成立後の成立信号(コントロールバッファへ出力する信号で、AD2LACLKを生成するフラグとなる)と第6コマンド実行後の消去機能開始信号BKLACLKおよびLACLKとを生成する回路である。
【0068】内部アドレス生成回路16は、コマンドコントロール回路15aから出力される内部アドレス生成開始フラグに同期して内部アドレスを生成する。例えば6サイクルの消去機能コマンドが成立した後、消去動作実行時に、フラッシュメモリセルを選択するためのアドレスは外部からは供給されないのでチップ内部で生成するための回路である。
【0069】但し、第6コマンド(消去コマンド)取り込み後すぐに内部アドレスが動作するわけではなく、以下のように動作する。
【0070】複数のセクタを消去する場合、消去コマンド(例えば後述の30h)を繰り返し入力するが、1回目の30h入力後、2回目の30h入力までにタイムアウトとしてウェイト時間を設けている。このタイムアウトは、フラッシュメモリのデータシートに記載されており、フラッシュメモリ製品によっても異なるが一般的には50〜100μsecである。
【0071】1回目入力後、タイムアウト期間中ならば2回目を受け付けることとなり、更に2回目入力後、また新たにタイムアウト期間を設け、3回目を受付待機する。
【0072】つまり、タイムアウト期間が終了すると、その後は消去コマンドは受け付けなくなる。タイムアウト期間終了後、内部で消去機能が動作開始し、内部アドレスが動作する。
【0073】よって、コマンドコントロール回路から内部アドレス生成回路への内部信号はタイムアウト期間が終了したので消去動作開始のフラグ信号となる。
【0074】セクタデコーダ17は、消去コマンド(第6コマンド)実行時、アドレス信号Aiから入力された、消去するセクタの例えば上位アドレスSA0〜SAi、例えば下位アドレス555h〜2AAh等によりセクタ選択信号TSAiを生成する。また、消去機能実行開始後、生成された内部アドレスに基づきセクタ選択信号ISAiを生成する回路である。
【0075】バンクデコーダ18は、消去コマンド(第6コマンド)実行時、コマンドサイクル前半の消去セクタを指定するアドレス(例えばSA0)に応じて、消去セクタを含む消去バンクの第1の消去バンク選択信号TABKiを生成し、生成した第1の消去バンク選択信号TABKiをコントロールバッファ11からのクロック信号AD1LACLKに同期してラッチする回路である。
【0076】バンクデコーダ19は、消去コマンド(第6コマンド)実行時、コマンドサイクル後半の消去セクタを指定するアドレス(例えばSA50)に応じて、消去セクタを含む消去バンクの第2の消去バンク選択信号TBBKを生成し、生成したバンク選択信号TBBKiをコントロールバッファ11からのクロック信号AD2LACLKに同期して保持する回路である。
【0077】バンク比較回路20は、消去コマンド(第6コマンド)実行時、バンクデコーダ18に保持された第1のバンク選択信号TABKiとバンクデコーダ19に保持された第2のバンク選択信号TBBKiとの比較を行い、同一か否かを判断し、その判断結果情報TCOMPを出力する回路である。
【0078】コマンドコントローラ21は、コマンドコントロール回路15aから与えられた消去コマンド(第6コマンド)完了情報BKLACLKとバンク比較回路20からのバンク同一か否かの判断結果情報TCOMPでセクタラッチかバンクラッチかを判断し、セクタラッチの場合は消去機能開始信号LACLKでラッチパルスを出力し、バンクラッチの場合は消去機能開始信号BKLACLKでラッチパルスを生成する回路である。
【0079】セクタラッチ回路22は、消去機能の消去コマンド(第6コマンド)実行時において、消去機能開始信号LACLKおよびセクタ選択情報TSAi、または消去機能開始信号BKLACLKおよび第2の消去バンク選択信号TABKiがHレベルになったときに得られる消去セクタ情報LASAiをラッチする。更に消去機能開始後、内部アドレス生成回路16で生成されたアドレスに基づきセクタデコーダ17を介し選択されたセクタ選択情報ISAiとラッチした消去セクタ情報LASAiとを比較し、一致/不一致信号を出力する回路である。
【0080】セクタ選択情報ISAiと消去セクタ情報LASAiとが一致した場合、内部アドレスで選択されたセクタを消去すべきセクタと判断し、そのセクタへ消去動作を行う。また、セクタ選択情報ISAiと消去セクタ情報LASAiとが不一致の場合、内部アドレスは次のセクタアドレスを出力し、改めて一致、不一致の判断を行う。
【0081】図2を参照すると、セクタラッチ回路22は、電源電位VDDおよび接地電位GND間に第1のpチャネル型MOSトランジスタP10、第1のnチャネル型MOSトランジスタN10および第2のnチャネル型MOSトランジスタN20を直列接続状態で挿入接続する。
【0082】第1のpチャネル型MOSトランジスタP10のゲートには消去動作時にLレベルとなる信号BRSTを与え、第1のnチャネル型MOSトランジスタN10のゲートには消去機能開始信号LACLKを与え、第2のnチャネル型MOSトランジスタN20のゲートにはセクタ選択情報TSAiを与える。
【0083】また、pチャネル型MOSトランジスタP10およびnチャネル型MOSトランジスタN10の直列接続点Aと接地電位GND間に第3のnチャネル型MOSトランジスタN30および第4のnチャネル型MOSトランジスタN40を直列接続状態で挿入接続する。
【0084】第3のnチャネル型MOSトランジスタN30のゲートには消去機能開始信号BKLACLKを与え、第4のnチャネル型MOSトランジスタN40のゲートには第1の消去バンク選択信号TABKiを与える。
【0085】さらに、直列接続点Aに、インバータ220の出力端およびインバータ230の入力端を共通接続するとともに、インバータ230の出力端およびインバータ220の入力端を共通接続してラッチを構成し、その共通接続点B(請求項における消去セクタ情報出力端子)の消去セクタ情報LASAiを排他的論理和回路240の一方の入力端に与え、他方の入力端にセクタ選択情報ISAiを与えることにより、排他的論理和回路240から一致/不一致信号を出力する構成を1組としてセクタアドレス数分設け、そのセクタアドレス数分の組をさらにバンク数分設けて構成する。
【0086】次に、上述した構成からなる本発明のフラッシュメモリにおける第1の実施形態の動作を説明する。
【0087】再び図1および図3を参照すると、この実施形態では、例えば、セクタ消去機能コマンドとして6サイクルを予め割り当てているものとして説明する。この6サイクルのコマンドサイクルは、チップイネーブル信号CE/ライトイネーブル信号WEがともにLレベル、換言するとTWE=Hレベルの状態を意味する。
【0088】また、本発明の特徴として、6サイクル目の消去コマンドにおいて指定する消去用のアドレス信号Aiは、6サイクル目のサイクル前半とサイクル後半に分割されており、ここでは一例として、サイクル前半で指定する消去アドレスをセクタ0,サイクル後半で指定する消去アドレスをセクタ50とした場合を示す。そのときの消去コマンドDQiとしてはコードを30hとした例を示してある。
【0089】その他のセクタ消去機能コマンドサイクルでは、1サイクル目のアドレス信号Aiが555h、消去コマンドDQiがコードAAhであり、2サイクル目のアドレス信号Aiが2AAh、消去コマンドDQiがコード55hである。3サイクル目のアドレス信号Aiは555h、消去コマンドDQiがコード80hであり、4サイクル目のアドレス信号Aiが555h、消去コマンドDQiがコードAAhであり、5サイクル目のアドレス信号Aiが555h、消去コマンドDQiがコードAAhであるものとして説明する。
【0090】セクタ消去機能コマンドサイクルの5サイクル目が成立した後、6コマンド目の消去サイクル前半にチップイネーブル信号CE/ライトイネーブル信号WEのうちのどちらかの遅い立ち下がりタイミング、つまり、コントロールバッファ11で生成されたクロック信号TWEの立ち上がりタイミングに同期して、アドレスバッファ13が、消去したいアドレス(例えばSA0)をAiから入力する。
【0091】アドレスSA0をAiから入力後、セクタデコーダ17において、コントロールバッファ11から出力されるクロック信号AD1LACLKの立ち上がりタイミングに同期して、消去セクタが選択されると、セクタデコーダ17の出力のセクタ選択情報TSA0=Hレベルとなる。このHレベルはクロック信号AD1LACLKの立ち下がりタイミングまで保持される。
【0092】さらに、アドレスSA0はバンクデコーダ18において、クロック信号AD1LACLKの立ち上がりタイミングに同期して、消去セクタが含まれたバンクが選択され、バンクデコーダ18の出力の第1の消去バンク選択信号TABK0=Hレベルとなる。このHレベルはクロック信号AD1LACLKの立ち下がりタイミングまで保持される。
【0093】すなわち、セクタ選択情報TSA0および第1の消去バンク選択信号TABK0がクロック信号AD1LACLKにより保持されることを示している。
【0094】その後、6コマンド目の消去サイクル後半で、かつセクタアドレスホールド時間内に、チップイネーブル信号CE/ライトイネーブル信号WEのうちのどちらかの遅い立ち下がりタイミング、つまり、コントロールバッファ11で生成されたクロック信号AD2LACLKの立ち上がりタイミングに同期して、アドレスバッファ13が、消去しようとする消去セクタが含まれたバンク以外のバンクに属するアドレス(例えばSA50)をAiから入力する。
【0095】アドレスSA50をAiから入力後、アドレスSA50はバンクデコーダ18において、クロック信号AD2LACLKの立ち上がりタイミングに同期して、消去しようとする消去セクタが含まれたバンク以外のバンク、つまり異なるバンクが選択され、バンクデコーダ19の出力の第2の消去バンク選択信号TBBK1=Hレベルとなる。
【0096】このHレベルはクロック信号AD2LACLKの立ち下がりタイミングまで保持される。すなわち、異バンク情報としての第2の消去バンク選択信号TBBK1がクロック信号AD2LACLKにより保持されることを示している。
【0097】そして、コマンドコード30hがDQiよりI/Oバッファ12を介して入力され、チップイネーブル信号CE/ライトイネーブル信号WEのどちらか早い方の立ち上がりタイミング、つまり、コントロールバッファ11の出力するクロック信号TWE=Lレベルに同期して、コマンドコントロール回路15aからコマンドコントローラ21へ出力される。
【0098】一方、バンク比較回路7において、第1の消去バンク選択信号TABKiと第2の消去バンク選択信号TBBKiとを比較し、バンクが異なれば比較結果の判断結果情報TCOMP=Hレベルとなる。
【0099】バンク比較回路7からの判断結果情報TCOMP=Hレベルを受けたコマンドコントローラ21からは消去機能開始信号BKLACLK=Hレベルが,セクタラッチ回路22へ出力される。
【0100】再び図2を参照すると、ここでは異なるバンクであることを示す消去機能開始信号BKLACLK=Hレベルの1パルスを受けたセクタラッチ回路22では、nチャネル型MOSトランジスタN30〜N3nは全て導通状態になり、nチャネル型MOSトランジスタN40〜N4nも第1の消去バンク選択信号TABK0=Hレベルを受けて全て導通状態になり、それぞれの共通接続接点AにはLレベルが出力される。
【0101】このLレベルが極性反転されてHレベルとなりラッチされることにより、消去したいセクタを含むバンク内の全てのセクタが消去セクタとしてセクタラッチ回路に保持される。保持されたHレベルと内部アドレス時のセクタ選択情報ISA0〜ISAiとが個別に排他的論理和回路240から24nで比較され、消去セクタ情報LASAi〜LASAi+7それぞれのセクタ消去を指示するHレベルが一致信号として出力される。
【0102】次に、従来のように、6サイクル目のアドレスホールド時間内に、6サイクル目のサイクル前半およびサイクル後半とも同一セクタアドレスSA0を入力した場合を説明する。
【0103】6コマンド目の消去サイクル後半で、かつセクタアドレスホールド時間内に、チップイネーブル信号CE/ライトイネーブル信号WEのうちのどちらかの遅い立ち下がりタイミング、つまり、コントロールバッファ11で生成されたクロック信号AD2LACLKの立ち上がりタイミングに同期して、アドレスバッファ13が、6サイクル目のサイクル前半と同じように、消去しようとする消去セクタが含まれたバンクアドレスSA0を再びAiから入力(変化させない)する。
【0104】アドレスSA0をAiから入力後、アドレスSA0はバンクデコーダ18において、クロック信号AD2LACLKの立ち上がりタイミングに同期して、消去しようとする消去セクタが含まれたバンクが選択され、バンクデコーダ19の出力の第2の消去バンク選択信号TBBK0=Hレベルとなる。
【0105】このHレベルはクロック信号AD2LACLKの立ち下がりタイミングまで保持される。すなわち、異バンク情報である第2の消去バンク選択信号TBBK0=Hレベルが、クロック信号AD2LACLKにより保持されることを示している。
【0106】そして、コマンドコード30hがコマンド信号DQiよりI/Oバッファ12を介して入力され、チップイネーブル信号CE/ライトイネーブル信号WEのどちらか早い方の立ち上がりタイミング、つまり、コントロールバッファ11の出力するクロック信号TWE=Lレベルに同期して、コマンドコントロール回路15aからコマンドコントローラ21へ出力される。
【0107】一方、バンク比較回路7において、第1の消去バンク選択信号TABKiと第2の消去バンク選択信号TBBKiとを比較し、ここではバンクが同じ、すなわち、TABK0=1、TBBK0=1の場合であるから比較結果はLレベルとなり、判断結果情報TCOMP=Lレベルを出力する。
【0108】バンク比較回路7からの判断結果情報TCOMP=Lレベルを受けたコマンドコントローラ21からは同一バンク情報である消去機能開始信号LACLK=Hレベルが,セクタラッチ回路22へ出力される。
【0109】再び図2を参照すると、コマンドコントローラ21から異バンク情報である消去機能開始信号BKLACLK=Lレベルを受けたセクタラッチ回路22では、nチャネル型MOSトランジスタN30〜N3nは全て非導通状態になる。
【0110】一方、コマンドコントローラ21から消去機能開始信号LACLK=Hレベルを受けたnチャネル型MOSトランジスタN0〜N1nは全て導通状態になる。
【0111】nチャネル型MOSトランジスタN20〜N2nもセクタ選択情報TSA0〜TSAiのうちTSA0=Hレベルを受けてnチャネル型MOSトランジスタN20が導通状態になり、その共通接続接点AにはLレベルが出力される。
【0112】このLレベルが極性反転されてHレベルとなりラッチされることにより、消去したいセクタを含むバンク内の1のセクタが消去セクタとしてセクタラッチ回路に保持され、保持されたHレベルと内部アドレスいよるセクタ選択情報ISA0とが個別に排他的論理和回路240で比較され、消去セクタ情報LASA0のセクタ消去を指示するHレベルが一致信号として出力される。
【0113】さらに、内部アドレスで生成されたアドレスにより、セレクタデコーダ17を介して選択されたセクタ選択情報ISA0のHレベルと消去セクタ情報LASA0のHレベルとが排他的論理和回路240で比較される。
【0114】比較した結果、双方ともHレベルで一致するので、内部アドレスで選択されたセクタを消去すべきセクタと判断し、そのセクタへ消去動作を行う。
【0115】次に、Lレベルになるクロック信号AD1LACLKの立ち下がりタイミングに同期して、セクタ選択情報TSA0がLレベルになる。
【0116】さらに、複数のセクタを消去する場合には、6サイクル目の30hと消去したいセクタのアドレスSA1〜SAiを順次入力し、消去するセクタ選択情報TSA1〜SAiを保持する。
【0117】上述した第1の実施形態では、セクタ消去機能コマンドサイクルの6サイクル目を前半のサイクルと後半のサイクルに分け、かつ6サイクル目のアドレスホールド時間内で、前半と後半で異なるバンクアドレスを指定した場合、コマンドコントローラ21から異バンク情報である消去機能開始信号BKLACLKの保持パルスが出力され、指定バンク内に含まれる全てのセクタ情報がセクタラッチ回路22内に消去セクタとして一括で保持されるので、セクタ消去機能は、1セクタのみの消去指定だけでなく、バンク単位で全セクタの消去セクタが指定可能となり、コマンド入力時間を短縮することができる。
【0118】例えば、1バンク消去をしたい場合、従来は消去コマンドが16サイクル必要だったが、本実施形態を適用すれば1サイクルで消去することができる。
【0119】次に、上述した実施形態を適用するフラッシュメモリの記憶データ消去方法を説明する。フラッシュメモリの記憶データ消去方法説明用のフローチャートを示した図4を参照すると、まず、ステップS11において、フラッシュメモリセルアレイのセクタ消去動作をnサイクル期間で第1から第nコマンドにより順次実行するとともに、第nコマンド実行時のアドレスホールド時間内で、第nサイクル期間の前半で与えられる第1の消去アドレス(例えばAi=555h)のデコード情報をバンクデコーダ18に保持する。
【0120】次に、ステップS12において、第nサイクル期間の後半で与えられる第2の消去アドレス(例えばAi=2AAh)のデコード情報をバンクデコーダ19に保持する。
【0121】ステップS13において、保持された第1および第2の消去アドレス555hおよび2AAhのデコード情報が同一バンクを指定しているかバンク比較回路20で比較する。
【0122】ステップS14において、バンク比較回路20での比較の結果が同一バンクを指定しているときはバンク内の1セクタの消去と判断し、異なるバンクを指定しているときはバンク内の全セクタの一括消去と判断する。
【0123】ステップS15において、ステップS14での判断結果に基づき、フラッシュメモリセルの指定バンク内の1セクタの消去を実行し、あるいはフラッシュメモリセルを指定バンク単位に一括消去する。
【0124】上述した方法により、セクタ消去機能コマンドサイクルの6サイクル目を前半のサイクルと後半のサイクルに分け、かつ6サイクル目のアドレスホールド時間内で、前半と後半で異なるバンクアドレスを指定して、セクタ消去機能は、1セクタのみの消去指定だけでなく、バンク単位で全セクタの消去セクタが指定可能となり、コマンド入力時間を短縮することができる。
【0125】次に、本発明の第2の実施形態を説明する。
【0126】第2の実施形態の構成図を示した図5を参照すると、フラッシュメモリ1は、コントロールバッファ11と、I/Oバッファ12と、アドレスバッファ13と、コマンドアドレスデコーダ14と、コマンドコントロール回路15aと、内部アドレス生成回路16と、セクタデコーダ17と、バンクデコーダ18と、セクタラッチ回路22と、コマンドパルス生成回路23とを備える。
【0127】すなわち、第1の実施形態との相違点は、第1の実施形態におけるコマンドコントローラ21に代えて、コマンドパルス生成回路23を設けたことである。また、コマンドコントロール回路15bは、消去機能開始信号として、例えばコマンド50hおよびコマンド30hに対応する通知信号T50およびT30をコマンドパルス生成回路23にそれぞれ出力する。
【0128】さらに、セクタラッチ回路22は前述した図3と同様の回路構成であり、セクタデコーダ17からの消去すべきセクタ選択情報TSAi/ISAiとバンクデコーダ18からの第1の消去バンク選択信号TABKiとコマンドコントローラ21に代わるコマンドパルス生成回路23からの消去機能開始信号BKLACLKを入力とする。
【0129】この実施形態では、消去コマンドにおいて、バンク単位で一括でラッチさせる場合はコマンド信号DQiにコマンドコード50hを入力し、コマンドコントロール回路15bがコマンドコード50hを認識し、コマンドパルス生成回路23にバンク単位での一括ラッチであることを知らせる信号が通知信号T50である。セクタ単位でラッチさせる場合はコマンド信号DQiにコマンドコード30hを入力し、コマンドコントロール回路15bがコマンドコード30hを認識し、コマンドパルス生成回路23にセクタ単位でのラッチであることを知らせる信号が通知信号T30である。
【0130】ここで、第2の実施形態の動作説明用タイミングチャートを示した図6を併せて参照すると、セクタ消去機能コマンド5サイクル目が成立後、6コマンド目において、チップイネーブル信号CE/ライトイネーブル信号WEのどちらか遅い立ち下がりタイミングに同期して、消去したいアドレス(例えばSA0)をアドレス信号Aiに入力後、アドレスバッファ13およびセクタデコーダ17を介して消去セクタが選択され、セクタデコーダ17から出力される消去すべきセクタ選択情報TSA0=Hレベルとなり、そのセクタ選択情報がクロック信号AD1LACLKに同期して保持される。また、バンクデコーダ18からは第1の消去バンク選択信号TABK0=Hレベルで入力されている。
【0131】一方、コマンドコード50hがDQiよりI/Oバッファ12を介して入力され、チップイネーブル信号CE/ライトイネーブル信号WEのどちらか早い方の立ち上がりタイミングで決まるクロック信号TWE=Lレベルに同期して、コマンドコントロール回路15bに取り込まれ保持される。
【0132】コマンドコントロール回路15bでは、取り込んだコマンドコード50hを通知信号T50としてコマンドパルス生成回路23に出力する。コマンドパルス生成回路23においては、通知信号T50を判断し、T50であることを認識すると、バンク一括で保持するための消去機能開始信号BKLACLK=Hレベルとして出力する。
【0133】消去機能開始信号BKLACLK=Hレベルの1パルスを受けたセクタラッチ回路22では、nチャネル型MOSトランジスタN30〜N3nは全て導通状態になり、nチャネル型MOSトランジスタN40〜N4nも、第1の実施形態同様に、第1の消去バンク選択信号TABK0=Hレベルを受けて全て導通状態になり、それぞれの共通接続接点AにはLレベルが出力される。
【0134】その共通接続接点AのLレベルが極性反転されてHレベルとなりラッチされることにより、消去したいセクタを含むバンク内の全てのセクタが消去セクタとしてセクタラッチ回路に保持される。
【0135】保持されたHレベルと内部アドレスによるセクタ選択情報ISA0〜ISAiとが個別に排他的論理和回路240から24nで比較され、消去セクタ情報LASAi〜LASAi+7それぞれのセクタ消去を指示するHレベルが一致信号として出力される。
【0136】一方、従来通り6サイクル目にコマンドコード30hを入力した場合、コマンドコード30hがコマンド信号DQiよりI/Oバッファ12を介して入力され、チップイネーブル信号CE/ライトイネーブル信号WEのどちらか遅い方の立ち下がりタイミングで決まるクロック信号TWE=Hレベルに同期して、コマンドコントロール回路15bに取り込まれ保持される。
【0137】コマンドコントロール回路15bでは、取り込んだコマンドコード30hを通知信号T30としてコマンドパルス生成回路23に出力する。コマンドパルス生成回路23においては、通知信号T30を判断し、T30であることを認識すると1セクタを保持するための消去機能開始信号LACLK=Hレベルとして出力する。
【0138】1セクタ選択情報となる消去機能開始信号LACLK=Hレベルの1パルスを受け、消去機能開始信号BKLACLK=Lレベルを受けたセクタラッチ回路22では、消去機能開始信号BKLACLK=Lレベルによりnチャネル型MOSトランジスタN30〜N3nは全て非導通状態になる。
【0139】一方、コマンドコントローラ21からLACLK=Lレベルを受けたnチャネル型MOSトランジスタN0〜N1nは全て導通状態になる。
【0140】nチャネル型MOSトランジスタN20〜N2nも信号TSA0〜TSAiのうちTSA0=Hレベルを受けてnチャネル型MOSトランジスタN20が導通状態になり、その共通接続接点AにはLレベルが出力される。
【0141】このLレベルが極性反転されてHレベルとなりラッチされることにより、消去したいセクタを含むバンク内の1のセクタが消去セクタとしてセクタラッチ回路24に保持され、保持されたHレベルと内部アドレスISA0とが個別に排他的論理和回路240で比較され、消去セクタ情報LASA0のセクタ消去を指示するHレベルが一致信号として出力される。
【0142】上述した第2の実施形態では、一例としてコマンドコード50hおよびコマンドコード30hにより、バンク一括消去か1セクタ消去かを決定することができるので、第1の実施形態のような、バンクデコーダ19,バンク比較回路20およびコマンドコントローラ21を必要としない、チップ面積を小さくできるフラッシュメモリを提供する。
【0143】また、第1の実施形態同様に、セクタ消去機能は、1セクタのみの消去指定だけでなく、バンク単位で全セクタの消去セクタが指定可能となり、コマンド入力時間を短縮することができる。
【0144】
【発明の効果】上述したように、本発明のフラッシュメモリおよびその記憶データ消去方法は、セクタ消去機能コマンドサイクルの6サイクル目を前半のサイクルと後半のサイクルに分け、かつ6サイクル目のアドレスホールド時間内で、前半と後半で異なるバンクアドレスを指定した場合、コマンドコントローラ21から消去機能開始信号BKLACLKの保持パルスが出力され、指定バンク内に含まれる全てのセクタ情報がセクタラッチ回路22内に消去セクタとして一括で保持されるので、セクタ消去機能は、1セクタのみの消去指定だけでなく、バンク単位で全セクタの消去セクタが指定可能となり、コマンド入力時間を短縮することができる。
【0145】また、予め指定した第1のコマンドコード(例50h)および第2のコマンドコード(例30h)により、バンク一括消去か1セクタ消去かを決定することができるので、異なる消去バンク情報を得るためのバンクデコーダ手段、同一バンクか異なるバンクかを判断するバンク比較手段を必要としないので、その分だけチップ面積を小さくできるフラッシュメモリを提供する。




 

 


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