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WORM記憶装置のパルス列書き込み - ヒューレット・パッカード・カンパニー
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発明の名称 WORM記憶装置のパルス列書き込み
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2003−109393(P2003−109393A)
公開日 平成15年4月11日(2003.4.11)
出願番号 特願2002−200114(P2002−200114)
出願日 平成14年7月9日(2002.7.9)
代理人 【識別番号】100063897
【弁理士】
【氏名又は名称】古谷 馨 (外3名)
【テーマコード(参考)】
5B003
5F083
【Fターム(参考)】
5B003 AA04 AA05 AA06 AB05 AC06 AD03 
5F083 CR12 CR13 CR14 CR15 LA10 ZA20
発明者 ルン・ティー・トラン / マニシュ・シャーマ
要約 課題
メモリセル(210)に書き込むための方法(400)と回路(300)の提供。

解決手段
方法(400)は、メモリセル(210)に接続された書き込み線にハ゜ルス列(370)を印加する。ハ゜ルス列(370)内のパルスの数は予め決定されていない。方法(400)は、セル(210)の入力側の値を基準値と比較し、メモリセル(210)の入力側は、書き込み動作が完了したという指示を提供する。方法(400)は、比較ステッフ゜に応じて、好適には書き込み線上の値が基準値を超えた場合に、書き込み線のハ゜ルス列(370)を中断する。ハ゜ルスは、幅が短く、振幅が大きいことが好ましい。方法は、必要に応じて、ハ゜ルス列(370)内のハ゜ルの数をカウントし、ハ゜ルスの数が所定の最大値を超えた場合に、書き込み線上のハ゜ルス列を中断しおよび/またはセルを使用不可能と宣言することができる。また、回路(300)は、ハ゜ルス列発生器(310)と比較器(330)とを含む。
特許請求の範囲
【請求項1】メモリセル(210)に書き込むための方法(400)であって、前記メモリセル(210)に接続された書き込み線にパルス列(370)を生じさせるステップ(420)であって、前記パルス列(370)内のパルスの数が予め決定されていない、ステップと、前記メモリセル(210)の入力側の値と基準値を比較するステップ(430)であって、前記メモリセル(210)の入力側が、書き込み動作が完了したという指示を提供する、ステップと、及び前記比較するステップに応じて、前記書き込み線上の前記パルス列を中断するステップとからなる、方法(400)。
発明の詳細な説明
【0001】
【発明の属する技術分野】本発明は、一般に、電子メモリに関し、より詳細には、追記型(WORM)メモリデバイスに書き込むための方法および回路に関する。
【0002】
【従来の技術】メモリの分野では、密度を高めてコストを下げることが常に要求されている。これは、特に、不揮発性メモリ、すなわち電力を供給しないときにデータが失われないメモリに当てはまる。不揮発性メモリは、追記型(「WORM」)すなわち再プログラム可能な場合がある。名前が示唆するように、WORMメモリは、いったん書き込まれると(プログラムされると)、その後、すべての実際的な目的に永久的である。ほとんどのWORMメモリは、製造中にプログラミングを行う必要がなく、現場でプログラム可能である。現場でプログラム可能なWORMメモリの例には、バイポーラPROM(プログラマブル読み出し専用メモリ)、CMOS(相補型金属酸化膜半導体)PROM、EPROM(消去可能なPROM)およびトンネル接合ベースのROMがある。
【0003】WORMメモリは、選択されたセルに比較的大きい電圧を印加して選択されたセルの物理的特性を変化させることによってプログラムされる。代替の機構は、メモリのタイプに依存する。例えば、バイポーラまたはCMOS PROMの単位メモリセルは、一般に、ヒューズおよび/またはアンチヒューズ(anti-fuse)と直列の1つのトランジスタからなり、PROMは選択されたセルのヒューズまたはアンチヒューズの両端に大きな電圧を印加することによってプログラムされる。電圧を印加すると、ヒューズは開放され、またはアンチヒューズは短絡する(または、両方が存在する場合は両方)。その結果、セルの両端の抵抗が変化し、この変化は、読み取り操作で、セルにわずかな読み取り電圧を印加し、セルに流れる電流を検出することにより、変化していない状態と対比して検出されることができる。もう1つの例として、EPROMの単位メモリセルは、一般に、トランジスタと浮遊ゲートからなり、EPROMは、大きな電圧を印加して、シリコン基板から選択されたセルの浮遊ゲートに電荷を移すことによってプログラムされる。この場合、電荷の移動に関するメカニズムは、ファウラー・ノルトハイム(Fowler-Nordheim)の電子トンネル効果である。
【0004】メモリセルのもう1つの例は、図1に示したアンチヒューズトンネル接合100である。アンチヒューズトンネル接合100は、下部電極120、絶縁体障壁層140および上部電極160を含む。下部電極120と上部電極160は、Cu、Alなどの導体金属、あるいはNiFe、CoFe、NiFeCoなどの磁性材料とすることができる。絶縁体障壁層140は、一般に、0.5nm(5オングストローム)〜10nm(100オングストローム)のきわめて薄い厚さである。一般に、絶縁体障壁層140は、TaO、AlO、SiO、SiN、AlNなどからなる。接合の両端にバイアス電圧が印加されると、絶縁体障壁が薄いため、量子力学的トンネル効果が生じ、電流が、一方の電極から障壁層140を横切って他方の電極に流れる。トンネル接合の抵抗は、障壁層の厚さに指数関数的に左右される。したがって、製作する際に厚さを制御することによって、トンネル接合を、特定の用途に適した所望の抵抗値に作成することができる。
【0005】一般的なWORMメモリをプログラミングするための回路は、図2Aに示したWORMメモリシステム200の一部である。WORMメモリシステム200は、メモリセル210のアレイを含む。メモリセル210は、行と列の長方形の配列で配置されることが好ましい。各メモリセル210は、行導体220と列導体230の交点にある。行デコーダ240が、行導体220に接続され、列デコーダ250が、列導体230に接続される。アドレス線(図示せず)が、行デコーダ240および/または列デコーダ250を制御して、所望の行、列または個々のセル210を選択する。図2Aに示したように、書き込みのために1つの特定のセル210が選択された。書き込みプロセスの一部として、セル210の両端に書き込み電圧VWRが印加される。
【0006】図2Bに、書き込み電圧VWRのグラフ260を示す。書き込み電圧VWRは、高さV、一定幅Tのパルス270である。書き込まれるべきすべてのセル210ごとに、セル210が、行デコーダ240と列デコーダ250によって選択され、次に、選択されたセルに、同じパルス270が印加される。
【0007】
【発明が解決しようとする課題】WORMメモリの欠点は、一般に、メモリをプログラムするためにVを高い値にしなければならないことである。EPROMの場合、ファウラー・ノルトハイム電子トンネル効果を生じさせるには高い電圧が必要である。プログラム可能な素子のようにポリシリコンヒューズを備えたPROMの場合は、ポリシリコンヒューズを溶断するのに十分なエネルギーを供給するために大きい電圧を必要とする。メモリセルとして1つの順方向ダイオードと1つの逆方向ダイオードを備えたバイポーラPROMの場合、ダイオードを破壊するためにダイオードの逆電圧を超える大きい電圧を必要とする。プログラム可能な素子としてトンネル接合アンチヒューズを備えたWORMの場合、トンネル接合の破壊電圧(breakdownvoltage)は、1.5V(ボルト)程度と低い。この破壊電圧は、トンネル接合の障壁層の厚さによって制御され得る。障壁が厚いほど破壊電圧が高くなり、障壁が薄いほど破壊電圧が低くなるが、そのようなタイプのアンチヒューズ接合は、破壊電圧に大きなばらつきがある。
【0008】いくつかのWORMメモリのプログラミングは、必要な書き込み電圧レベルに、セルごとに大きなばらつきがある。このばらつきは、製造工程におけるセルごとの物理的なばらつきによって生じる可能性がある。プログラムするのに少ないエネルギーしか必要としないセルもあり、多くのエネルギーを必要とするセルもある。換言すると、パルス270は、あるセルには長すぎ、他のセルには短すぎる場合がある。歩留り率を高めるために、パルス持続時間Tは、一般に、大部分のセルに必要なものよりもはるかに長い。
【0009】当該技術分野において、書き込み動作の有効性を確認し、書き込み動作の試みが失敗したときに標準的な書き込み動作を繰り返すことが知られている。一般に、書き込み動作の有効性は、メモリセル210の出力に接続されたセンスアンプ(図示せず)からの出力電圧を検出することによってテストされる。そのような手法の例は、米国特許第5,684,741号に開示されている。
【0010】
【課題を解決するための手段】一態様において、本発明は、メモリセルに書き込むための方法である。この方法は、メモリセルに接続された書き込み線にパルス列を印加する。パルス列内のパルスの数は、予め決定されていない。この方法は、セルの入力側の値を基準値と比較し、メモリセルの入力側は、書き込み動作が完了したという指示を提供する。この方法は、比較ステップに応じて、好適には書き込み線上の値が基準値を超えた場合に、書き込み線のパルス列を中断する。パルスは、幅が短く、振幅が大きいことが好ましい。この方法は、必要に応じて、パルス列内のパルスの数をカウントし、パルスの数が所定の最大値を超えた場合に、書き込み線上のパルス列を中断しおよび/またはセルを使用不可能と宣言することができる。
【0011】別の態様において、本発明は、メモリセルに書き込むための回路である。この回路は、パルス列発生器と比較器とを含む。パルス列発生器は、出力とイネーブル入力を有する。出力は、メモリセルに接続された書き込み線に接続されている。出力は、イネーブルにされたとき、パルス列を伝える。比較器は、2つの入力と1つの出力を有する。一方の入力が、書き込み線に接続される。他方の入力は、基準に接続される。比較器出力が、パルス列発生器のイネーブル入力に接続されており、それによりパルス列発生器は、比較器出力によってディスエーブルまたはイネーブルにされる。必要に応じて、回路は、パルスをカウントし、所定の最大数のパルスの結果としてパルス列発生器をディスエーブルにするカウンタをさらに含む。
【0012】さらにもう1つの態様において、本発明は、メモリシステムである。このメモリシステムは、前述のように、メモリセルのアレイ、書き込み線、ならびにパルス列発生器および比較器を含む。
【0013】本明細書で使用されるとき、「有する」という用語は、「含む」などの広い意味で解釈されるべきである。したがって、例えば、パルス列発生器は、前述した出力とイネーブル入力以外の他の信号インタフェースを含むことができる。さらに、「接続された」という用語およびその変形は、本明細書で使用されるとき、直接的に接続されているか、あるいは中間要素を介して間接的に接続されていることを意味する。
【0014】既知の従来技術との比較において、本発明の特定の実施形態は、以下の一部またはすべてを含むいくつかの利点を達成することができる。即ち、(1)書き込みプロセスが高速であり信頼性が高いこと、(2)メモリセルと直列の要素が損傷を受ける可能性がほとんどないこと、(3)書き込みプロセスがあまり電力を利用しないこと、(4)必要なパルスの数を予め較正できること、(5)書込みに必要なパルスの数が、メモリセルの品質の基準であること、(6)関連する回路がすべてアレイの書込み側だけにあるため、アレイ出力からの交差接続が不要であること。当業者は、図面と関連する好適な実施形態の以下の詳細な説明を読むことによって、本発明の様々な実施形態のこれらの及び他の利点と利益を理解するであろう。
【0015】
【発明の実施の形態】図3Aは、本発明の実施形態によるメモリをプログラミングするための回路を含むWORMメモリシステムを示す。WORMメモリシステム300は、図2Aに示したものと同じ基本的なWORMメモリを含む。しかしながら、WORMメモリシステム300は、メモリをプログラミングするための別の回路を含む。このプログラミング回路は、書き込まれるべきメモリセルに、可変数の短くて振幅が大きいパルスを印加する。プログラミング回路は、書き込み動作が有効であることを監視するフィードバック回路を含み、その監視に応じて、エネルギーと時間の無駄な消費を減少させる。
【0016】メモリシステム300内のメモリセル210は、前述のメモリセルのいずれかや直列のヒューズとアンチヒューズなど、現在存在しまたは将来開発される任意のタイプとすることができる。
【0017】プログラミング回路は、選択されたメモリセル210の書き込み線に(間接的に)接続されているパルス列発生器310を含む。この場合、書き込み線は、行導体220であるか、または行デコーダ240によって行導体220に(直接的または間接的に)接続可能な線である。「行」と「列」の表示は、互いに関係する場合以外は任意である。したがって、一般に、書き込み線は、列導体230か、または列デコーダ250によって列導体230に接続可能な線とすることができる。
【0018】一実施形態において、パルス列発生器310は、後で図3Bを参照してより詳しく説明するように、所望の周波数、振幅およびオフセットの方形波を生成するために周辺回路を備えた発振器からなる。
【0019】パルス列発生器310の出力は、トランジスタ320のドレイン端子に接続されている。トランジスタ320のソース端子は、抵抗器Rと抵抗器Rに直列に接続されている。抵抗器Rは、行デコーダ240に接続されている。トランジスタ320のゲート端子は、イネーブル入力である。ゲート端子の電圧がハイ(high)のとき、トランジスタ320がドレインからソースに導通し、パルス列発生器の出力が、メモリセル210に達することが可能になる(行デコーダ240と列デコーダ250が、メモリセル210を選択するように構成されていると仮定する)。ゲート端子の電圧がロー(low)のとき、トランジスタ320は、「ターンオフ」する(すなわち、ソースとドレインとの間が開路になる)。
【0020】抵抗器RとRの間にはノード325があり、このノード325は、電圧比較器330の入力に接続されている。電圧比較器330のもう1つの入力は、基準電圧VREFに接続されている。電圧比較器330の出力は、ノード325の電圧がVREFよりも低くなったときにハイからローに切り換わり、そうでない場合には、電圧比較器330の出力はハイである。電圧比較器330の出力は、SRフリップフロップ335とANDゲート340を介してトランジスタ320のゲートに接続されている。また、パルス列発生器310の出力は、電圧比較器330のイネーブル端子に接続されている。このように、ノード325の電圧が、VREFを超えるかまたはそれよりも低くなるとき(書き込むときにメモリセルがどのように変更されたかにより)、メモリセル210の書き込み線上のパルス列が中断される。
【0021】セルの書き込みによってその抵抗が小さくなる場合は、書き込み動作が完了したときにノード325の電圧が降下し、セルの書込みによってその抵抗が大きくなる場合は、書き込み動作が完了したときにノード325の電圧が上昇する。どちらにしても、当業者は、REFならびに比較器330の極性を設定して、書き込み前の状態と書き込み後の状態を容易に区別することができる。電圧比較器330のスルーレートは、パルス列発生器310から出力されたパルス列のうちの1つのパルス内で反応できるだけの十分な速さであることが好ましい。
【0022】抵抗器RおよびRは、分圧器としてはたらく。RとRは両方とも、書き込み信号があまり減衰しないように小さい抵抗であることが好ましい。当業者は、比較器330、メモリセル210およびメモリシステム300の他の回路と協働して適切に動作するようにRとRを選択することができる。
【0023】ANDゲート340への他方の入力は、カウンタ350に接続されている。カウンタ350は、最大パルス数を表す値が事前にロードされているダウンカウンタであることが好ましい。パルス列発生器310がパルスを生成するたびに、カウンタ350がデクリメントする。カウントがゼロになると、カウンタは、その出力をアサートする。その結果、パルスが最大数になった後で、書き込み線上のパルス列が中断される。当業者は、他のカウンタ構成(例えば、アップカウンタ)が同じ機能を果たすことを理解するであろう。
【0024】代替の実施形態において、トランジスタ320は、2つの入力と出力を有するANDゲートと置き換えることができる。一方の入力は、パルス列発生器310に接続され、他方の入力は、ANDゲート340(あるいは、適宜、補完的役割をするもの)の出力に接続される。この実施形態において、パルス列の振幅とオフセットは、標準的なロジック信号レベルであるように制約される。
【0025】図3Aに示したプログラミング回路の最後の構成要素は、必要に応じてカウンタ350を進めかつリセットするコントローラ355である。コントローラ355は、パルス列発生器310をイネーブルにし、カウンタ350をプリセットし、SRフリップフロップ335をセットすることによって、書き込みシーケンスを開始する。コントローラ355は、パルス列発生器310からの各パルス出力を検出し、そのたび毎に「ダウン」(または「アップ」)信号をカウンタ350に送ることにより応答する。コントローラ355は、また、電圧比較器330の出力を監視することによって書込みが完了したことを検出し、それに応じてカウンタ350とSRフリップフロップ335をリセットし、並びにパルス列発生器310をディスエーブルにする。最後に、コントローラ355は、パルス列をディスエーブルにする必要があるときに、適宜、パルス列発生器310を制御し、SRフリップフロップをセットする。
【0026】当業者は、図3Aに示したフィードバック回路が、意図された通りに機能することができる回路の一例に過ぎないことを理解するであろう。他の多くのフィードバック構成が、同じ目的を達成することができ、すなわち、メモリセルの書き込み線または入力側が、書込みを有効に実行したことを示すことを監視し、それに応じて、書き込み信号を終了する。
【0027】図3Bは、図3Aのノード325における書き込み電圧パルス列370のグラフである。書き込み電圧パルス列370は、最初、高さVの一連のパルスである。列370内の各パルスは、好ましくはTよりもかなり狭い幅Tと、従来の書込みパルス270の(図2)幅とを有する。パルス列内のパルスの数は、最大値まで変更可能であることが好ましい。セルに書き込む必要のあるおよその数のパルスだけが、セルに印加される。このように、パルス列370は、ほとんどの場合、従来の書き込みパルス270よりも短い(通常はかなり短い)。したがって、セルのばらつきによって異なる数のパルスを種々のメモリセルに印加することができる。このように、図3Bのプログラミング回路は、各セルに対して自動調整する。
【0028】パルス列370は、大きさVoffだけオフセットされることが好ましい。いくつかの実施形態において、VREFは、書き込みの完了を監視することができるように0〜Voffの電圧値に選択される。この実施形態によれば、書き込みが完了したとき、ノード325におけるパルスが、VREFより低くなる。電圧比較器330は、イネーブル入力がパルス列発生器310の出力に接続されているため、パルスの間だけイネーブルにされる。
【0029】V、TおよびVoffの値は、メモリセル210の物理的性質に依存する。パルスは、妥当な数のパルスで書き込みを有効にすることができるが、他の回路(例えば、行デコーダ240または列デコーダ250)が損傷を受けるほどエネルギーが大きくないような十分なエネルギーを有するべきである。特定のメモリセル210が与えられた場合、当業者は、V、TおよびVoffに適切な値を選択することができる。
【0030】パルス列370は、完全な四角の縁を有するように図3Bに示したが、これは、理想的な形である。パルス列370は、一般に、レベル間で指数関数的な上昇と降下を有する。実際には、十分な一般性において、パルス列370内のパルスの形状は任意である。パルスは、単に特別のエネルギーを表す。
【0031】図4は、本発明の実施形態による方法400のフローチャートである。方法400は、書き込まれるべき1つまたは複数のセル(例えば、行全体)を選択する(410)。方法400は、選択されたセルにパルス列を生じさせる(420)。生じさせるステップ420によって、パルス列370または類似のパルス列がオンになる。次に、方法400は、書き込みが成功したか否かを監視する(430)。監視するステップ430は、セル出力を検出するのではなくセルの入力側を監視することによって実行されることが好ましい。書き込みが成功したとき、方法400は、必要に応じて、セルに印加されるパルスの数をログ記録する(440)。この数は、一般にセルおよびメモリシステムの品質の基準である。ログ記録したデータは、デバイス選別または統計的解析のために後で使用され得る。監視するステップ430に従って書き込みが成功しなかった場合、方法400は、それまで印加したパルスの数が、所定の最大数を超えたかどうかを確認する(450)。超えていない場合、方法400は、監視ステップ430に戻って繰り返す。このループは、パルス列370の1つのパルスに1回繰り返されることが好ましい。パルスの最大数に達すると、方法400は、検査するステップ450を終了し、必要に応じて、セルの書き込み失敗をログ記録する(460)。
【0032】次に、図3Aの特定のハードウェアの実施形態で実施されているような、ステップ420、430および450について詳細に説明する。この場合、生じさせるステップ420は、3つの個別のサブステップを含む。第1に、コントローラ355は、カウンタ350を最大数にセットする。これにより、カウンタ出力がハイになる。第2に、コントローラ355は、S入力を介して、SRフリップフロップ335のQ出力をハイにセットする。第3に、コントローラ355は、パルスを出力するようにパルス列発生器310をイネーブルにする。この時、電圧比較器330は、各パルスの持続時間内でイネーブルにされ、各パルスの持続時間中VREFがノード325の電圧よりも低いため、電圧比較器330の出力は、最初、ハイである。したがって、監視するステップ430は、ノード325の電圧がVREFより低くなるまで「NO」と応答し続け、電圧がVREFより低くなった時点で、電圧比較器330の出力が、ハイからローになり、それにより、SRフリップフロップ335のQ出力がローになり、トランジスタ320がターンオフされる。また、電圧比較器330のハイ出力は、書き込みが完了したという信号をコントローラ355に送る。検査するステップ450で、パルスの最大数に達した場合は、カウンタ出力がローになり、それによりトランジスタ320がターンオフされる。これに応じて、コントローラ355は、SRフリップフロップ335をリセットし、その結果そのQ出力がローになり、パルス列発生器310がディスエーブルにされる。
【0033】本明細書において説明し図示したものは、本発明の好適な実施形態であり、またその変形のいくつかを含む。本明細書で使用される用語、説明および図は、例示のためにのみ示され、限定を意味しない。当業者は、本発明の思想および範囲内で多くの変形が可能であり、本発明が、別段の指示がない限り、すべての用語がその最も広い適切な意義で意味する特許請求の範囲およびそれらの等価物によって定義されるように意図されていることを理解するであろう。
【0034】以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施形態を示す。
1.メモリセル(210)に書き込むための方法(400)であって、前記メモリセル(210)に接続された書き込み線にパルス列(370)を生じさせるステップ(420)であって、前記パルス列(370)内のパルスの数が予め決定されていない、ステップと、前記メモリセル(210)の入力側の値と基準値を比較するステップ(430)であって、前記メモリセル(210)の入力側が、書き込み動作が完了したという指示を提供する、ステップと、及び前記比較するステップに応じて、前記書き込み線上の前記パルス列を中断するステップとからなる、方法(400)。
2.前記中断するステップが、前記書き込み線上の値が前記基準値を超えた場合に、前記書き込み線上の前記パルス列を中断するステップをさらに含む、上記1に記載の方法(400)。
3.前記書き込み線上の前記パルス列内の前記パルスの数をカウントするステップ(440、450)をさらに含む、上記1に記載の方法(400)。
4.前記パルスの数が、所定の最大値を超えた場合に、前記書き込み線上の前記パルス列を中断するステップをさらに含む、上記1に記載の方法(400)。
5.メモリセル(210)に書き込むための回路(300)であって、出力とイネーブル入力とを有し、前記出力が、前記メモリセル(210)に接続された書き込み線に接続され、前記出力が、イネーブルにされたときにパルス列となる、パルス列発生器(310)と、及び2つの入力と1つの出力とを有し、前記入力の一方が前記書き込み線に接続され、前記入力の他方が基準に接続され、前記出力が、前記パルス列発生器(310)のイネーブル入力に接続された比較器(330)とを含み、それにより、前記パルス列発生器(310)が、前記比較器(330)の出力によってディスエーブルまたはイネーブルにされる、回路(300)。
6.カウント値を記憶するカウンタ(350)をさらに含み、前記カウンタ(350)が、前記パルス列発生器(310)のイネーブル入力に接続された出力を有し、前記カウンタ(350)が、パルスをカウントし、パルスの数が所定の最大数になった結果として前記パルス列発生器(310)をディスエーブルにする、上記5に記載の回路(300)。
7.2つの入力と1つの出力とを有し、前記入力の一方が前記比較器(330)の出力に接続され、前記入力の他方が前記カウンタ(350)の出力に接続されたロジックゲート(340)をさらに含み、前記ロジックゲート(340)の出力が、前記パルス列発生器(310)のイネーブル入力に接続されている、上記6に記載の回路(300)。
8.前記カウンタに接続されたコントローラ(355)をさらに含む、上記6に記載の回路(300)。
9.前記パルス列発生器(310)の出力と前記書き込み線との間に接続された分圧器をさらに含み、前記分圧器の中間ノードが、前記比較器(330)の入力に接続されている、上記5に記載の回路(300)。
10.前記パルス列発生器(310)の出力と前記書き込み線との間に接続されたトランジスタ(320)をさらに含み、前記比較器(330)の出力が、前記トランジスタ(320)の端子に接続され、そのため前記トランジスタ(320)が、前記比較器(330)の出力によって導通状態または非導通状態になる、上記5に記載の回路(300)。
【0035】
【発明の効果】上記のように、本発明は、既知の従来技術との比較において、以下の一部またはすべてを含むいくつかの利点を達成することができる。即ち、(1)書き込みプロセスが高速であり信頼性が高いこと、(2)メモリセルと直列の要素が損傷を受ける可能性がほとんどないこと、(3)書き込みプロセスがあまり電力を利用しないこと、(4)必要なパルスの数を予め較正できること、(5)書込みに必要なパルスの数が、メモリセルの品質の基準であること、(6)関連する回路がすべてアレイの書込み側だけにあるため、アレイ出力からの交差接続が不要であること。




 

 


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