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発明の名称 統合デバッグ回路を利用する集積回路の試験方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2003−36183(P2003−36183A)
公開日 平成15年2月7日(2003.2.7)
出願番号 特願2002−139368(P2002−139368)
出願日 平成14年5月15日(2002.5.15)
代理人 【識別番号】100081721
【弁理士】
【氏名又は名称】岡田 次生 (外2名)
【テーマコード(参考)】
2G132
5B048
【Fターム(参考)】
2G132 AA01 AA03 AA20 AC10 AD07 AG14 AG15 AL09 AL11 
5B048 AA20 CC02 DD05 DD10 DD13
発明者 ロバート・アール・イマーク / ダニエル・エイ・バークラム
要約 課題
マイクロプロセッサ試験入力を試験ハードウェア入力と統合することができる試験方法を提供する。

解決手段
本発明は、集積回路110をシミュレートし、集積回路への入力ベクトルおよび集積回路からの予測出力を生成する。この入力ベクトルと予測出力は、テストベクトルを回路シミュレータに入力することによって生成される。前記集積回路は、前記入力ベクトル113を使用して試験され、第1の出力を生成する。テストハードウェアベクトル109は、前記集積回路に関する状態情報を捕らえるために作成される。テストハードウェアベクトルと入力ベクトルは結合されて結合入力ベクトル111を生成する。この結合入力ベクトルを修正し、その結果得られる出力を評価することによって、集積回路上でデバッグを実行する。
特許請求の範囲
【請求項1】入力ベクトル情報および試験ハードウェアベクトル情報を含む結合入力ベクトルを作成するステップと、前記結合入力ベクトルを用いて前記回路をデバッグし、得られる出力を生成するステップと、前記結合入力ベクトルを修正して、修正結合入力ベクトルを作成するステップと、前記修正結合入力ベクトルを用いて前記回路を試験するステップと、を含む、回路の試験方法。
発明の詳細な説明
【0001】
【発明の属する技術分野】本発明は一般に集積回路設計の試験に関し、より詳細には試験する集積回路内に組み込まれる統合デバッグ回路を利用する組み込み(ビルトイン)試験システムに関する。
【0002】
【従来の技術】集積回路、特に大規模集積回路(LSIC)の開発では、様々なソフトウェアツールを利用して回路の動作および機能を確認し試験する。一般に利用される2つのソフトウェアツールは、状態シミュレータおよびタイミングシミュレータである。
【0003】状態シミュレータは、LSIC等の被試験回路をエミュレートするソフトウェアである。状態シミュレータの目的は、被試験回路を模倣して、被試験回路への入力および被試験回路からの出力を特定できるようにすることである。入力を生成するために1つまたは複数の試験ベクトルが状態シミュレータに入力され、また被試験回路について得られる出力を決定する。試験ベクトルは、本質的に被試験回路の対応するノードに与えられる論理状態のセットである。試験ベクトルのセットは、通常、各試験ケースを構成する。試験ベクトルは、クロック位相当たり通常1つのベクトルの割合で、順次状態シミュレータに入力される。状態シミュレータは状態データを生成する。状態データは本質的に、状態シミュレータによって決定される各位相遷移またはタイムステップについての回路中のノードの論理値の大規模マトリクスである。所与の試験ベクトルセットについて、状態シミュレータは、被試験回路の入力(マイクロプロセッサ試験入力)および被試験回路の出力(予想マイクロプロセッサ出力)を特定する。
【0004】タイミングシミュレータは、被試験回路に含まれる各論理パスについてタイミング情報を決定するソフトウェアである。一般にタイミングシミュレータは、各クロックに関連するパス中の各ノードに入力信号が到着する時間を与えることにより、信号が回路素子に伝播する経過時間を測定する。通常、パスはスピード順に得点が付けられるため、設計者は低速なパスを高速化することで動作の高周波化を可能にする方法を見つけることができる。タイミングシミュレータによって生成されるタイミングデータには、各遷移が各パスの各ノードで発生した時間と共に、通常は低速から高速の順に並べられたパスのリストが含まれる。
【0005】ノードトグル(遷移)情報、縮退(stuck at)情報、および遅延故障情報を集めるために、他のソフトウェアツールが当業界で利用可能である。このようなツールは、プロセス欠陥に集中しており、通常は一度に1つの故障に焦点を当てている。
【0006】1998年10月6日に登録され、本発明の譲受人に譲渡された米国特許第5,818,850号(850号特許)「Speed Coverage Tool And Method」は、論理回路設計における論理パスの実行に対する状態シミュレータの試験ベクトルの妥当性を決定する試験範囲(coverage)測定ツールおよび方法を記載しており、参照によりその全体が本明細書に援用される。850号特許のスピード範囲測定ツールは一般に、状態シミュレータからの状態データとタイミングシミュレータからのタイミングデータを比較して、試験ベクトルセットがシミュレートされたタイミング試験を含むか否かを確認する。
【0007】状態シミュレータおよび他のソフトウェアツールを使用して、マイクロプロセッサ試験入力および予想マイクロプロセッサ出力が特定されると、マイクロプロセッサ試験入力が被試験回路に与えられる。理想的には、被試験回路からの結果は状態シミュレータから前もって得られた予想マイクロプロセッサ出力と一致する。これらのベクトルが一致すると、被試験回路の試験は完了し、被試験回路の機能が適正であると決定される。
【0008】大抵の場合、被試験回路からの実際のマイクロプロセッサ出力は、状態シミュレータから得られる予想マイクロプロセッサ出力と一致しない。そして、被試験回路に対してトラブルシューティングを行い、回路内部の問題を決定しなければならない。LSIC等の最新のマイクロプロセッサの故障を診断し、またそのパフォーマンスを測定することは非常に難しくなっている。これは、最近のマイクロプロセッサが非常に高速のクロックスピードで動作するためだけではなく、プロセッサの多くが並列で、プログラム順序通りではなく、かつ投機的に命令を実行するためでもある。さらに、マイクロプロセッサの内部状態の可視性は、マイクロプロセッサの複雑性や、試験目的で被試験回路に設けることのできる外部パッドや試験ポイントの数に対する実用上の制約によりますます制限されてきている。
【0009】従来、伝統的な故障、診断およびパフォーマンス測定ツールは、外部論理解析器および回路内エミュレータであった。論理解析器(ロジックアナライザ)は、チップパッド、試験ポイント上の信号、または他の外部アクセス可能なシステム信号をモニタし、またこれらの信号の状態を取り込むことが可能である。不都合なことに、論理解析器は外部アクセス可能な信号にのみ頼ってこれを行い、チップ自体の内部の試験信号を直接モニタしない。一方、回路内エミュレータは、システム環境における新しいマイクロプロセッサの機能特徴を模倣し、マイクロプロセッサ内の特定のデータ値についての可視性を追加するために使用される。このような装置はマイクロプロセッサの機能をエミュレートする。これらの装置は、その本質によって、実際のシリコンデバイスの性能特徴を完全かつ正確に表現することができない。従って、これらの装置は、主にシステムソフトウェアの開発およびデバッグに対してのみ有用である。
【0010】1999年2月2日にGregory Ransonに発行された米国特許第5,867,644号(644号特許)「System And Method For On-Chip Debug Support AndPerformance Monitoring In A Microprocessor」は、本発明の譲受人に譲渡され、参照によりその全体が本明細書に援用される。644号特許は、マイクロプロセッサのパフォーマンスをデバッグしてモニタする目的のために、マイクロプロセッサとともにチップ上に含まれるユーザ構成可能な診断ハードウェアを記載している。644号特許においてはプログラム可能状態マシンが使用され、オンチップおよびオフチップ入力ソースに連結される。プログラム可能状態マシンは、入力ソースによって与えられる信号パターンを探し、特定の制御情報を状態マシン出力バスに送ることによって定義されたパターン(または定義されたパターンのシーケンス)の発生に応答するようにプログラムされる。出力バスに連結されたオンチップデバイスは、ユーザ定義可能なアクションをバスによって命令されたものとして解釈する。入力ソースは、マイクロプロセッサの機能ブロック内にあるオンチップユーザ構成可能コンパレータを含む。コンパレータは、マイクロプロセッサ内の記憶要素にも連結され、ノードをモニタして、ノードの状態が記憶要素に含まれるデータと一致するか否かを決定するように構成される。プログラマは、記憶要素におけるデータを修正することによって、ノードの状態が比較される情報ならびに比較が行われる方法を修正することができる。カウンタを出力装置に含めたり状態マシン入力として使用することもでき、1つの事象を特定回数発生した異なる事象の関数として定義することが可能である。出力装置は、通常、内部トリガおよび外部トリガを生成する回路も含む。ユーザ構成可能マルチプレクサ回路を使用して、ユーザ選択可能な信号をマイクロプロセッサ内からチップの出力パッドにルーティングし、状態マシン入力として使用される種々の内部信号を選択することができる。
【0011】被試験回路内で問題が特定されると、オンボード診断ハードウェアを用いてその回路のトラブルシューティングをすることができる。しかし、オンボード診断を使用するには、これらを所望の試験について正しく構成しなければならない。これは通常、試験ハードウェアベクトルによって行われる。さらに、被試験回路を既知の状態にしなければならず、これは通常、ベクトル初期化コードを用いて行われる。
【0012】従って、問題が被試験回路内で識別され、オンボード診断ハードウェアが使用される場合、この追加デバッグ試験に関連する3つのベクトルが存在することになる。すなわち、ベクトル初期化コードは被試験回路を既知の状態にし、マイクロプロセッサ試験入力を使用して被試験回路の機能を試験し、試験ハードウェアベクトルを使用して、被試験回路上にある診断ハードウェアが試験データを受信し記憶するように正確に構成されていることを保証する。これらの最後の2つのベクトル、すなわちマイクロプロセッサ試験ベクトル入力および試験ハードウェアベクトルは、統合デバッグトリガイメージに統合される。理想的には、統合デバッグトリガを受信するとき、被試験回路の出力は予想マイクロプロセッサ出力である。しかし、試験ハードウェアベクトルの存在が被試験回路の出力に影響を及ぼす可能性があるため、被試験回路が正確に動作している場合であっても、予想マイクロプロセッサ出力と異なる出力が得られる。結果が予想マイクロプロセッサ出力とは異なるとき、テスタは、その出力が故障した回路によるものか、それとも試験ハードウェアベクトルの影響によるものかわからない。従って、統合デバッグトリガイメージが被試験回路にロードされる前に、予想マイクロプロセッサ出力に対する試験ハードウェアベクトルの予想される影響を「取り消し」(すなわち、除去または最小化)して、被試験回路が正確に動作しているときに予想マイクロプロセッサ出力を受け取ることを保証しなければならない。正確な予想マイクロプロセッサ出力が知られることを保証するために、この反復プロセスは、現在のところ状態シミュレータソフトウェアによる多くの実行を必要とする。これらの各実行を完了するには数時間のコンピュータ時間が必要なことがある。
【0013】
【発明が解決しようとする課題】予想マイクロプロセッサ出力が影響を受けないことを保証する方法で、テスターがマイクロプロセッサ試験入力と試験ハードウェア入力を統合することができる試験システムおよび方法が必要とされている。また、得られた統合デバッグトリガイメージを状態シミュレータを通して戻す必要なく、マイクロプロセッサ試験入力と試験ハードウェア入力を統合することが可能なユーザインタフェースが必要とされている。さらに、リアルタイムまたは略リアルタイムでマイクロプロセッサ試験入力と試験ハードウェア入力を統合することが必要とされている。
【0014】
【課題を解決するための手段】本発明は、試験ベクトルまたは試験ケースをリアルタイムで操作し、統合デバッグトリガを使用してマイクロプロセッサ状態マシン情報にアクセスする方法および装置に関する。本発明は、「欠陥のある」ベクトルを操作する能力、およびコードフラグメントを挿入して、欠陥のあるベクトルまたは試験ケースを破壊することなく、統合デバッグトリガをプログラムする能力を含むことが好ましい。本発明は、論理解析器としても知られる統合デバッグトリガのリアルタイムでのプログラミングを単純化しこれを可能にすることが好ましい。従来は、このプログラミングには統合デバッグトリガコードの再シミュレーションが必要とされていた。すなわち、本発明は、適切なベクトルテスタハードウェアおよび/またはソフトウェアを使用して、即座の、すなわちリアルタイムでの統合デバッグトリガベクトルの編集を提供し、試験ケースベクトルを破壊することなく、統合デバッグトリガベクトルを試験ベクトル初期化に追加する能力を含むことが好ましい。
【0015】ソフトウェアで実現される場合、本発明の本質的な要素は必要なタスクを実行するコードセグメントである。プログラムまたはコードセグメントは、プロセッサ読み取り可能媒体に記憶することができ、あるいは送信媒体を介して、搬送波または搬送波によって変調された信号で具現されるコンピュータデータ信号で送信することもできる。「プロセッサ読み取り可能媒体」は、情報の記憶または転送が可能な任意の媒体を含む。プロセッサ読み取り可能媒体の例には、電子回路、半導体メモリデバイス、ROM、フラッシュメモリ、消去可能ROM(EROM)、フレキシブルディスク、CD−ROM、光ディスク、ハードディスク等が含まれ、送信媒体の例には、例えば、光ファイバ媒体、無線周波数(RF)リンク等が含まれる。コンピュータデータ信号には、電子ネットワークチャネル、光ファイバ、空気、電磁気、RFリンク等の送信媒体を介して伝播可能な任意の信号が含まれる。コードセグメントは、インターネット、イントラネット等のコンピュータネットワークを介してダウンロード可能である。
【0016】
【発明の実施の形態】本発明の一態様によれば、試験ベクトルの生成およびリアルタイムでの操作は、ベクトルテスタハードウェア、マイクロプロセッサを既知の状態に初期化する適切な初期化ベクトル、統合デバッグトリガ、および試験ケースイメージベクトルを含む4つの主な構成要素を含む。試験ケースベクトルの特定サイクルにおけるマイクロプロセッサのマシン情報にアクセスするため、ベクトル初期化コードは被試験マイクロプロセッサで実行され、次に統合デバッグトリガをプログラムするコードが続き、その後にベクトル初期化コードの部分バージョンが続く。この時点で、元の試験ケースイメージベクトルが実行される。このベクトル初期化コードの部分バージョンは、統合デバッグトリガ状態マシンをリセットすることなく、マイクロプロセッサ状態マシンを完全なベクトル初期化コードを用いて実行しているかのように挙動させる。ベクトル初期化コードの部分バージョンは、そのベクトルを元の試験ケースイメージベクトルと同期させる。従って、ユーザは統合デバッグトリガベクトルを修正することができ、これによってマイクロプロセッサを特定の時間で停止させて、適切な走査メカニズムによりマイクロプロセッサ内部状態情報の取得が可能になる。ベクトルテスタは、HP83000Model F330汎用VLSI試験システム等の適切なデジタルIC試験システムを含む。
【0017】図1は、本発明による試験システムのブロック図である。本システムは、試験ケースコード102をシミュレートし、マイクロプロセッサ試験ベクトル103等のチップインタフェース試験ベクトルを与えるために使用される状態シミュレータ101を含む。マイクロプロセッサ試験ベクトル103は、試験ベクトル発生器104に供給される。試験ベクトル発生器104は、マイクロプロセッサ試験ベクトル103を変換して試験ケースイメージベクトル113を生成するという点においてベクトルコンバータとして機能する。試験ケースイメージベクトル113は、試験ベクトルインテグレータ(積分器)およびテスタコントローラ105に供給される。試験ベクトルインテグレータおよびテスタコントローラ105は、ユーザインタフェース108を介してユーザによって与えられる入力に応答して、試験ケースイメージベクトル113を初期化ベクトルの部分バージョン114およびデバッグイメージテンプレートベクトル107とともに操作する。ユーザインタフェース108は、プロセッサ、ディスプレイ、およびキーボード、マウス等の適切な入力装置を含む。デバッグイメージテンプレートベクトル107は、命令およびデータを含み、データはユーザによって必要に応じて修正可能である。このユーザによる修正は、マイクロプロセッサ115に送信される命令ストリームに影響しない。試験ベクトルインテグレータおよびテスタコントローラ105は、被試験ユニット110が配置されたベクトルテスタハードウェア109も制御する。試験ベクトルインテグレータおよびテスタコントローラ105は、ベクトルテスタハードウェア109へのイメージベクトル111の挿入を行う。ベクトルテスタハードウェア109が被試験ユニット110の挙動とイメージベクトル111の間の不一致を検出すると、ベクトルテスタハードウェア109は、試験ベクトルインテグレータおよびテスタコントローラ105に不一致データを送信して戻す。不一致が発生すると、ユーザは、不一致データを読み、試験ベクトルインテグレータおよびテスタコントローラ105への入力を操作して、後の試験で使用する修正イメージベクトルを作成することができる。このような入力は、ユーザにより手動で操作可能であっても、また繰り返し観察するためにプログラムされてもよい。さらに、前述の米国特許第5,867,644号に記載されているように、ユーザはオンボード論理解析器の全機能も利用可能である。
【0018】再び図1を参照して、マイクロプロセッサ115に電源が供給されると、マイクロプロセッサの一部がリセット信号によって初期化される。マイクロプロセッサ115は、初期化ベクトル106に対応するイメージベクトル111の部分により命令が供給される特定のアドレスにある命令のフェッチを試みる。マイクロプロセッサ115が追加データへのアクセスを試みる度、初期化ベクトル106に対応するイメージベクトル111の部分によってそのデータも供給される。これは、初期化ベクトル情報を含むイメージベクトル111の部分が消費されるまで続けられる。非デバッグ動作モードでは、マイクロプロセッサ115は、初期化ベクトル106に対応するイメージベクトル111の部分の直後に試験ケースイメージベクトルを実行する。このデータが消費されると、デバッグイメージテンプレートベクトル107を含むイメージベクトル111の部分によって命令が供給される。これらの命令は、ベクトルテスタハードウェア109によって供給され、初期化ベクトル106に対応するイメージベクトル111の部分からのデータと同じ様式でマイクロプロセッサによって処理される。初期化ベクトルの部分バージョン114を含むイメージベクトル111の部分は、同様に消費される。上述したように、初期化ベクトルの部分バージョン114を含むイメージベクトル111のこの部分は、統合デバッグトリガ状態マシンをリセットすることなく、マイクロプロセッサ状態マシンを、完全なベクトル初期化コードを用いて実行されているかのように挙動させる。試験ケースイメージベクトル113に対応するイメージベクトルの一部が同様に実行される。
【0019】次に、装置100(図1)の動作について、図2と共により詳細に説明する。本方法はステップ201で開始される。ステップ202で、先にシミュレートされた入力ベクトルおよび試験ケースイメージベクトル(ステップ203)が統合されて、イメージベクトルを形成する。ステップ204で、イメージベクトルがベクトルテスタハードウェアにロードされ、被試験ユニットが試験される。ステップ205で、イメージベクトルが被試験ユニット上で実行される。ステップ206で、ベクトルテスタハードウェアを介して被試験ユニットから試験出力が抽出される。抽出された出力は、ユーザインタフェース108を介して適切なディスプレイ116に表示される。ユーザインタフェース108はプロセッサ115と協働し、ユーザは入力装置117を介してプロセッサ115と対話する。ステップ207で、修正された試験イメージベクトルを用いて試験を再び実行するか否かがユーザにより決定される。ユーザは、試験および試験イメージベクトルの改良について様々な基準を設定することができる。例えば、マイクロプロセッサからの実際の出力が予め計算された予想出力に十分近い場合、ユーザはさらなる試験の中止を選択し、ステップ208で処理を終了する。反対に、被試験マイクロプロセッサから得られた出力が許容できない場合、ユーザは、試験イメージベクトルの改良の継続を選択して、試験イメージベクトルの結果を許容可能なものに収束させるよう試みることができる。別のシナリオでは、ユーザは、被試験マイクロプロセッサの前または後のサイクルから試験データを得るように試験イメージベクトルを修正することを選択し、一連の試験を実行して連続した試験出力を得て、マイクロプロセッサの発展(evolving)状態を再構築することもできる。従って、ステップ209で、ユーザは、ユーザインタフェース108、ディスプレイ116、および入力装置117を使用して試験イメージベクトルを修正し、ステップ202で新しいイメージベクトルの生成を再実行することができる。
【0020】図3は、本発明の使用に適合されたコンピュータシステム300を示す。中央演算処理装置(CPU)301は、システムバス302に連結される。CPU301は、HP PA−8500またはIntel Pentiumプロセッサ(登録商標)等の任意の汎用CPUである。しかし本発明は、CPU301が本明細書に述べる本発明の動作をサポートする限り、CPU301のアーキテクチャによって制限されない。システムバス302は、ランダムアクセスメモリ(RAM)303に連結される。RAM303は、SRAM、DRAM、またはSDRAM等である。ROM304もシステムバス302に連結される。ROM304は、PROM、EPROM、またはEEPROM等である。RAM303およびROM304は、当分野で周知のように、ユーザデータ、システムデータ、およびプログラムを保持する。
【0021】システムバス302は、入出力(I/O)コントローラカード305、通信アダプタカード311、ユーザインタフェースカード308、およびディスプレイカード309にも連結される。I/Oカード305は、ハードドライブ、CDドライブ、フレキシブルディスクドライブ、テープドライブ等のうち1つまたは複数の記憶装置306をコンピュータシステムに接続する。通信カード311は、コンピュータシステム300をネットワーク312に連結するように適合されている。ネットワーク312は、電話網、ローカル(LAN)および/または広域(WAN)ネットワーク、イーサネット(登録商標)ネットワーク、および/またはインターネットネットワークの1つまたは複数であり、また有線であっても無線であってもよい。ユーザインタフェースカード308は、キーボード313およびポインティングデバイス307等のユーザ入力装置をコンピュータシステム300に連結する。ディスプレイカード309は、CPU301によって駆動され、表示装置310を制御する。本発明には例として以下の実施形態が含まれる。
(1)入力ベクトル情報および試験ハードウェアベクトル情報を含む結合入力ベクトル(111)を作成するステップと、前記結合入力ベクトルを用いて前記回路をデバッグし、得られる出力を生成するステップ(206)と、前記結合入力ベクトルを修正して修正結合入力ベクトルを作成するステップ(209)と、前記修正結合入力ベクトルを用いて前記回路を試験するステップと、を含む、回路(110)の試験方法。
(2)前記試験される回路はマイクロプロセッサ(110)である、上記(1)に記載の回路の試験方法。
(3)前記結合入力ベクトルを修正するステップは、前記得られる出力に応答して、前記予想出力と前記得られる出力(206)の間の差を最小化する、上記(1)に記載の回路の試験方法。
(4)前記結合入力ベクトルを修正するステップ(209)は、前記被試験マイクロプロセッサの他のサイクルから試験データを得る(206)ために実行され、一連の試験を実行して連続した試験出力を得て、前記回路の発展状態を再構築する、上記(1)に記載の回路の試験方法。
(5)前記入力ベクトル情報を含む結合入力ベクトルを作成するステップは、前記回路の機能(110)および電気的設計(110)の一方を試験する、上記(1)に記載の方法。
(6)前記試験ベクトルハードウェア情報を含む結合入力ベクトルを作成するステップは、前記回路内のチップ上にある試験回路をプログラムする、上記(1)に記載の方法。
(7)入力ベクトル(113)を試験ハードウェアベクトル(109)と結合して、結合試験ベクトル(111)を作成する試験ベクトルインテグレータ(105)と、ユーザが前記結合試験ベクトルを修正するように構成されるユーザインタフェース(108)と、前記結合試験ベクトルを表示する表示画面(116)と、前記ユーザから入力を受け取る入力装置(117)と、前記試験ベクトルインテグレータとともに用いられ、前記結合試験ベクトルを修正するように構成されるプロセッサ(115)と、を含む試験装置(100)。
(8)前記結合試験ベクトルは前記回路の試験を実行するように構成される、上記(7)に記載の試験装置。
(9)前記プロセッサは、前記ユーザからの入力に応答して、予想出力と得られる出力の間の差を最小化するように前記結合試験ベクトルを修正する、上記(7)に記載の試験装置。
(10)前記プロセッサは、前記ユーザからの入力に応答して、被試験マイクロプロセッサの他のサイクルから試験データを得るように前記結合試験ベクトルを修正し、一連の試験を実行して連続した試験出力を得て、前記マイクロプロセッサの発展状態を再構築する、上記(7)に記載の試験装置。




 

 


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