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発明の名称 不揮発性半導体記憶装置およびそのテスト方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2003−100098(P2003−100098A)
公開日 平成15年4月4日(2003.4.4)
出願番号 特願2001−290550(P2001−290550)
出願日 平成13年9月25日(2001.9.25)
代理人 【識別番号】100082050
【弁理士】
【氏名又は名称】佐藤 幸男
【テーマコード(参考)】
2G132
5B025
5F083
5F101
5L106
【Fターム(参考)】
2G132 AA09 AB01 AD01 AE14 AE27 AG01 AH04 AK15 AL11 AL12 
5B025 AA03 AB01 AC01 AD04 AD06 AD09 AD16 AE09
5F083 EP02 EP22 EP77 ER02 ER21 ER25 ZA20
5F101 BA01 BB02 BC11 BD02 BD33 BE02 BE05 BE07 BE08 BH26
5L106 AA10 DD01 DD31 DD35
発明者 湯本 尚孝
要約 課題
不揮発性半導体記憶装置について、不測のデータの書換を生じ得る不良品を確実に排除し得るテスト方法を提供する。

解決手段
ソースSおよびドレインDが形成された半導体基板上に電気的に絶縁状態で配置されるフローティングゲート13aへの電荷の注入の有無に応じた2値情報を格納する記憶素子13が前記フローティングゲートに予め注入された電荷を確実に保持できるか否かを判定する。そのために、前記フローティングゲートから該ゲートに保持された前記電荷を引き抜くためのテスト電圧として、前記ソースおよび前記ドレインの両者にほぼ均等な電圧を印加する。
特許請求の範囲
【請求項1】 ソースおよびドレインが形成された半導体基板上に電気的に絶縁状態で配置されるフローティングゲートへの電荷の注入の有無に応じた2値情報を格納する記憶素子と、前記フローティングゲートに予め注入された電荷が確実に保持できるか否かを判定するためのテストモードで、前記ソースおよび前記ドレインにほぼ等しい電圧を印加するための電源装置とを含む不揮発性半導体記憶装置。
【請求項2】 前記記憶素子は、前記フローティングゲート上にこれに電気的に絶縁状態で配置されるコントロールゲートを備え、該コントロールゲートに閾値を越えるゲート電圧が印加されたとき前記記憶素子は、前記ソースおよびドレイン間に電子によるチャンネルが形成されるn型の導電性を示し、前記テストモードでは、前記ソースおよび前記ドレインには前記コントロールゲートから見て正の電圧が印加される請求項1記載の不揮発性半導体記憶装置。
【請求項3】 前記テストモードでは、前記コントロールゲートが0ボルトの電位に保持されるとき、前記ソースおよび前記ドレインには、相互に等しい正の電位が印加される請求項2記載の不揮発性半導体記憶装置。
【請求項4】 さらに、前記ソースに接続されたビット線を含み、前記電源装置は、テストモードで所定の電圧を前記ドレインに印加するための電源と、テストモードで前記ソースおよび前記ドレインに、前記電源を共通電源として該電源から相等しい所定の電圧を印加すべく前記電源と前記ビット線との間に挿入されたスイッチング素子とを備える請求項1記載の不揮発性半導体記憶装置。
【請求項5】 前記電源は、データ読み出しモード、データ書き込みモードおよびテストモードで、それぞれ所定の電圧を前記ドレインに印加するためのレギュレータである請求項4記載の不揮発性半導体記憶装置。
【請求項6】 複数のビット線が設けられ、該各ビットのそれぞれには複数の前記記憶素子が設けられ、前記各ビット線毎に前記スイッチング素子が設けられている請求項4記載の不揮発性半導体記憶装置。
【請求項7】 前記スイッチング素子は、前記記憶素子を構成する素子と同一構成を有する素子を利用して形成されている請求項6記載の不揮発性半導体記憶装置。
【請求項8】 複数のビット線が設けられ、該各ビットのそれぞれには複数の前記記憶素子が設けられ、前記複数のビット線は、単一の前記スイッチング素子を経て前記電源に接続可能である請求項4記載の不揮発性半導体記憶装置。
【請求項9】 前記テストモードでは、前記レギュレータの電圧は、データ書き込みモードで前記記憶素子への書き込みデータを一時的に保持するためのラッチを経て前記ソースに印加される請求項5記載の不揮発性半導体記憶装置。
【請求項10】 ソースおよびドレインが形成された半導体基板上に電気的に絶縁状態で配置されるフローティングゲートへの電荷の注入の有無に応じた2値情報を格納する記憶素子が前記フローティングゲートに予め注入された電荷を確実に保持できるか否かを判定するテスト方法であって、前記フローティングゲートから該ゲートに保持された前記電荷を引き抜くためのテスト電圧として、前記ソースおよびドレインの両者にほぼ均等な電圧を印加することを特徴とする不揮発性半導体記憶装置のテスト方法。
発明の詳細な説明
【0001】
【発明の属する技術分野】本発明は、紫外線により書き込み情報を消去可能のPROM(以下、EPROMと称する。)あるいは電気的に書き込み情報を消去可能のPROM(以下、EEPROMと称する。)のような不揮発性半導体記憶装置およびそのテスト方法に関する。
【0002】
【従来の技術】前記したような不揮発性半導体記憶装置では、マトリックス状に配置される多数のメモリ素子として、フローティングゲートおよびコントロールゲートを備えるメモリ素子が用いられる。この種のメモリ素子では、前記フローティングゲートへの電荷の注入の有無により、それぞれのメモリ素子の閾値が変化する。例えば、nチャンネル型の導電性を示すメモリ素子では、フローティングゲートに電子を注入することにより、電子が注入されていないものよりも、閾値を高めることができる。この閾値の差に基づいて、電子が注入されていない素子と、電子が注入されている素子とで、それぞれに格納されている情報を判読することができる。例えば、所定のゲート電圧が前記コントロールゲートに印加されたとき、電子が注入されている素子からはデータ「0」を読み取ることができ、電子が注入されていない素子からはデータ「1」を読み取ることができる。
【0003】ところで、前記したメモリ素子のフローティングゲートに注入された電荷が何らかの原因により、不意に放出されると、データの書換が生じることになる。そのような不測の事態を防止するために、新たに製造された不揮発性半導体記憶装置には、所定の負荷状態でフローティングゲートに注入された電荷が放出されないか否かを調べるためのテストが施される。
【0004】従来のこの種のテストのために、各メモリ素子のフローティングゲートに予め電荷が注入される。この電荷が注入された各メモリ素子のドレインに、前記不揮発性半導体記憶装置に組み込まれたレギュレータを利用して、例えば4.5Vの電圧が印加され、また各メモリ素子のソースには、データラッチの書き込み電圧を利用して3Vの電圧が印加されている。コントロールゲートには、例えば0Vが印加される。
【0005】前記した各メモリ素子のコントロールゲート、ソースおよびドレインへの各電圧の印加により、フローティングゲートに注入された電荷の放出が生じるメモリ素子は、不良品と判定され、この不良メモリ素子を含む半導体記憶装置は、欠陥有りとして、良品から選別される。
【0006】
【発明が解決しようとする課題】しかしながら、前記したような従来のテスト方法では、各メモリ素子のソースには、そのドレインに比較して低い電圧が印加されているに過ぎず、より厳格な選別試験を実施することにより、従来に比較して一層確実に不良品を排除することが望まれていた。
【0007】従って、本発明の目的は、従来に比較して一層厳格な選別試験を実施することにある。また、本発明の目的は、従来に比較して一層厳格な選別試験を実施することの可能な不揮発性半導体記憶装置を提供することにある。
【0008】
【課題を解決するための手段】本発明は、前記した目的を達成するために、次の構成を採用する。
〈構成〉本発明は、基本的には、ソースおよびドレインが形成された半導体基板上に電気的に絶縁状態で配置されるフローティングゲートへの電荷の注入の有無に応じた2値情報を格納する記憶素子が前記フローティングゲートに予め注入された電荷を確実に保持できるか否かを判定するテストにおいて、前記フローティングゲートから該ゲートに保持された前記電荷を引き抜くためのテスト電圧として、前記ソースおよび前記ドレインの両者にほぼ均等な電圧を印加することを特徴とする。
【0009】本発明によれば、前記フローティングゲートに予め注入された電荷を引き抜くためのテスト電圧として、前記ソースおよび前記ドレインの両者にほぼ均等な電圧が印加される。
【0010】従って、本発明に係るテスト方法によれば、テストモードにおいて、各メモリ素子のソースおよびドレインにほぼ均等な電圧を印加することができることから、ソースおよびドレインのそれぞれからフローティングゲートの電荷にほぼ均等な引き抜き力を作用させることができ、これにより、従来のテストに比較して各メモリ素子に高い負荷をかけることが可能となることから、従来に比較して一層厳格な条件で判定テストを実施することが可能となり、従来よりも確実に、不良品を排除することが可能となる。
【0011】また、本発明に係る不揮発性半導体記憶装置は、前記ソースおよび前記ドレインにほぼ等しい電圧を印加するための電源装置を含み、これにより本発明に係る前記記憶装置によれば、本発明に係る前記判定方法を比較的容易に実施することができる。
【0012】
【発明の実施の形態】以下、本発明を図示の実施の形態について詳細に説明する。
〈具体例1〉図1は、本発明に係る不揮発性半導体記憶装置の具体例1を概略的に示す回路図である。具体例1は、前記不揮発性半導体記憶装置が紫外線の照射により書き込み情報を一括的に消去可能のEPROMの例を示す。本発明に係る不揮発性半導体記憶装置10は、図1に示されているように、相互に平行に配置される複数のワード線11と、該ワード線と直交して配置される複数のビット線12と、ワード線11およびビット線12の交差点に対応して配置される複数のメモリ素子13とを備える。
【0013】各メモリ素子13は、従来よく知られているように、図示しない例えばp型半導体基板上に形成される一対のn型不純物領域で規定されるソースSおよびドレインDと、該ソースSおよびドレインD間の上方で、前記半導体基板に電気的に絶縁されて配置されるフローティングゲート13aと、該フローティングゲートの上方にこれに電気的に絶縁されて配置されるコントロールゲートGとを有する。
【0014】前記メモリ素子13では、コントロールゲートGに、ソースSから見て、閾値を越える正のゲート電圧が印加されると、ソースSおよびドレインD間にn型の導電性を示すチャンネルが形成される。従って、メモリ素子13は、そのソースSおよびドレインDがn型の導電性を示すチャンネルを経て導通するn型導電性のメモリ素子である。前記閾値は、フローティングゲート13aに、電荷が注入されていると、電荷が注入されていない状態に比較して、前記した閾値が増大する。n型チャンネルが形成されるメモリ素子13では、電荷として、電子が注入される。
【0015】前記メモリ素子13では、従来のフローティングゲートを有するメモリ素子におけると同様に、読み出し電圧として、後述するように、メモリ素子13のソースSおよびコントロールゲートG間に所定のゲート電圧が印加される。フローティングゲート13aに電子が注入されていないメモリ素子13では、読み出し時のゲート電圧よりも低い閾値を示すことから、前記した読み出し電圧により、ソースSおよびドレインD間のチャンネルが形成され、これが例えば情報「1」に対応する。また、フローティングゲート13aに電子が注入されているメモリ素子13では、読み出し時のゲート電圧よりも高い閾値を示すことから、前記した読み出し電圧によってはソースSおよびドレインD間にチャンネルが形成されることはなく、これが情報「0」に対応する。従って、各メモリ素子13のフローティングゲート13aの電荷の有無が、情報「0」および「1」にそれぞれ対応する。
【0016】各メモリ素子13のソースSは、対応する列のビット線12に接続され、各メモリ素子13のドレインDは、ワード線11間で、これと平行に伸長するセレクト線14にそれぞれ接続されている。また、各メモリ素子13のコントロールゲートGは、対応する行のワード線11に接続されている。また、各ビット線12は、MOSトランジスタからなる各選択トランジスタ15を経て、ビット線12の電位を検出するセンスアンプ16および各ビット線12への書き込み電位を保持するデータラッチ17に、それぞれ接続されている。センスアンプ16は、出力バッファ18を得てデータ入出力回路19に接続されており、またデータラッチ17は、入力バッファ20を経て、データ入出力回路19に接続されている。
【0017】前記不揮発性半導体記憶装置10では、従来におけると同様に、制御回路21に入力する入力信号に応じたデータ書き込みモード、データ読み出しモードおよびテストモードに応じて、アドレスバッファ22に入力するアドレス信号に対応した選択信号が、ロウデコーダ23およびコラムデコーダ24に入力する。ロウデコーダ23は、従来よく知られているように、前記選択信号に対応して、選択されたメモリ素子13に対応するワード線11を選択する。また、コラムデコーダ24は、従来よく知られているように、前記選択信号に対応して、選択されたメモリ素子13に対応するビット線12をセンスアンプ16およびデータラッチ17に接続すべく、対応する選択トランジスタ15を導通状態におく。
【0018】前記したデータ書き込みモード、データ読み出しモードおよびテストモードに応じて、各メモリ素子13のソースSおよびドレインDに印加すべき適正な電圧を起生するための電圧源として、レギュレータ25が設けられている。レギュレータ25は、制御回路21からの制御信号に基づいて、データの書き込みモードおよびテストモードでは、例えば4.5Vの電圧を起生し、データ読み出しモードでは、例えば1.5Vの電圧を起生し、それぞれの電圧は、レギュレータ25の出力線25aに接続されたセレクト線14を経て、各メモリ素子13のドレインDに印加される。
【0019】また、前記不揮発性半導体記憶装置10は、テストモードの開始を告げるテスト信号を受けるテストモード回路26と、該回路に入力する前記テスト信号の電圧を変換するレベルシフタ27と、該レベルシフタからの出力信号により、各ビット線12をレギュレータ25の出力線25aに接続するスイッチング回路28とを備える。
【0020】スイッチング回路28は、図1に示す具体例1では、ビット線12毎に設けられるMOSトランジスタから成るスイッチング素子28a備える。MOSトランジスタから成る各スイッチング素子28aは、そのゲートにレベルシフタ27からの出力信号を受けると、該出力信号を受けている間、対応するビット線12をレギュレータ25の出力線25aに接続する。
【0021】テストモード回路26は、前記テスト信号を受けると、前記ロウデコーダ23、コラムデコーダ24、レギュレータ25および制御回路21にテスト信号を転送すると共に、レベルシフタ27を通して、前記したとおり、スイッチング回路28の各スイッチング素子であるMOSトランジスタ28aを導通させる。
【0022】前記不揮発性半導体記憶装置10のデータ書き込みモードでは、前記制御回路21の制御により、データラッチ17が活性化され、センスアンプ16が不活性状態におかれる。この書き込みモードでは、レギュレータ25は、その出力線25aに4.5Vの書き込み電圧を出力する。このとき、テストモード回路26にテスト信号が入力しない。そのため、スイッチング回路28の各スイッチング素子28aは、出力線25aとビット線12とを電気的に遮断状態におくことから、レギュレータ25からの電圧がビット線12に印加されることはない。
【0023】また、各メモリ素子13へのデータ書き込みでは、活性化されるデータラッチ17には、データ入出力回路19に入力するデータが入力バッファ20を経てデータラッチ17に書き込み電圧として保持される。書き込むべきデータが情報「1」のとき、データラッチ17には例えば3.0Vが保持される。また、書き込むべきデータが情報「0」のとき、データラッチ17には例えば0Vが保持される。
【0024】従って、データ書き込みモードでは、従来よく知られているように、前記アドレス信号に対応して選択されたメモリ素子13のコントロールゲートGに、ロウデコーダ23から例えば8Vの電圧が印加され、そのドレインDに、レギュレータ25からの4.5Vの電圧が印加され、また、ソースSに、データラッチ17からのデータに応じた3.0Vまたは0Vの電圧が印加される。
【0025】選択されたメモリ素子13のソースSに0Vが印加されるとき、そのドレインDに印加される電圧4.5Vとの差である4.5Vのドレイン電圧がメモリ素子13に作用することから、従来よく知られているように、このドレイン電圧により生じるホットエレクトロンがフローティングゲート13aに注入される。他方、選択されたメモリ素子13のソースSに3.0Vが印加されるとき、そのドレインDに印加される電圧4.5Vとの差である1.5Vのドレイン電圧がメモリ素子13に作用するに過ぎないことから、前記したようなホットエレクトロンが生じることはなく、フローティングゲート13aに電子が注入されることはない。その結果、データラッチ17に保持される書き込み情報「0」、「1」に応じて、メモリ素子13のフローティングゲート13aへの電子の注入の有無に応じた2値情報が、該メモリ素子に書き込まれる。
【0026】前記したメモリ素子13へのデータの書き込みサイクルは、アドレスバッファ22に入力する前記アドレス信号の変化に応じて、全てのメモリ素子13について繰り返され、これにより、各メモリ素子13へのデータの書き込みが終了する。
【0027】また、EPROMからなる前記不揮発性半導体記憶装置10では、従来よく知られているように、各メモリ素子13に紫外線を照射することにより、その光エネルギーでもって各メモリ素子13のフローティングゲート13aから電子を引き抜くことができ、これにより、不揮発性半導体記憶装置10の記憶情報を一括的に消去可能である。
【0028】前記不揮発性半導体記憶装置10のデータ読み出しモードでは、前記制御回路21の制御により、センスアンプ16が活性化され、データラッチ17が不活性状態に置かれる。この読み出しモードでは、レギュレータ25は、その出力線25aに1.5Vの読み出し電圧を出力する。このとき、テストモード回路26にテスト信号が入力しないことから、スイッチング回路28の各スイッチング素子28aは、書き込みモードにおけると同様に、出力線25aとビット線12とを電気的に遮断状態におくことから、レギュレータ25からの電圧がビット線12に印加されることはない。
【0029】また、メモリ素子13からのデータ読み出しでは、活性化されるセンスアンプ16により、コラムデコーダ24からの選択信号に応じて選択されたビット線12には、例えば0.1Vの電位が与えられる。また、ロウデコーダ23からの選択信号により選択されたワード線11には、例えば3.3Vの電位が与えられる。従って、選択されたメモリ素子13のソースSに0.1VおよびドレインDに1.5Vがそれぞれ印加されることから、選択されたメモリ素子13のドレイン電圧として、約1.4Vのドレイン電圧が印加され、また、コントロールゲートGには3.3Vの電圧が印加されることから、選択されたメモリ素子13のソースSおよびコントロールゲートG間のゲート電圧として、約3.2Vのゲート電圧が印加される。
【0030】選択されたメモリ素子13のフローティングゲート13aに電子が注入されていないと、該メモリ素子は前記したゲート電圧よりも低い閾値を示すことから、前記したゲート電圧により、メモリ素子13は導通状態におかれる。従って、選択されたメモリ素子13を経て、該メモリが接続されたビット線12に電流が流れる。他方、選択されたメモリ素子13のフローティングゲート13aに電子が注入されていると、該メモリ素子は前記したゲート電圧よりも高い閾値を示すことから、前記したゲート電圧により、メモリ素子13は導通状態におかれることはなく、非導通状態に置かれる。従って、選択されたメモリ素子13を経て、該メモリが接続されたビット線12に電流が流れることはない。
【0031】その結果、従来よく知られているように、順次、選択されたメモリ素子13からこれに接続されたビット線12への電流の有無をセンスアンプ16が検出し、この検出電流の有無が読み出し電圧として、出力バッファ18を経てこれに接続されたデータ入出力回路19から、不揮発性半導体記憶装置10の外部に出力される。
【0032】不揮発性半導体記憶装置10では、フローティングゲート13aに注入された電荷の不意の放出は、データの不測の書換を招く結果となる。そこで、不揮発性半導体記憶装置10は、メモリとして使用される前に、ビット線ディスターブと称される不測のデータ書換を生じる可能性を有するか否かのテストを受ける。
【0033】このテストモードでは、前記した書き込みモードにおけると同様な手順により、全ての各メモリ素子13のフローティングゲート13aに、電子が注入される。その後、テストモード回路26にテスト信号が入力すると、該テストモード回路を経て前記テスト信号を受けるロウデコーダ23は、全てのワード線11を非選択状態に置くことから、全てのワード線11は、0Vに保持される。また、コラムデコーダ24は、テストモード回路26を経て前記テスト信号を受けると、全ての選択トランジスタ15を非選択状態、すなわち非導通状態に保持する。
【0034】他方、レベルシフタ27は、テストモード回路26が前記テスト信号を受けると、スイッチング回路28の各スイッチング素子28aを導通させる。この各スイッチング素子28aの導通により、各スイッチング素子28aに対応する各ビット線12がレギュレータ25の出力線25aに接続される。レギュレータ25は、従来よく知られているように、テストモードでは、各メモリ素子13のドレインDに例えば4.5Vの電圧を印加すべく、4.5Vの電圧を出力線25aに出力する。
【0035】その結果、本発明に係る不揮発性半導体記憶装置10では、そのテストモードで、各メモリ素子13のコントロールゲートGには、0Vが印加され、またソースSおよびドレインDに、互いに等しい4.5Vの電圧が印加される。
【0036】従来では、そのテストモードで各メモリ素子13のソースSに、データラッチ17からの書き込み電圧を利用して、ドレインD電圧よりも低い例えば3.0Vのような低いを電圧を印加していた。
【0037】これに対し、本発明に係る不揮発性半導体記憶装置10では、前記したように、レギュレータ25を利用して、ソースSおよびドレインDに、その出力電圧である互いに等しい例えば4.5Vの電圧を印加することにより、フローティングゲート13aに保持された電子に、ソースSおよびドレインDからほぼ均等な強い引き抜き力を作用させることができる。従って、従来に比較して過酷な、すなわち高負荷で、テストを実行することができる。
【0038】前記したテストの実行後、全てのメモリ素子13のフローティングゲート13aから電子が引き抜かれていなければ、すなわち、読み出しモードで全てのメモリ素子13が情報「0」を保持していれば、その不揮発性半導体記憶装置10は、良品であると判定され、1つのメモリ素子13でも情報「1」を保持していれば、その不揮発性半導体記憶装置10は、不良品として判定される。
【0039】本発明に係る不揮発性半導体記憶装置10によれば、前記したように、テストモードで、メモリ素子13のソースSおよびドレインDに相互に等しい電荷引き抜き電圧を作用させることができ、これによりデータの不測の書換が生じる可能性のある不良品を従来に比較して、より確実に排除することができ、スクリーニング効果を高めることができる。
【0040】〈具体例2〉図2の具体例2に示すように、スイッチング回路28の各スイッチング素子28aを、メモリ素子13を構成したと同一の素子構造で実現することができる。この例では、各スイッチング素子28aのフローティングゲート13aに電荷を注入する必要はなく、これに代えて、その閾値を越える電圧がレベルシフタ27から各スイッチング素子28aのコントロールゲートGに印加される。また、各スイッチング素子28aのフローティングゲート13aに電荷を注入することに代えて、各スイッチング素子28aに、それらのフローティングゲート13aに電荷が注入されていない素子を用いることができる。
【0041】何れにしても、スイッチング回路28の各スイッチング素子28aに、周辺回路として形成されるMOSトランジスタを利用した具体例1に比較して、周辺回路素子よりも小型化できるメモリ素子13の素子構造を利用することにより、不揮発性半導体記憶装置10の大型化を抑制することができる。
【0042】〈具体例3〉また、各具体例1および2では、各ビット線12に対応して、各スイッチング素子28aを設けた例を示したが、図3の具体例3に示されているように、各ビット線12と、レギュレータ25の出力線25aとの間に、レベルシフタ27からの前記信号に応じて前記したと同様な開閉動作をなす単一のスイッチング素子でスイッチング回路28を構成することができる。
【0043】図3に示すスイッチング素子は、基本的には、具体例1に示した各スイッチング素子28aと同様なスイッチング素子であり、レベルシフタ27からの前記信号を受けるゲートと、ソースおよびドレインとを有するMOSトランジスタで構成することができる。スイッチング素子28の前記ソースおよびドレインは、レギュレータ25の出力線25aと、全てのビット線12に接続された集合線29との間に挿入されており、前記レベルシフタ27からのテスト信号を受けると、全てのビット線12を一括的にレギュレータ25の出力線25aに接続する作用をなす。
【0044】図3に示す具体例3では、スイッチング素子28と、各ビット線12との間に各選択トランジスタ15が配置されていることから、テストモードでは、選択トランジスタ15は、コラムデコーダ24からの選択信号により、導通状態に置かれる。そのため、テストモードでは、各ビット線12に接続されたセンスアンプ16およびデータラッチ17は、制御回路21からの制御信号により、非活性状態に保持される。
【0045】具体例3の不揮発性半導体記憶装置10によれば、単一のスイッチング素子28でスイッチング回路28を実現することができることから、不揮発性半導体記憶装置10のスペースの拡大を防止する点で、有利である。
【0046】〈具体例4〉また、図4の具体例4に示すように、具体例1〜3で用いたスイッチング回路28に代えて、テストモード時に、レギュレータ25の出力線25aに出力される所定の電圧を各セレクト線14を経て各メモリ素子13のドレインDに印加すると共に、出力線25aの電圧をデータラッチ17に保持することにより、該データラッチを経て各メモリ素子13のソースSに出力線25aの電圧を印加することができる。
【0047】具体例4では、レギュレータ25からデータラッチ17への配線の付加と、制御回路21のプログラム処理により、テストモード時に、レギュレータ25の出力電圧をメモリ素子13のソースSおよびドレインDにそれぞれ作用させることができることから、ビット線12とレギュレータ25の出力線25aとを接続するためのスイッチング回路28が不要となる。従って、不揮発性半導体記憶装置10の設計上、具体例4が、スペース的には、最も有利である。
【0048】テストモードの電源として、レギュレータ25を利用したが、本発明に係る不揮発性半導体記憶装置10を実現する上で、レギュレータ25以外の内部電源を利用することができる。また、本発明に係るテスト方法を実施する上で、不揮発性半導体記憶装置10に組み込まれたレギュレータ25以外の電源あるいは不揮発性半導体記憶装置10に組み込まれていない外部電源を用いることができる。
【0049】また、各モードでメモリ素子13のフローティングゲート13a、そのソースSおよびドレインDに適用される各電圧値は、それぞれが単なる一例に過ぎず、メモリ素子13の特性に応じて、テストモードでのソースSおよびドレインDへの印加電圧が等しい限り、それぞれに種々の電圧値を採用することができる。
【0050】前記したところでは、本発明をチャンネルが電子によって形成されるn型の導電性のメモリ素子の例について説明したが、これに代えてp型の導電性を示すメモリ素子に適用することができる。また、不揮発性半導体記憶装置として、ホットエレクトロンを利用したデータの書き込みが行われるEPROMの例を示したが、これに代えて、紫外線照射窓を有しないパッケージでEPROMを覆った、いわゆるワンタイムPROM(OTP)、あるいは電気的に書き込み情報を消去可能のEEPROMのような不揮発性半導体記憶装置およびそのテスト方法に、本発明を適用することができる。
【0051】
【発明の効果】本発明によれば、前記したように、テストモードにおいて、各メモリ素子のソースおよびドレインの両者を経て、フローティングゲートの電荷にほぼ均等な引き抜き力をそれぞれ作用させることができることから、従来のテストに比較して各メモリ素子に高い負荷をかけることが可能となり、従来に比較して一層厳格な条件で判定テストを実施することが可能となることから、従来よりも確実に、不良品を排除することが可能となる。




 

 


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