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発明の名称 電圧トランスレータ
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2003−91994(P2003−91994A)
公開日 平成15年3月28日(2003.3.28)
出願番号 特願2001−286904(P2001−286904)
出願日 平成13年9月20日(2001.9.20)
代理人 【識別番号】100085419
【弁理士】
【氏名又は名称】大垣 孝
【テーマコード(参考)】
5B025
【Fターム(参考)】
5B025 AD03 AE05 AE06 
発明者 鎌田 義彦
要約 課題
電圧トランスレータにおいて、高速な非選択スイッチングを実現する。

解決手段
電圧トランスレータは、出力段にインバータ(N1、P1により構成される)とフィード・バックPMOS型トランジスタ(P2)に加えて、入力段のインバータの出力信号により制御され、接地端子を持つNMOS型トランジスタ(N4)と、ワードラインにより制御されるNMOS型トランジスタ(N3)と、インバータ出力に接続されたNMOS型トランジスタ(N2)を介した信号により制御されるPMOS型トランジスタ(P3)を有する。
特許請求の範囲
【請求項1】 デコード信号によりワード線に動作電圧または低電圧を供給する電圧トランスレータにおいて、前記デコード信号より選択論理信号を生成するインバータと、ソース電極が前記低電圧源に接続され、ドレイン電極が前記ワード線に接続され、及びゲート電極が前記インバータの出力端子に接続された第1のNMOS型トランジスタ(N1)と、ソース電極が前記動作電圧源に接続され、ドレイン電極が前記ワード線に接続された第1のPMOS型トランジスタ(P1)と、ソース電極が前記動作電圧源に接続され、ドレイン電極が前記第1のPMOS型トランジスタのゲート電極に接続された第2のPMOS型トランジスタ(P2)と、ソース電極が前記第2のPMOS型トランジスタのゲート電極に接続され、ドレイン電極が前記動作電圧源に接続され、及びゲート電極が前記ワード線に接続された第3のNMOS型トランジスタ(N3)と、ソース電極が前記第2のPMOS型トランジスタのゲート電極と前記第3のNMOS型トランジスタのソース電極とに接続され、ドレイン電極が前記ワード線に接続され、及びゲート電極が前記第1のPMOS型トランジスタのゲート電極に接続された第3のPMOS型トランジスタ(P3)と、ソース電極が前記低電圧源に接続され、ドレイン電極が前記第2のPMOS型トランジスタのゲート電極に接続され、及びゲート電極が前記インバータの出力端子に接続されている第4のNMOS型トランジスタ(N4)とを備えたことを特徴とする電圧トランスレータ。
【請求項2】 デコード信号によりワード線に動作電圧または低電圧を供給する電圧トランスレータにおいて、前記デコード信号より選択論理信号を生成するインバータと、ソース電極が前記低電圧源に接続され、ドレイン電極が前記ワード線に接続され、及びゲート電極が前記インバータの出力端子に接続された第1のNMOS型トランジスタ(N1)と、ソース電極が前記動作電圧源に接続され、ドレイン電極が前記ワード線に接続された第1のPMOS型トランジスタ(P1)と、ソース電極が前記動作電圧源に接続され、ドレイン電極が前記第1のPMOS型トランジスタのゲート電極に接続された第2のPMOS型トランジスタ(P2)と、ソース電極が前記第2のPMOS型トランジスタのゲート電極に接続され、ドレイン電極が前記ワード線に接続され、及びゲート電極が前記ワード線に接続された第3のNMOS型トランジスタ(N3)と、ソース電極が前記第2のPMOS型トランジスタのゲート電極と前記第3のNMOS型トランジスタのソース電極とに接続され、ドレイン電極が前記ワード線に接続され、及びゲート電極が前記第1のPMOS型トランジスタのゲート電極に接続された第3のPMOS型トランジスタ(P3)と、ソース電極が前記低電圧源に接続され、ドレイン電極が前記第2のPMOS型トランジスタのゲート電極に接続され、及びゲート電極が前記インバータの出力端子に接続されている第4のNMOS型トランジスタ(N4)とを備えたことを特徴とする電圧トランスレータ。
発明の詳細な説明
【0001】
【発明の属する技術分野】この発明は、半導体集積回路において、供給電圧を高速に切り換える電圧トランスレータに関する。
【0002】
【従来の技術】半導体集積回路では、内部で複数の電圧が使用される場合がある。例えば、現在フラッシュEEPROMメモリの場合、ワード線は、データを読み出すために選択される場合には、約5Vの電圧が印加され、非選択の場合には、接地(アース)電位にされる。一方、その他のデコーダ部等論理回路では、約3Vの電源電圧が使用されている。尚、これら数値は、絶対的な値ではなく半導体製造プロセスの発展により変化するであろう値である。
【0003】高速な読み出しを行うためには、選択信号により、ワード線の電圧を高速に変化させる必要がある。その機能を有する回路は、電圧トランスレータ回路と呼ばれている。特開平10−149693号公報に開示された回路は、その一例である。図9に、上述の公報記載の電圧トランスレータ90の回路図を示す。この電圧トランスレータ90は、ワード線WLを、一方においては、第1のN−MOS型スイッチトランジスタN1を介してアースVSSに接続し、他方においては、第1のP−MOS型スイッチトランジスタP1を介して動作電圧源VXに接続した構成をとっている。さらに、この電圧トランスレータ90は、ワード線WLの電圧レベルによって直接的に駆動される状態にされた第1のP−MOS型帰還トランジスタP2と、ワード線WLの電圧レベルによって直接的に駆動される状態にされた第2のN−MOS型帰還トランジスタN2−rとを含んでいる。この構成において、この第2のN−MOS型帰還トランジスタN2−rのオン・オフを利用して、第1のN−MOS型スイッチトランジスタN1のターン・オン及び第1のP−MOS型スイッチトランジスタP1のターン・オフを加速することによって、ワード線の電圧の切り換えを高速にしていると記載されている。
【0004】尚、N1、N2−r、N3−r、P1、P2のゲート長は1.4μm、ゲート幅は順次、50μm、6μm、20μm、40μm、4μmである。デコーダNORとインバータINV−rのそれぞれの構成要素のP−MOS型トランジスタとN−MOS型トランジスタのゲートの幅は、デコーダNORでは、それぞれ15μmおよび3μmであり、インバータINV−rでは、それぞれ10μmおよび3μmである。また、図中、矩形で表されたワード線WLは、浮遊容量等を考慮したワード線モデルを示している。
【0005】
【発明が解決しようとする課題】上述の公報に示された回路で採用されている高電圧をワード線に印加する選択スイッチング時間は、7ns程度という高速である。しかしながら、一方、ワード線を高電圧から低電圧に切り換える非選択スイッチング時間は、10ns程度であるので、上述の選択スイッチングに比較すると低速スイッチングであった。
【0006】従来技術の電圧トランスレータ回路を、半導体記憶装置のワード線駆動回路に複数個使用した場合、ワード線の選択の重複を避ける必要が生ずる。
【0007】そのため、以上説明したように、メモリ選択のためのスイッチング動作時間は、非選択スイッチング時間によって制限されていた。
【0008】より高速なメモリの読み出し動作のために、より高速な非選択スイッチング特性を有する電圧トランスレータが望まれていた。
【0009】
【課題を解決するための手段】このために、この発明の電圧トランスレータは、デコード信号によりワード線に動作電圧または低電圧を供給する電圧トランスレータであって、下記の特徴を有している。すなわちこの発明の電圧トランスレータは、インバータと第1、第3、及び第4のNMOS型トランジスタと、第1、第2、及び第3のPMOS型トランジスタを備えている。
【0010】このインバータは、デコード信号より選択論理信号を生成する。
【0011】第1のNMOS型トランジスタ(N1)は、ソース電極が低電圧源に接続され、ドレイン電極がワード線に接続され、ゲート電極がインバータの出力端子に接続されている。
【0012】第1のPMOS型トランジスタ(P1)は、ソース電極が動作電圧源に接続され、ドレイン電極がワード線に接続されている。
【0013】第2のPMOS型トランジスタ(P2)は、ソース電極が動作電圧源に接続され、ドレイン電極が第1のPMOS型トランジスタのゲート電極に接続されている。
【0014】第3のNMOS型トランジスタ(N3)は、ソース電極が第2のPMOS型トランジスタのゲート電極に接続され、ドレイン電極が動作電圧源に接続され、ゲート電極がワード線に接続されている。
【0015】第3のPMOS型トランジスタ(P3)は、ソース電極が第2のPMOS型トランジスタのゲート電極と第3のNMOS型トランジスタのソース電極とに接続され、ドレイン電極がワード線に接続され、ゲート電極が第1のPMOS型トランジスタのゲート電極に接続されている。
【0016】第4のNMOS型トランジスタ(N4)は、ソース電極が低電圧源に接続され、ドレイン電極が第2のPMOS型トランジスタのゲート電極に接続され、ゲート電極がインバータの出力端子に接続されている。
【0017】尚、第2のPMOS型トランジスタは、電圧トランスレータにおいて、フィードバック・トランジスタとして機能するトランジスタである。このような構成によれば、論理制御電圧にて、動作電圧を駆動することが可能である。さらにワード線電圧を第2のPMOS型トランジスタのゲート電極へ伝えるフィードバック経路の応答を速くする事で、選択から非選択の切り換えに於いて、ワード線の電圧を高速に低電圧レベルにし、高速な非選択スイッチングが可能となる。その結果ワード線の電圧を高速に低電圧レベルにし、高速な非選択スイッチングが可能となる。
【0018】
【発明の実施の形態】以下、図面を参照してこの発明の実施の形態について、説明する。また、以下に説明する数値的条件は単なる例示にすぎない。
【0019】[第1の実施の形態]
(構成)図1は、第1の実施の形態の電圧トランスレータの好適な構成例を示す回路図である。
【0020】電圧トランスレータ10は、高電圧である動作電圧源VXと低電圧源VSSに接続されており、いずれかの電圧をワード線WLに供給する。ワード線WLに切り換える電圧の選択・非選択の切り換えは、デコード信号SELにより行う。このデコード信号SELは、NORで模式的に示したデコーダを介して電圧トランスレータ10に入力される。
【0021】デコーダNORの出力端子は、インバータINV1の入力端子に接続されている。デコード信号は、インバータINV1によって、その出力端子に選択論理信号を生成する。
【0022】この選択論理信号は、ソース電極が低電圧源VSSに接続され、ドレイン電極がワード線WLと接続された第1のNMOS型トランジスタ(以下、第1N型トランジスタと称する。)N1のゲート電極に入力される。第2のNMOS型トランジスタ(以下、第2N型トランジスタと称する。)N2は、ソース電極がインバータINV1の出力端子に接続され、ドレイン電極が後述する第1のPMOS型トランジスタ(以下、第1P型トランジスタと称する。)P1のゲート電極に接続され、ゲート電極が論理制御電圧源VDDに接続されている。
【0023】また、ワード線WLは、第1N型トランジスタN1を介し、低電圧源VSSに接続されていると共に、第1P型トランジスタP1を介して動作電圧源VXに接続されている。すなわち、第1P型トランジスタP1のドレイン電極がワード線WLに接続され、ソース電極が動作電圧源VXに接続されている。
【0024】第2N型トランジスタN2のドレイン電極と第1P型トランジスタP1のゲート電極との接合点(ここでは、第一接続ノードと称する。)を図中PG1とする。
【0025】第2のPMOS型トランジスタ(以下、第2P型トランジスタと称する。)P2は、ソース電極が動作電圧源VXに接続され、ドレイン電極が第一接続ノードPG1に接続されている。
【0026】第3のNMOS型トランジスタ(以下、第3N型トランジスタと称する。)N3は、ソース電極が第2P型トランジスタP2のゲート電極に接続され、ドレイン電極が動作電圧源VXに接続され、ゲート電極がワード線WLに接続されている。
【0027】第2P型トランジスタP2のゲート電極と第3N型トランジスタN3のソース電極との接続点(ここでは、第二接続ノードと称する。)を図中FG1とする。
【0028】第3のPMOS型トランジスタ(以下、第3P型トランジスタと称する。)P3は、ソース電極が第二接続ノードFG1に接続され、ドレイン電極がワード線WLに接続され、ゲート電極が第一接続ノードPG1に接続されている。
【0029】第4のNMOS型トランジスタ(以下、第4N型トランジスタと称する。)N4は、ソース電極が低電圧源VSSに接続され、ドレイン電極が第二接続ノードFG1と接続され、ゲート電極がインバータINV1の出力端子に接続されている。
【0030】尚、図中、各トランジスタN1、N2、N3、N4、P1、P2、P3のゲート長は1.4μmとし、ゲート幅は、順次に50μm、20μm、5μm、15μm、40μm、4μm、4μmとした。また、デコーダNORとインバータINV1のそれぞれの構成要素のPMOS型トランジスタとNMOS型トランジスタのゲート幅は、デコーダでは、それぞれ15μmおよび3μmであり、インバータでは、それぞれ、10μmおよび3μmである。図中、矩形で表されたワード線WLは、浮遊容量等を考慮したワード線モデルを示している。
【0031】(動作)上述したこの発明の電圧トランスレータの回路構成例によれば、非選択信号によりワード線WLを低電圧VSSに高速でスイッチすることが可能となる。そこで、ワード線WLの非選択状態へのスイッチング動作を説明するに先立ち、ワード線WLの選択状態につき説明する。
【0032】尚、電圧トランスレータの動作電圧VXは、PMOS型トランジスタの閾値電圧の絶対値以上かつトランジスタの耐圧以下の高電圧と設定できる。しかし、ここでは、選択を読み出し動作のための選択動作と想定し、動作電圧VXは5.5Vとし、低電圧VSSは、実質的にアース電位(0V)とし、また論理制御電圧VDDは、2.6Vと設定している。
【0033】(1−1:選択状態への動作)選択信号すなわちデコード信号SELを論理レベルの低いレベル「L」にすると、デコーダNORの出力レベルは、論理レベルの高いレベル「H」となる。電圧トランスレータ10のインバータINV1は、この信号を入力して選択論理信号を「L」として出力する。
【0034】選択論理信号が「L」となることにより、第1N型トランジスタN1と第4N型トランジスタN4は、オフ状態になる。第1N型トランジスタN1が、オフ状態になることにより、ワード線WLは、アース電位から切り離される。第4N型トランジスタN4がオフすることにより、第二接続ノードFG1は、アース電位から切り離される。
【0035】また、第2N型トランジスタN2を介して、第一接続ノードPG1は、アース電位となり、従って、第1P型トランジスタP1は、オン状態となり、ワード線WLの電圧を上昇させてゆく。また、第一接続ノードPG1は、アース電位であり第3P型トランジスタP3のゲート電極もアース電位となり、オン状態となる。
【0036】ワード線WLの電圧の上昇によって第3N型トランジスタN3は、オン状態となる。第2P型トランジスタP2のゲート電極には、動作電圧VXから第3N型トランジスタN3の閾値電圧分差し引いた電圧が印加されるので、第2P型トランジスタP2は、ワード線WLの電圧上昇と共にオフ状態に近づく。
【0037】そして、ワード線WLは、最終的に、動作電圧VXまで上昇し、その電圧で安定する。尚、第二接続ノードFG1は、最終的にオン状態の第3P型トランジスタP3を介して動作電圧VXとなり、第2P型トランジスタP2は、完全にオフ状態となる。
【0038】この状態では、第2N型、第3N型、第1P型、第3P型の各トランジスタN2、N3、P1、およびP3は、オン状態であり、一方、第1N型、第4N型、第2P型の各トランジスタN1、N4、P2は、オフ状態である。
【0039】(1−2:非選択状態への動作)選択信号すなわちデコード信号SELを「L」から「H」に切り換えると、デコーダNORの出力レベルは、「L」となる。電圧トランスレータ10のインバータINV1は、この信号を入力して選択論理信号を「H」として出力する。
【0040】選択論理信号が「H」となることによって、第1N型トランジスタN1と第4N型トランジスタN4は、オン状態となる。第1N型トランジスタN1がオン状態になると、ワード線WLの電圧は降下し始める。ワード線WLの電圧の低下によってゲート電極にワード線WLが接続された第3N型トランジスタN3は、オフ状態になる。これにより第二接続ノードFG1は、動作電圧源VXから切り離され、第4N型トランジスタN4を介してアース電位へと降下する。第二接続ノードFG1の電圧低下によって第2P型トランジスタP2はオン状態となる。第2P型トランジスタP2がオン状態となると、動作電圧源VXが、第一接続ノードPG1と結合される。従って第1P型トランジスタP1、第3P型トランジスタP3は、それそれのゲート電極に動作電圧VXが印加されるので、これらトランジスタP1およびP3は、充分なオフ状態となる。この結果、ワード線WLは、最終的にアース電位となる。
【0041】尚、第2N型トランジスタN2は、論理制御電圧VDDで駆動する回路を、動作電圧源VXから保護する。特に第一接続ノードPG1が動作電圧になっている場合、第2N型トランジスタN2のインバータINV1の出力端に接続されている電極とゲート電極は、論理制御電圧VDDとなっており、動作電圧VXがインバータINV1側に伝わるのを防止するダイオードとして機能するため回路保護機能を有する。
【0042】(比較結果)この実施の形態のスパイス回路シミュレーション結果を図2〜図4に示す。
【0043】各図において、実線は第1の実施の形態の回路動作のシミュレーション結果を示し、比較のため、図9に示す従来の回路のシミュレーション結果を点線で示す。従来の回路と第1の実施の形態の回路の比較は、同一プロセスのスパイス・パラメータを使用し、閾値、Gm、ゲート容量等シミュレーション・パラメータは全て等しい条件で行っている。
【0044】図2は、ワード線WL電圧の時間変化を示す図で、横軸に時間(単位:秒(s))を取り、かつ、縦軸に電圧(単位:ボルト(V))をとって示してある。図2には、タイミングを参照するため、選択・非選択を合図するデコード信号SELも記載してある(一点鎖線で示す)。図2は、非選択・選択を2回繰り返した図である。時刻10nsでデコーダ信号SELを「L」から「H」に切り換えた。ワード線WLの電圧は、従来例も本発明1(すなわち第1の実施の形態の回路)も、共に時刻15ns付近から降下を開始するが、本発明1のほうが、立ち下がりが速い。すなわち、高速な非選択のスイッチング特性を有する。第1の実施の形態の回路のワード線WL電圧の立ち下がり時間は、7ns程度である。
【0045】図3は、貫通電流の時間変化を示す図で横軸に時間(単位:秒(s))を取り、かつ、縦軸に電流(単位:アンペア(A))をとって示してある。貫通電流とは、第1N型トランジスタN1と第1P型トランジスタP1(これらも、ある種のインバータを構成する。)のスイッチングの時に流れる電流である。非選択におけるスイッチング時での貫通電流は、従来の回路に比べ低減されている。特に貫通電流の総量、すなわち貫通電荷量として比較した場合に顕著である。
【0046】図4は、従来の回路の接続ノードPG−r(図9参照)と、この実施の形態の第一接続ノードPG1の電圧の時間変化を示す図で、横軸に時間(単位:秒(s))を取り、かつ、縦軸に電圧(単位:ボルト(V))をとって示してある。図4には、選択・非選択を合図するデコード信号SELも記載してある。デコーダ信号SELが「L」から「H」に切り替わると、接続ノードPG−rと第一接続ノードPG1は、その電圧を上昇させていく。接続ノードPG−rは、時刻15nsまでは、速やかに立ち上がるが、その後一度立ち上がり速度が減少している。換言するならば、段階的な立ち上がりをしている。
【0047】これに対して、第一接続ノードPG1は、スムーズかつ短時間で動作電圧VXに立ち上がる。第一接続ノードPG1のこの高速な立ち上がりは、結果として、ワード線WLの高速な非選択スイッチング時間特性と貫通電流の低減に貢献する。
【0048】[第2の実施の形態]
(構成)図5は、第2の実施の形態の電圧トランスレータの好適な構成例を示す回路図である。
【0049】電圧トランスレータ50は、高電圧である動作電圧源VXと低電圧源VSSに接続されており、いずれかの電圧をワード線WLに供給する。ワード線WLに切り換える電圧の選択・非選択の切り換えは、デコード信号SELにより行う。このデコード信号SELは、NORで模式的に示したデコーダを介して電圧トランスレータ50に入力される。
【0050】デコーダNORの出力端子は、インバータINV1の入力端子に接続されている。デコード信号は、インバータINV1によって、その出力端子に選択論理信号を生成する。
【0051】この選択論理信号は、ソース電極が低電圧源VSSに接続され、ドレイン電極がワード線WLと接続された第1のNMOS型トランジスタ(以下、第1N型トランジスタと称する。)N1のゲート電極に入力される。第2のNMOS型トランジスタ(以下、第2N型トランジスタと称する。)N2は、ソース電極がインバータINV1の出力端子に接続され、ドレイン電極が後述する第1のPMOS型トランジスタ(以下、第1P型トランジスタと称する。)P1のゲート電極に接続され、ゲート電極が論理制御電圧源VDDに接続されている。
【0052】また、ワード線WLは、第1N型トランジスタN1を介し、低電圧源VSSに接続されていると共に、第1P型トランジスタP1を介して動作電圧源VXに接続されている。すなわち、第1P型トランジスタP1のドレイン電極がワード線WLに接続され、ソース電極が動作電圧源VXに接続されている。
【0053】第2N型トランジスタN2のドレイン電極と第1P型トランジスタP1のゲート電極との接合点(ここでは、第一接続ノードと称する。)を図中PG2とする。
【0054】第2のPMOS型トランジスタ(以下、第2P型トランジスタと称する。)P2は、ソース電極が動作電圧源VXに接続され、ドレイン電極が第一接続ノードPG2に接続されている。
【0055】第3のNMOS型トランジスタ(以下、第3N型トランジスタと称する。)N3は、ソース電極が第2P型トランジスタP2のゲート電極に接続され、ドレイン電極がワード線WLに接続され、ゲート電極もワード線WLに接続されている。
【0056】第2P型トランジスタP2のゲート電極と第3N型トランジスタN3のソース電極との接続点(ここでは、第二接続ノードと称する。)を図中FG2とする。
【0057】第3のPMOS型トランジスタ(以下、第3P型トランジスタと称する。)P3は、ソース電極が第二接続ノードFG2に接続され、ドレイン電極がワード線WLに接続され、ゲート電極が第一接続ノードPG2に接続されている。
【0058】第4のNMOS型トランジスタ(以下、第4N型トランジスタと称する。)N4は、ソース電極が低電圧源VSSに接続され、ドレイン電極が第二接続ノードFG2と接続され、ゲート電極がインバータINV1の出力端子に接続されている。
【0059】尚、図中、各トランジスタN1、N2、N3、N4、P1、P2、P3のゲート長は1.4μmとし、ゲート幅は、順次に50μm、20μm、5μm、15μm、40μm、4μm、4μmとした。また、デコーダNORとインバータINV1のそれぞれの構成要素のPMOS型トランジスタとNMOS型トランジスタのゲート幅は、デコーダでは、それぞれ15μmおよび3μmであり、インバータでは、それぞれ、10μmおよび3μmである。図中、矩形で表されたワード線WLは、浮遊容量等を考慮したワード線モデルを示している。
【0060】すなわち、第1の実施の形態の回路図と比較すると、第3N型トランジスタN3のドレイン電極が、第1の実施の形態では動作電圧VXに接続されていたが、第2の実施の形態では、ワード線WLに接続されている。
【0061】(動作)上述したこの発明の電圧トランスレータの回路構成例によれば、非選択信号によりワード線WLを低電圧VSSに高速でスイッチすることが可能となる。そこで、ワード線WLの非選択状態へのスイッチング動作を説明するに先立ち、ワード線WLの選択状態につき説明する。
【0062】尚、電圧トランスレータの動作電圧VXは、PMOS型トランジスタの閾値電圧の絶対値以上かつトランジスタの耐圧以下の高電圧と設定できる。しかし、ここでは、選択を読み出し動作のための選択動作と想定し、動作電圧VXは5.5Vとし、低電圧VSSは、実質的にアース電位(0V)とし、また論理制御電圧VDDは、2.6Vと設定している。
【0063】(2−1:選択状態への動作)選択信号すなわちデコード信号SELを論理レベルの低いレベル「L」にすると、デコーダNORの出力レベルは、論理レベルの高いレベル「H」となる。電圧トランスレータ50のインバータINV1は、この信号を入力して選択論理信号を「L」として出力する。
【0064】選択論理信号が「L」となることにより、第1N型トランジスタN1と第4N型トランジスタN4は、オフ状態になる。第1N型トランジスタN1が、オフ状態になることにより、ワード線WLは、アース電位から切り離される。第4N型トランジスタN4がオフすることにより、第二接続ノードFG2は、アース電位から切り離される。
【0065】また、第2N型トランジスタN2を介して、第一接続ノードPG2は、アース電位となり、従って、第1P型トランジスタP1は、オン状態となり、ワード線WLの電圧を上昇させてゆく。また、第一接続ノードPG2は、アース電位であり第3P型トランジスタP3のゲート電極もアース電位となり、オン状態となる。
【0066】ワード線WLの電圧の上昇によって第3N型トランジスタN3は、オン状態となる。第2P型トランジスタP2のゲート電極には、ワード線WLの電圧から第3N型トランジスタN3の閾値電圧分差し引いた電圧が印加されるので、第2P型トランジスタP2は、ワード線WLの電圧上昇と共にオフ状態に近づく。
【0067】そして、ワード線WLは、最終的に、動作電圧VXまで上昇し、その電圧で安定する。尚、第二接続ノードFG2は、最終的にオン状態の第3P型トランジスタP3を介して動作電圧VXとなり、第2P型トランジスタP2は、完全にオフ状態となる。
【0068】この状態では、第2N型、第3N型、第1P型、第3P型の各トランジスタN2、N3、P1、およびP3は、オン状態であり、一方、第1N型、第4N型、第2P型の各トランジスタN1、N4、P2は、オフ状態である。
【0069】(2−2:非選択状態への動作)選択信号すなわちデコード信号SELを「L」から「H」に切り換えると、デコーダNORの出力レベルは、「L」となる。電圧トランスレータ50のインバータINV1は、この信号を入力して選択論理信号を「H」として出力する。
【0070】選択論理信号が「H」となることによって、第1N型トランジスタN1と第4N型トランジスタN4は、オン状態となる。第1N型トランジスタN1がオン状態になると、ワード線WLの電圧は降下し始める。ワード線WLの電圧の低下によってゲート電極にワード線WLが接続された第3N型トランジスタN3は、オフ状態になる。これにより第二接続ノードFG2は、動作電圧源VXから切り離され、第4N型トランジスタN4を介してアース電位へと降下する。第二接続ノードFG2の電圧低下によって第2P型トランジスタP2はオン状態となる。第2P型トランジスタP2がオン状態となると、動作電圧源VXが、第一接続ノードPG2と結合される。従って第1P型トランジスタP1、第3P型トランジスタP3は、それそれのゲート電極に動作電圧VXが印加されるので、これらトランジスタP1およびP3は、充分なオフ状態となる。この結果、ワード線WLは、最終的にアース電位となる。
【0071】尚、第2N型トランジスタN2は、論理制御電圧で駆動する回路を、動作電圧源VXから保護する。特に第一接続ノードPG2が動作電圧VXになっている場合、第2N型トランジスタN2のインバータINV1の出力端に接続されている電極とゲート電極は、論理制御電圧となっており、動作電圧VXがインバータINV1側に伝わるのを防止するダイオードとして機能するため回路保護機能を有する。
【0072】(比較結果)この実施の形態のスパイス回路シミュレーション結果を図6〜図8に示す。
【0073】各図において、実線は第2の実施の形態の回路動作のシミュレーション結果を示し、比較のため、図9に示す従来の回路のシミュレーション結果を点線で示す。従来の回路と第2の実施の形態の回路の比較は、同一プロセスのスパイス・パラメータを使用し、閾値、Gm、ゲート容量等シミュレーション・パラメータは全て等しい条件で行っている。
【0074】図6は、ワード線WL電圧の時間変化を示す図で、横軸に時間(単位:秒(s))を取り、かつ、縦軸に電圧(単位:ボルト(V))をとって示してある。図6には、タイミングを参照するため、選択・非選択を合図するデコード信号SELも記載してある(一点鎖線で示す)。図6は、非選択・選択を2回繰り返した図である。時刻10nsでデコーダ信号SELを「L」から「H」に切り換えた。ワード線WLの電圧は、従来例も本発明2(すなわち第2の実施の形態の回路)も、共に時刻15ns付近から降下を開始するが、本発明2のほうが、立ち下がりが速い。すなわち、高速な非選択のスイッチング特性を有する。第2の実施の形態の回路のワード線WL電圧の立ち下がり時間は、7ns程度である。
【0075】図7は、貫通電流の時間変化を示す図で横軸に時間(単位:秒(s))を取り、かつ、縦軸に電流(単位:アンペア(A))をとって示してある。貫通電流とは、第1N型トランジスタN1と第1P型トランジスタP1(これらも、ある種のインバータを構成する。)のスイッチングの時に流れる電流である。非選択におけるスイッチング時での貫通電流は、従来の回路に比べ低減されている。特に貫通電流の総量、すなわち貫通電荷量として比較した場合に顕著である。
【0076】図8は、従来の回路の接続ノードPG−r(図9参照)と、この実施の形態の第一接続ノードPG2の電圧の時間変化を示す図で、横軸に時間(単位:秒(s))を取り、かつ、縦軸に電圧(単位:ボルト(V))をとって示してある。図8には、選択・非選択を合図するデコード信号SELも記載してある。デコーダ信号SELが「L」から「H」に切り替わると、接続ノードPG−rと第一接続ノードPG2は、その電圧を上昇させていく。接続ノードPG−rは、時刻15nsまでは、速やかに立ち上がるが、その後一度立ち上がり速度が減少している。換言するならば、段階的な立ち上がりをしている。
【0077】これに対して、第一接続ノードPG2は、スムーズかつ短時間で動作電圧VXに立ち上がる。第一接続ノードPG2のこの高速な立ち上がりは、結果として、ワード線WLの高速な非選択スイッチング時間特性と貫通電流の低減に貢献する。
【0078】次に第2の実施の形態と第1の実施の形態とを比較してみる。ワード線WL電圧の非選択状態への遷移を速やかに行うには、第2P型トランジスタP2のゲート電圧FGを、速く遷移させる必要がある。第2の実施の形態では、第3N型トランジスタN3のドレイン電極がワード線WLに接続されているため、ワード線WLが動作電圧VXからアース電位へ遷移している間、常にオン状態にある。よって、第二接続ノードFG2の動作電圧VXからアース電位へ遷移する経路、換言すると第二接続ノードFG2にチャージされた正電荷をアースに落とす経路は、2つの経路が存在する。第1の経路は、第1の実施の形態と同じ第4N型トランジスタN4を介する経路であり、第2の経路は第3N型トランジスタN3と第1N型トランジスタN1を介する経路である。
【0079】このため、第2の実施の形態の電圧トランスレータは、第1の実施の形態の電圧トランスレータと比べて、ワード線WLの非選択スイッチング時間特性と貫通電流に関して改善がなされている。
【0080】以上、この発明について、説明してきたが、半導体製造プロセスの発展にともなうトランジスタ性能の向上によりスイッチング速度が、今後高速化する可能性があり、説明に使用した数値は単なる例示である。又、バイポーラ・トランジスタやSOI技術をこの発明に応用することは、当業者間では容易に類推できるものである。
【0081】
【発明の効果】以上、詳細に説明したように、この発明の電圧トランスレータによれば、高速な非選択スイッチング特性を有する電圧トランスレータを提供できる。
【0082】シミュレーション結果からも分かるように、ワード線の立ち下がりは、高速な非選択スイッチング特性を有する。又、ワード線の立ち下がり時間は、ワード線の立ち上がり時間とほぼ等しい。このため、メモリ選択のためのスイッチング動作の高速化が可能となる。
【0083】更に、この発明によれば、非選択スイッチング時の貫通電流を減少させる効果も有する。




 

 


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