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発明の名称 インタフェース回路
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2003−67324(P2003−67324A)
公開日 平成15年3月7日(2003.3.7)
出願番号 特願2001−259243(P2001−259243)
出願日 平成13年8月29日(2001.8.29)
代理人 【識別番号】100086807
【弁理士】
【氏名又は名称】柿本 恭成
【テーマコード(参考)】
5B077
【Fターム(参考)】
5B077 GG01 GG14 GG33 MM02 
発明者 荒木 哲
要約 課題
分周クロック信号を使用した場合に、読み書きに必要な待ち時間を短縮するためのインタフェース回路を提供する。

解決手段
書込制御信号/WEが“L”になると、クロック信号CKiの立ち下がりと立ち上がりのタイミングで、レジスタ33,34の信号S33,S34が“L”になる。これにより、セレクタ21,22でアドレス信号ADが選択され、選択されたアドレス信号ADは、クロック信号CKiの立ち上がりと立ち下がりでレジスタ23,24に保持され、OR25を介して被制御装置に対するアドレス信号ADXとして出力される。同様に、セレクタ27,28でデータDTが選択され、選択されたデータDTは、クロック信号CKiの立ち上がりと立ち下がりでレジスタ29,30に保持され、OR31を介して被制御装置に対するデータDTXとして出力される。
特許請求の範囲
【請求項1】 制御装置から与えられる書込制御信号をクロック信号の立ち上がりと立ち下がりのタイミングで保持して、第1及び第2の選択信号と被制御装置に対する書込制御信号を出力する制御信号出力手段と、前記制御装置から与えられるアドレス信号を前記第1及び第2の選択信号に従って選択するアドレス選択手段と、前記アドレス選択手段で選択された信号を前記クロック信号の立ち上がりまたは立ち下がりのタイミングで保持して前記被制御装置に対するアドレス信号として出力するアドレス出力手段と、前記制御装置から与えられるデータを前記第1及び第2の選択信号に従って選択するデータ選択手段と、前記データ選択手段で選択されたデータを前記クロック信号の立ち上がりまたは立ち下がりのタイミングで保持して前記被制御装置に対するデータとして出力するデータ出力手段とを、備えたことを特徴とするインタフェース回路。
【請求項2】 制御装置から与えられる書込制御信号をクロック信号の立ち下がりのタイミングで保持して第1の選択信号を出力する第1の制御レジスタと、前記書込制御信号を前記クロック信号の立ち上がりのタイミングで保持して第2の選択信号を出力する第2の制御レジスタと、前記第1の選択信号を前記クロック信号の立ち上がりのタイミングで保持する第3の制御レジスタと、前記第2及び第3の制御レジスタに保持された信号の論理積を被制御装置に対する書込制御信号として出力する論理積ゲートと、前記制御装置から与えられるアドレス信号とレベル“L”の信号のいずれか一方をそれぞれ前記第1及び第2の選択信号に従って選択する第1及び第2のアドレスセレクタと、前記第1のアドレスセレクタで選択された信号を前記クロック信号の立ち上がりのタイミングで保持する第1のアドレスレジスタと、前記第2のアドレスセレクタで選択された信号を前記クロック信号の立ち下がりのタイミングで保持する第2のアドレスレジスタと、前記第1及び第2のアドレスレジスタで保持された信号の論理和を前記被制御装置に対するアドレス信号として出力する第1の論理和ゲートと、前記制御装置から与えられるデータとレベル“L”のデータのいずれか一方をそれぞれ前記第1及び第2の選択信号に従って選択する第1及び第2のデータセレクタと、前記第1のデータセレクタで選択されたデータを前記クロック信号の立ち上がりのタイミングで保持する第1のデータレジスタと、前記第2のデータセレクタで選択されたデータを前記クロック信号の立ち下がりのタイミングで保持する第2のデータレジスタと、前記第1及び第2のデータレジスタで保持された信号の論理和を前記被制御装置に対するデータとして出力する第2の論理和ゲートとを、備えたことを特徴とするインタフェース回路。
発明の詳細な説明
【0001】
【発明の属する技術分野】本発明は、マイクロプロセッサ(以下、「CPU」という)やディジタル信号プロセッサ(以下、「DSP」という)等の制御回路と、これに接続されて制御される集積回路(以下、「LSI」という)等の被制御回路の間に設けられるインタフェース回路に関するものである。
【0002】
【従来の技術】図2は、従来のシステムの一例を示す概略の構成図である。このシステムは、DSP1、LSI2、及び分周回路3を有している。DSP1とLSI2の間は、アドレスバス4、データバス5、及び制御バス6で接続されている。
【0003】アドレスバス4は、DSP1からLSI2に対して、アドレス信号ADを転送するものであり、データバス5は、DSP1とLSI2の間で読み書きされるデータDTを転送するものである。また、制御バス6は、DSP1からLSI2に対して、データの書き込みを指示する書込制御信号/WE(但し、「/」はレベル“L”でアクティブとなる信号を意味する)や、データの読み出しを指示する読出制御信号/REを転送するものである。
【0004】一方、分周回路3は、DSP1から出力されるクロック信号CLKを、1/Nに分周して分周クロック信号CKをLSI2へ与えるためのものである。即ち、通常、DSP1の処理能力は極めて高く、その動作の基準となるクロック信号CLKには、数100MHzを越えるものが使用される。これに対して、LSI2の処理速度は一般的に遅く、DSP1と同じクロック信号CLKでは動作できないことが多い。このため、分周回路3によってクロック信号CLKを分周し、低速の分周クロック信号CKをLSI2を与えるようにしている。
【0005】図3は、図2のシステムにおける読み書きの動作を示すタイミングチャートである。ここでは、分周回路3を4分周回路(即ち、分周比N=4)として説明する。
【0006】DSP1から出力されるクロック信号CLKは、分周回路3によって1/4に分周されて分周クロック信号CKが生成されるが、タイミングによって位相が異なる分周クロック信号CK1,CK2,CK3,CK4の内のいずれか1つが出力される。
【0007】DSP1からLSI2へデータDTを書き込む場合、図3の時刻t1におけるクロック信号CLKの立ち上がりと共に、DSP1からアドレスバス4にアドレス信号ADが出力される。そして、次のクロック信号CLKの立ち上がりである時刻t2に、書き込むためのデータDTがデータバス5に出力されると共に、“L”の書込制御信号/WEが制御バス6に出力される。
【0008】一方、LSI2では、DSP1から与えられる書込制御信号/WEが“L”になった後、分周回路3から与えられる分周クロック信号CKの立ち上がりのタイミングで、データバス5上のデータDTが取り込まれる。
【0009】ここで、前述したように、分周回路3で生成される分周クロック信号CKは、図に示すような4つの分周クロック信号CK1〜CK4の内の1つとなるが、実際にLSI2へ与えられるものがどれになるかは分からない。従って、データDTがLSI2へ書き込まれるタイミングは、時刻t3,t4,t5,t6の4つの場合が考えられる。このため、一番遅い場合の時刻t6において、書込制御信号/WEが“H”に切り替えられる。
【0010】更に、時刻t7におけるクロック信号CLKの立ち上がりで、アドレス信号ADとデータDTが停止される。また、DSP1がLSI2からデータDTを読み出す場合、図3の時刻t11におけるクロック信号CLKの立ち上がりと共に、DSP1からアドレスバス4にアドレス信号ADが出力される。そして、次のクロック信号CLKの立ち上がりである時刻t12に、“L”の読出制御信号/REが制御バス6に出力される。
【0011】一方、LSI2では、DSP1から与えられる読出制御信号/REが“L”になった後、分周回路3から与えられる分周クロック信号CKの立ち上がりのタイミングで、アドレス信号ADで指定されたデータDTがデータバス5上に出力される。分周回路3で生成される分周クロック信号CKは、図に示すような4つの分周クロック信号CK1〜CK4の内の1つとなるが、実際にLSI2へ与えられるものがどれになるかは分からない。従って、データDTがデータバス5へ出力されるタイミングは、時刻t13,t14,t15,t16の4つの場合が考えられる。このため、一番遅い場合の時刻t16において、読出制御信号/REが“H”に切り替えられる。
【0012】更に、時刻t17におけるクロック信号CLKの立ち上がりで、アドレス信号ADが停止される。
【0013】
【発明が解決しようとする課題】しかしながら、従来のシステムでは、次のような課題があった。分周回路3で生成される分周クロック信号CKのタイミングには、N種類のものがあり、実際に出力されるものがどれであるかをDSP1側で知ることができない。従って、確実にデータDTを読み書きするために、想定される一番遅いタイミングに合わせて読み書きを行う必要がある。
【0014】このため、分周比がNの場合、読み書きのためにN+1クロックの時間が必要であり、例えば分周比N=16の場合、読み書きに必要な時間は17クロックとなる。これらのタイミングの調整は、DSP1において、書込制御信号/WEや読出制御信号/REを出力する時間(即ち、待ち時間)をプログラムで制御することによって行われている。しかし、一般のDSPでは、プログラムで制御できる時間の上限が制限されている場合が多い。このため、分周比Nの大きな分周回路3を使用した場合、データの読み書きができなくなるという課題があった。
【0015】本発明は、前記従来技術が持っていた課題を解決し、分周クロック信号を使用した場合に、読み書きに必要な待ち時間を短縮することができるインタフェース回路を提供するものである。
【0016】
【課題を解決するための手段】前記課題を解決するために、本発明の内の第1の発明は、インタフェース回路において、制御装置から与えられる書込制御信号をクロック信号の立ち上がりと立ち下がりのタイミングで保持して、第1及び第2の選択信号と被制御装置に対する書込制御信号を出力する制御信号出力手段と、前記制御装置から与えられるアドレス信号を前記第1及び第2の選択信号に従って選択するアドレス選択手段と、前記アドレス選択手段で選択された信号を前記クロック信号の立ち上がりまたは立ち下がりのタイミングで保持して前記被制御装置に対するアドレス信号として出力するアドレス出力手段と、前記制御装置から与えられるデータを前記第1及び第2の選択信号に従って選択するデータ選択手段と、前記データ選択手段で選択されたデータを前記クロック信号の立ち上がりまたは立ち下がりのタイミングで保持して前記被制御装置に対するデータとして出力するデータ出力手段とを備えている。
【0017】第2の発明は、インタフェース回路において、制御装置から与えられる書込制御信号をクロック信号の立ち下がりのタイミングで保持して第1の選択信号を出力する第1の制御レジスタと、前記書込制御信号を前記クロック信号の立ち上がりのタイミングで保持して第2の選択信号を出力する第2の制御レジスタと、前記第1の選択信号を前記クロック信号の立ち上がりのタイミングで保持する第3の制御レジスタと、前記第2及び第3の制御レジスタに保持された信号の論理積を被制御装置に対する書込制御信号として出力する論理積ゲート(以下、「AND」という)を備えている。
【0018】また、このインタフェース回路は、前記制御装置から与えられるアドレス信号とレベル“L”の信号のいずれか一方をそれぞれ前記第1及び第2の選択信号に従って選択する第1及び第2のアドレスセレクタと、前記第1のアドレスセレクタで選択された信号を前記クロック信号の立ち上がりのタイミングで保持する第1のアドレスレジスタと、前記第2のアドレスセレクタで選択された信号を前記クロック信号の立ち下がりのタイミングで保持する第2のアドレスレジスタと、前記第1及び第2のアドレスレジスタで保持された信号の論理和を前記被制御装置に対するアドレス信号として出力する第1の論理和ゲート(以下、「OR」という)を備えている。
【0019】更に、このインタフェース回路は、前記制御装置から与えられるデータとレベル“L”のデータのいずれか一方をそれぞれ前記第1及び第2の選択信号に従って選択する第1及び第2のデータセレクタと、前記第1のデータセレクタで選択されたデータを前記クロック信号の立ち上がりのタイミングで保持する第1のデータレジスタと、前記第2のデータセレクタで選択されたデータを前記クロック信号の立ち下がりのタイミングで保持する第2のデータレジスタと、前記第1及び第2のデータレジスタで保持された信号の論理和を前記被制御装置に対するデータとして出力する第2のORを備えている。
【0020】本発明によれば、以上のようにインタフェース回路を構成したので、次のような作用が行われる。制御装置から与えられる書込制御信号は、クロック信号の立ち下がりのタイミングで、第1の制御レジスタで保持されて第1の選択信号として出力される。また、クロック信号の立ち上がりのタイミングで、第2の制御レジスタから第2の選択信号が出力される。更に、第1の選択信号はクロック信号の立ち上がりのタイミングで第3の制御レジスタに保持され、この第3の制御レジスタと第2の制御レジスタに保持された信号の論理積が被制御装置に対する書込制御信号として出力される。
【0021】また、制御装置から与えられるアドレス信号は、それぞれ第1及び第2の制御信号に従って第1及び第2のアドレスセレクタで選択される。第1及び第2のアドレスセレクタで選択された信号は、それぞれ第1及び第2のアドレスレジスタにおいて、クロック信号の立ち上がりと立ち下がりのタイミングで保持される。第1及び第2のアドレスレジスタに保持された信号は、第1のORによって論理和がとられ、被制御装置に対するアドレス信号として出力される。
【0022】同様に、制御装置から与えられるデータは、それぞれ第1及び第2の制御信号に従って第1及び第2のデータセレクタで選択される。第1及び第2のデータセレクタで選択されたデータは、それぞれ第1及び第2のデータレジスタにおいて、クロック信号の立ち上がりと立ち下がりのタイミングで保持される。第1及び第2のデータレジスタに保持されたデータは、第2のORによって論理和がとられ、被制御装置に対するデータとして出力される。
【0023】
【発明の実施の形態】図1は、本発明の実施形態を示すインタフェース回路の回路図である。このインタフェース回路は、各CPUやDSP等の制御装置から各種の信号が与えられる入力端子11〜15と、被制御装置であるLSIに各種の信号を出力する出力端子16〜20を有している。
【0024】入力端子11〜14には、制御装置からそれぞれアドレス信号AD、データDT、書込制御信号/WE、及び読出制御信号/REが与えられ、入力端子15には、制御装置のクロック信号CLKが分周回路で1/N(ここでは、N=4とする)に分周されて分周クロック信号CKi(但し、i=1〜4)として与えられるようになっている。
【0025】入力端子11は、セレクタ21,22の入力側の端子Aに接続され、これらのセレクタ21,22の入力側の端子Bは、レベル“L”に固定されている。セレクタ21,22の出力側の端子Oから出力される信号S21,S22は、それぞれレジスタ23,24の入力側の端子Dに与えられるようになっている。
【0026】レジスタ23,24の出力側の端子Qからそれぞれ出力される信号S23,S24は、2入力のOR25の入力側に与えられるようになっている。OR25の出力側はセレクタ26の端子Bに接続され、このセレクタ26の端子Aは、入力端子11に接続されている。セレクタ26の端子Oは出力端子16に接続され、ここから被制御装置に対するアドレス信号ADXが出力されるようになっている。
【0027】入力端子12は、セレクタ27,28の端子Aに接続され、これらのセレクタ27,28の端子Bは、“L”に固定されている。セレクタ27,28の端子Oから出力される信号S27,S28は、それぞれレジスタ29,30の端子Dに与えられるようになっている。
【0028】レジスタ29,30の端子Qからそれぞれ出力される信号S29,S30は、2入力のOR31の入力側に与えられるようになっている。OR31の出力側はセレクタ32の端子Bに接続され、このセレクタ32の端子Aは、入力端子12に接続されている。セレクタ32の端子Oは出力端子17に接続され、ここから被制御装置に対するデータDTXが出力されるようになっている。
【0029】入力端子13は、レジスタ33,34の端子Dに接続されている。レジスタ33の端子Qから出力される信号S33は、レジスタ35の端子Dに与えられると共に、セレクタ21,27の制御端子Cに与えられるようになっている。また、レジスタ34の端子Qから出力される信号S34は、2入力のAND36の一方の入力側に与えられると共に、セレクタ22,28の制御端子Cに与えられるようになっている。
【0030】レジスタ35の端子Qから出力される信号S35は、AND36の他方の入力側に与えられ、このAND36から出力される信号S36が、セレクタ37の端子Bに与えられるようになっている。セレクタ37の端子Aは、レベル“H”に固定されている。セレクタ37の端子Oは出力端子18に接続され、ここから被制御装置に対する書込制御信号/WEXが出力されるようになっている。
【0031】入力端子14は、セレクタ26,32,37の制御端子Cに接続されると共に出力端子19に接続され、制御装置からの読出制御信号/REがそのまま被制御装置に与えられるようになっている。
【0032】また、入力端子15は、レジスタ23,24,29,30,33〜35のクロック端子CKに接続されると共に出力端子20に接続され、分周回路から与えられた分周クロック信号CKiがそのまま被制御装置に出力されるようになっている。
【0033】ここで、すべてのセレクタ21,22,26〜28,32,37は、制御端子Cに与えられる信号が“L”の時に、端子A側が選択されて端子Oに接続され、この制御端子Cに与えられる信号が“H”の時に、端子B側が選択されて端子Oに接続されるものである。
【0034】また、レジスタ23,29,34,35は、クロック端子CKに与えられる分周クロック信号CKiの立ち上がりのタイミングで、端子Dの信号を保持して端子Qに出力するものである。一方、レジスタ24,30,33は、クロック端子CKに与えられる分周クロック信号CKiの立ち下がりのタイミングで、端子Dの信号を保持して端子Qに出力するものである。
【0035】なお、図中のアドレス信号ADとデータDTは1本の線で表示されているが、それぞれ複数ビットの信号で構成されており、これらの信号の経路に存在するセレクタ、レジスタ及びORは、すべて複数ビットに対応したものである。
【0036】図4〜図7は、それぞれ図1の書き込み時の動作(その1)〜(その4)を示すタイミングチャートである。これらの図4〜図7は、図示しない制御装置のクロック信号CLKが1/N(ここではN=4)に分周されて分周クロック信号CKi(i=1〜4)として与えられた場合について、位相の異なる分周クロック信号CK1,CK2,CK3,CK4毎の動作を示している。以下、これらの図4〜図7を参照しつつ、図1の動作を説明する。
【0037】図4に示すように、時刻T1のクロック信号CLKの立ち上がりに従って、入力端子11にアドレス信号ADの“addr”が与えられる。クロック信号CLKの次の立ち上がりである時刻T2において、入力端子12にデータDTの“data”が与えられる。これと同時に、入力端子13に与えられる書込制御信号/WEが“L”となり、書き込みの指示が行われる。
【0038】時刻T3,T4におけるクロック信号CLKの立ち上がりでは、アドレス信号AD、データDT及び書込制御信号/WEは変化しない。
【0039】次の時刻T5におけるクロック信号CLKの立ち上がりで、書込制御信号/WEが“H”となり、書き込みの指示が解除される。更に、1クロック経過した時刻T6におけるクロック信号CLKの立ち上がりで、アドレス信号ADとデータDTが解除される。なおこの期間中、読出制御信号/REは“H”のままで変化しない。従って、セレクタ26,32,37では、端子B側が選択される。
【0040】一方、入力端子15に与えられる分周クロック信号CK1は、時刻T1で立ち上がる。この時、書込制御信号/WEはまだ“H”であるので、レジスタ33,34,35の信号S33,S34,S35はすべて“H”となっている。また、セレクタ21,22,27,28では端子B側が選択されており、レジスタ23,24,29,30に保持された信号S23,S24,S29,S30は、すべて“L”となっている。従って、出力端子16,17から出力されるアドレス信号ADXとデータDTXは“L”であり、出力端子18から出力される書込制御信号/WEXは“H”である。
【0041】時刻T3において分周クロック信号CK1が立ち下がるとき、書込制御信号/WEは“L”となっている。これにより、レジスタ33の信号S33が“L”となり、セレクタ21,27が端子A側に切り替えられ、信号S21,S27としてアドレス信号“addr”とデータ“data”が出力される。
【0042】時刻T5において分周クロック信号CK1が立ち上がると、セレクタ21,27の信号S21,S27は、それぞれレジスタ23,29で保持され、信号S23,S29としてアドレス信号“addr”とデータ“data”が出力される。また、レジスタ33の信号S33はレジスタ35で保持され、このレジスタ35の信号S35は“L”となる。これにより、出力端子16,17から出力されるアドレス信号ADXとデータDTXは、それぞれ“addr”と“data”になり、出力端子18から出力される書込制御信号/WEXは“L”となる。
【0043】時刻T6においてアドレス信号ADとデータDTが解除されるが、分周クロック信号CK1は“H”のままであるので、出力端子16〜18の信号は変化しない。
【0044】時刻T7において分周クロック信号CK1が立ち下がるとき、書込制御信号/WEは“H”となっている。これにより、レジスタ33の信号S33は“H”となり、セレクタ21,27は端子B側へ切り替えられて,信号S21,S27は“L”となる。
【0045】時刻T9において分周クロック信号CK1が立ち上がると、セレクタ21,27の信号S21,S27は、それぞれレジスタ23,29で保持され、信号S23,S29は“L”となる。また、レジスタ33の信号S33はレジスタ35で保持され、このレジスタ35の信号S35は“H”となる。これにより、出力端子16,17から出力されるアドレス信号ADXとデータDTXは“L”となり、出力端子18から出力される書込制御信号/WEXは“H”となる。
【0046】図5は、時刻T2で立ち上がる分周クロック信号CK2に対するタイミングチャートであり、制御装置から入力端子11〜14に与えられる信号のタイミングは図4と同様である。
【0047】この図5における分周クロック信号CK2の場合、時刻T4における分周クロック信号CK2の立ち下がりにより、レジスタ33の信号S33が“L”となる。これにより、セレクタ21,27が端子A側に切り替えられ、信号S21,S27としてアドレス信号“addr”とデータ“data”が出力される。
【0048】時刻T6において分周クロック信号CK2が立ち上がると、セレクタ21,27の信号S21,S27は、それぞれレジスタ23,29で保持され、信号S23,S29としてアドレス信号“addr”とデータ“data”が出力される。また、レジスタ33の信号S33はレジスタ35で保持され、このレジスタ35の信号S35は“L”となる。これにより、出力端子16,17から出力されるアドレス信号ADXとデータDTXは、それぞれ“addr”と“data”になり、出力端子18から出力される書込制御信号/WEXは“L”となる。
【0049】時刻T8において分周クロック信号CK2が立ち下がると、レジスタ33の信号S33は“H”となり、セレクタ21,27は端子B側へ切り替えられて信号S21,S27は“L”となる。
【0050】時刻T10において分周クロック信号CK2が立ち上がると、セレクタ21,27の信号S21,S27は、それぞれレジスタ23,29で保持され、信号S23,S29は“L”となる。また、レジスタ33の信号S33はレジスタ35で保持され、このレジスタ35の信号S35は“H”となる。これにより、出力端子16,17から出力されるアドレス信号ADXとデータDTXは“L”となり、出力端子18から出力される書込制御信号/WEXは“H”となる。
【0051】図6は、時刻T3で立ち上がる分周クロック信号CK3に対するタイミングチャートであり、制御装置から入力端子11〜14に与えられる信号のタイミングは図4と同様である。
【0052】この図6における分周クロック信号CK3の場合、時刻T3における分周クロック信号CK3の立ち上がりにより、レジスタ34の信号S34が“L”となる。これにより、セレクタ22,28が端子A側に切り替えられ、信号S22,S28としてアドレス信号“addr”とデータ“data”が出力される。また、AND36の信号S36は“L”となり、出力端子18から出力される書込制御信号/WEXは“L”となる。
【0053】時刻T5において分周クロック信号CK3が立ち下がると、セレクタ22,28の信号S22,S28は、それぞれレジスタ24,30で保持され、信号S24,S30としてアドレス信号“addr”とデータ“data”が出力される。これにより、出力端子16,17から出力されるアドレス信号ADXとデータDTXは、それぞれ“addr”と“data”になる。
【0054】時刻T7において分周クロック信号CK3が立ち上がると、レジスタ34の信号S34は“H”となり、AND36の信号S36は“H”となって、出力端子18から出力される書込制御信号/WEXは“H”となる。また、セレクタ22,28は端子B側へ切り替えられ、信号S22,S28は“L”となる。
【0055】時刻T9において分周クロック信号CK3が立ち下がると、セレクタ22,28の信号S22,S28は、それぞれレジスタ24,30で保持され、信号S24,S30は“L”となる。これにより、出力端子16,17から出力されるアドレス信号ADXとデータDTXは“L”となる。
【0056】図7は、時刻T4で立ち上がる分周クロック信号CK4に対するタイミングチャートであり、制御装置から入力端子11〜14に与えられる信号のタイミングは図4と同様である。
【0057】この図7における分周クロック信号CK4の場合、時刻T4における分周クロック信号CK4の立ち上がりにより、レジスタ34の信号S34が“L”となる。これにより、セレクタ22,28が端子A側に切り替えられ、信号S22,S28としてアドレス信号“addr”とデータ“data”が出力される。また、AND36の信号S36は“L”となり、出力端子18から出力される書込制御信号/WEXは“L”となる。
【0058】時刻T6において分周クロック信号CK4が立ち下がると、セレクタ22,28の信号S22,S28は、それぞれレジスタ24,30で保持され、信号S24,S30としてアドレス信号“addr”とデータ“data”が出力される。これにより、出力端子16,17から出力されるアドレス信号ADXとデータDTXは、それぞれ“addr”と“data”になる。
【0059】時刻T8において分周クロック信号CK4が立ち上がると、レジスタ34の信号S34は“H”となり、AND36の信号S36は“H”となって、出力端子18から出力される書込制御信号/WEXは“H”となる。また、セレクタ22,28は端子B側へ切り替えられ、信号S22,S28は“L”となる。
【0060】時刻T10において分周クロック信号CK4が立ち下がると、セレクタ22,28の信号S22,S28は、それぞれレジスタ24,30で保持され、信号S24,S30は“L”となる。これにより、出力端子16,17から出力されるアドレス信号ADXとデータDTXは“L”となる。
【0061】なお、図1の読み出し時の動作では、入力端子13に与えられる書込制御信号/WEが“H”に固定され、読出制御信号/REが“L”となる。これにより、セレクタ26,32,37によって端子B側が選択され、入力端子11と出力端子16が接続され、入力端子12と出力端子17が接続される。また、出力端子18には、“H”の書込制御信号/WEXが出力される。
【0062】このように、本実施形態のインタフェース回路は、分周クロック信号CKiの立ち上がりのタイミングでアドレス信号ADとデータDTを保持するレジスタ23,29と、立ち下がりのタイミングでアドレス信号ADとデータDTを保持するレジスタ24,30を有している。これにより、分周クロック信号CKiの分周比がNの場合、書込制御信号/WEを“L”にする期間(即ち、待ち時間)をN−1クロックに短縮することができるという利点がある。
【0063】なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
(a) 分周クロック信号CKiの分周比Nを4にした場合について説明したが、任意の分周比Nに対しても同様に適用可能である。
【0064】(b) セレクタやレジスタの構成は図示したものに限定されず、同様の動作が行われるものであれば、同様に適用可能である。
【0065】
【発明の効果】以上詳細に説明したように、第1の発明によれば、クロック信号の立ち上がりと立ち下がりのタイミングで書込制御信号を保持して第1及び第2の選択信号と被制御装置に対する書込制御信号を出力する制御信号出力手段、及びこれらの選択信号でアドレス信号とデータを選択するアドレス選択手段とデータ選択手段を有している。更に、選択されたアドレス信号とデータをクロック信号の立ち上がりまたは立ち下がりのタイミングで保持して被制御装置に対するアドレス信号とデータとして出力するアドレス出力手段及びデータ出力手段を有している。これにより、クロック信号の立ち上がり及び立ち下がりで、書込制御信号とアドレス信号とデータを保持することが可能になり、読み書きに必要な待ち時間を短縮することができるという効果がある。
【0066】第2の発明によれば、クロック信号の立ち上がりと立ち下がりのタイミングで書込制御信号を保持して第1と第2の選択信号を出力する制御レジスタ、及びこれらの選択信号でアドレス信号とデータを選択するアドレスセレクタとデータセレクタを有している。更に、選択されたアドレス信号とデータをクロック信号の立ち上がりと立ち下がりのタイミングで保持するアドレスレジスタとデータレジスタの論理和を被制御装置に対するアドレス信号とデータとして出力する第1及び第2のORを有している。これにより、クロック信号の立ち上がり及び立ち下がりで、書込制御信号とアドレス信号とデータを保持することが可能になり、読み書きに必要な待ち時間を短縮することができるという効果がある。




 

 


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