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発明の名称 割り込み制御回路
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2003−67197(P2003−67197A)
公開日 平成15年3月7日(2003.3.7)
出願番号 特願2001−253281(P2001−253281)
出願日 平成13年8月23日(2001.8.23)
代理人 【識別番号】100111383
【弁理士】
【氏名又は名称】芝野 正雅
【テーマコード(参考)】
5B061
5B098
【Fターム(参考)】
5B061 BA02 CC08 CC10 RR02 
5B098 BA12 BB06 BB18 CC01 CC08
発明者 古川 利一 / 太田 昌也 / 新井 好将 / 市川 敬 / 田中 茂雄 / 藤原 亮二 / 加藤 英和 / 小山田 義利
要約 課題
複数の割り込み信号を第1及び第2割り込み要求信号に割り振る設定動作を安全に行える割り込み制御回路を提供する。

解決手段
複数の割り込み信号を入力する割り込み制御回路において、優先順位の高い割り込み要求信号と優先順位の低い割り込み要求信号に割り振る選択レジスタを備える割り込み制御回路において、複数の割り込み信号入力をそれぞれ許可する割り込み許可レジスタ回路のそれぞれの許可信号出力を一括して禁止する制御レジスタを設け、制御レジスタから出力される禁止信号がそれぞれの許可信号出力を一括して禁止している場合においてのみ、選択レジスタの設定変更を可能とする。
特許請求の範囲
【請求項1】 選択信号に応じて、割り込み信号を2以上の割り込み要求信号に振り分けるセレクタと、禁止信号を格納する制御レジスタとを備え、前記セレクタは、前記禁止信号によって、前記割り込み信号を入力禁止すると共に、前記選択信号の設定許可状態となることを特徴とする割り込み制御回路。
【請求項2】 前記セレクタは、前記禁止信号が入力された場合前記選択信号を格納する選択レジスタと、前記選択レジスタの選択信号に応じて、通過または遮断状態となる複数のゲートとから構成されることを特徴とする請求項1記載の割り込み制御回路。
【請求項3】 さらに、前記セレクタは、前記割り込み信号の入力を許可する許可信号を格納する割り込み許可レジスタと、前記許可信号に応じて前記割り込み信号を許可するゲート回路とを有し、前記ゲート回路は前記禁止信号に応じて強制的に前記割り込み信号を遮断することを特徴とする請求項2記載の割り込み制御回路。
発明の詳細な説明
【0001】
【発明の属する技術分野】本発明は、マイクロコンピュータにおける割り込み制御回路に関し、特に、複数の割り込み信号を2つの割り込み要求信号に割り振る機能を有する割り込み制御回路に関する。
【0002】
【従来の技術】近年、マイクロコンピュータは汎用性を高めるため複数のタイマー回路や外部との通信を行うためのインターフェース回路や電源電圧の例えば瞬停などを検出する減電圧検出回路等を内蔵するようになった。このような周辺回路を内蔵するマイクロコンピュータにおいては、夫々の周辺回路がCPUに対してその夫々に対応した処理を要求し、その夫々の要求信号を調停するための割り込み制御回路を内蔵している。
【0003】従来の一般的な割り込み制御回路において、例えば、複数の割り込み信号を優先順位の高い高速処理用割り込み要求信号と優先順位の低い通常処理用割り込み要求信号に割り振っている。そして、一般的には、その優先順位の割り振りはハード的に固定されており、ユーザーによって割り振りを変更するには、マイクロコンピュータの製品製造時に設定を変更していた。これに対し、それぞれの割り込み信号に対する割り込み要求信号の優先順位を容易に変更できるように、それぞれの割り込み信号を例えば高速処理用割り込み要求信号又は通常処理用割り込み要求信号に割り振るための選択レジスタを設け、プログラムによってその選択レジスタの設定を行い、マイクロコンピュータのアプリケーション等に応じて同じ割り込み信号入力に対する処理優先順位の変更を可能とし、マイクロコンピュータの汎用性を高めている。
【0004】図2は、従来の割り込み制御回路を示す図である。
【0005】図2において、1は割り込み許可レジスタ回路であって、第1及び第2割り込み信号10及び11のそれぞれに対応する許可データを格納する2つのレジスタで構成され、CPU(図示せず)からバスBUSを介して第1及び第2許可信号EN1及びEN2が設定される。
【0006】4は第2ゲート回路であって、第1及び第2許可信号EN1及びEN2に応じて第1及び第2割り込み信号10及び11を通過又は遮断するものである。
【0007】5は選択レジスタ回路であって、CPUからバスBUSを介して第1及び第2選択信号SL1及びSL2が設定される。第1及び第2選択信号SL1及びSL2は、第1及び第2割り込み信号10及び11を第1及び第2割り込み要求信号12及び13の何れかに割り振るかを決定する信号である。
【0008】6は第3ゲート回路であって、第2ゲート回路4を介して入力される第1及び第2割り込み信号10及び11を第1及び第2選択信号SL1及びSL2に応じて通過又は遮断する。
【0009】7は第4ゲートであって、第2及び第3ゲート回路4及び6を通過した第1及び第2割り込み信号10及び11をゲートし、第1割り込み要求信号12としてCPUへ出力する。
【0010】8は第5ゲート回路であって、第2ゲート回路4を介して入力される第1及び第2割り込み信号10及び11を第1及び第2選択信号SL1及びSL2に応じて通過又は遮断する。尚、第3ゲート回路6と第5ゲート回路8とは、第2ゲート回路4を介して入力される第1及び第2割り込み信号10及び11を相補的に通過又は遮断する。
【0011】9は第6ゲートであって、第2及び第5ゲート回路4及び8を通過した第1及び第2割り込み信号10及び11をゲートし第2割り込み要求信号13としてCPUへ出力する。
【0012】尚、第3ゲート回路6と第4ゲート7とは第1セレクタ回路を構成し、第5ゲート回路8と第6ゲートとは第2セレクタ回路を構成するものである。
【0013】次に、図2の従来の割り込み制御回路の動作を説明する。
【0014】まず、図2の第1及び第2許可信号EN1及びEN2や第1及び第2選択信号SL1及びSL2の設定状態を説明する。第1及び第2許可信号EN1及びEN2がHレベル、第1選択信号SL1がHレベル、第2選択信号SL2がLレベルに設定されているとする。このような状態で、第1割り込み信号10が入力されると、第1割り込み信号10は、第2ゲート回路4のANDゲート4a及び第3ゲート回路6のANDゲート6aを通過し、第4ゲート7を介して、第1割り込み要求信号12としてCPUへ転送される。一方、第5ゲート回路8のANDゲート8aは遮断状態になっているので、第1割り込み信号10はANDゲート8aで遮断されることになる。よって、第1割り込み信号10が第1割り込み要求信号12に振り分けられたことになる。
【0015】また、第2割り込み信号11が入力される場合は、第2割り込み信号11は、第2ゲート回路4のANDゲート4b及び第5ゲート8のANDゲート8bを通過し、第6ゲート9を介して、第2割り込み要求信号13としてCPUへ転送される。一方、第3ゲート回路6のANDゲート6bは遮断状態になっているので、第2割り込み信号11はANDゲート6bで遮断されることになる。よって、第2割り込み信号11が第2割り込み要求信号13に振り分けられたことになる。
【0016】尚、第1選択信号SLがHレベル、第2選択信号SL2がLレベルである場合を説明したが、例えば、第1及び第2許可信号EN1及びEN2がHレベル、第1及び第2選択信号SL1及びSL2がHレベルの場合、第1及び第2割り込み信号10及び11は、共に第1割り込み要求信号12として振り分けられ、CPUへ転送される。
【0017】
【発明が解決しようとする課題】上述した従来の割り込み制御回路において、選択レジスタ回路5の設定は、特に制限なく設定の変更が可能であった。このため、選択レジスタ回路5の第1選択信号SL1を設定変更する際、例えば第1割り込み信号10が割り込みを要求するHレベルであると、第1割り込み信号10のHレベルが第1及び第2割り込み要求信号12及び13の何れにHレベルが出力されるかが保証されず、当業者の意思に反して誤った割り込み要求信号が発生するという問題があった。
【0018】そして、一般的には、CPUは、第1及び第2割り込み要求信号12及び13のそれぞれに応じた処理プログラムを有しているので、本来処理すべきプログラムとは異なるプログラムを実行し、マイクロコンピュータが誤動作を起すという問題が発生する。
【0019】このため、本発明では、複数の割り込み信号を第1割り込み要求信号又は第2割り込み要求信号へ割り振る選択信号データを格納する選択レジスタ回路への設定動作を安定して行える割り込み制御回路を提供することを目的とする。
【0020】
【課題を解決するための手段】本発明は、上述した点に鑑みて、創作されたものであり、その特徴とするところは、選択信号に応じて、割り込み信号を2以上の割り込み要求信号に振り分けるセレクタと、禁止信号を格納する制御レジスタとを備え、前記セレクタは、前記禁止信号によって、前記割り込み信号を入力禁止すると共に、前記選択信号の設定許可状態となることを特徴とする。
【0021】また、前記セレクタは、前記禁止信号が入力された場合前記選択信号を格納する選択レジスタと、前記選択レジスタの選択信号に応じて、通過または遮断状態となる複数のゲートとから構成されることを特徴とする。
【0022】さらに、前記セレクタは、前記割り込み信号の入力を許可する許可信号を格納する割り込み許可レジスタと、前記許可信号に応じて前記割り込み信号を許可するゲート回路とを有し、前記ゲート回路は前記禁止信号に応じて強制的に前記割り込み信号を遮断することを特徴とする。
【0023】本発明によれば、割り込み制御回路において、複数の割り込み信号を第1割り込み要求信号又は第2割り込み要求信号へ割り振る選択信号データを格納する選択レジスタ回路への設定を割り込み制御回路の動作を安定して行えることが可能となる。
【0024】
【発明の実施の形態】本発明の詳細を図面に従って具体的に説明する。図1は本発明の実施の形態の構成を説明するための図である。
【0025】本実施形態の特徴とするところは、制御レジスタ2と、第1ゲート回路3とを更に備える点にある。制御レジスタ2ではCPU(図示せず)からバスBUSを介して禁止信号INHXが設定され、第1ゲート回路3では禁止信号INHXに応じて第1及び第2許可信号EN1及びEN2を通過又は遮断する。そして、選択レジスタ回路5では、禁止信号INHXに応じて第1及び第2選択信号SL1及びSL2の設定が許可又は禁止される。
【0026】尚、図1において、図2と同一の回路については同一符号を記すと共にその説明を省略するものとする。また、割り込み許可レジスタ回路1、選択レジスタ回路5による、割り振り動作については従来と同一のため省略する。
【0027】次に、図1の割り込み制御回路の割り込み信号に対する割り込み要求信号の割り振り設定動作を説明する。第1割り込み信号10を第1割り込み要求信号12から第2割り込み要求信号13として切り換えて出力、また、第2割り込み信号11を第2割り込み信号13から第1割り込み要求信号12として切り換えて出力しようとする場合、先ず、制御レジスタ2において、第1及び第2許可信号EN1及びEN2を一括して禁止を示すLレベルが設定され、設定と同時に禁止信号INHXがLレベルとして出力される。
【0028】そして、禁止信号INHXがLレベルであると、選択レジスタ回路5では、第1及び第2選択信号SL1及びSL2の設定が許可され、CPUからバスBUSを介して第1選択信号SL1がLレベル、第2選択信号SL2がHレベルに設定される。
【0029】また、禁止信号INHXがLレベルであるので、第1及び第2許可信号EN1及びEN2は第1ゲート回路3で遮断される。その結果、第1ゲート回路3から、全ての出力信号がLレベルとして出力される。
【0030】そして、第1ゲート回路3から出力される全信号のLレベルに応じて第1及び第2割り込み信号10及び11は第2ゲート回路4で遮断される。よって、第1及び第2割り込み要求信号12及び13は発生せず、割り込み処理の要求を示すことはないので、CPUは割り込み処理を行うことはない。
【0031】次に、選択レジスタ回路5の設定が終了すると、CPUからバスBUSを介して禁止信号INHXはHレベルに設定され、第1及び第2許可信号EN1及びEN2の遮断が解除される。これにより、第1及び第2許可信号EN1及びEN2は第1ゲート回路3を通過する。
【0032】その為、第1及び第2割り込み信号10及び11は、第1及び第2許可信号EN1及びEN2に応じて、第2ゲート回路4で通過又は遮断されるようになる。
【0033】また、禁止信号INHXがHレベルになると、選択レジスタ回路5は、選択データの設定が禁止される。
【0034】そして、第1選択信号SL1はLレベルであるので、第1割り込み信号10は第2ゲート回路4及び第5ゲート回路8を通過し、第7ゲートを介して第2割り込み要求信号13としてCPUへ転送される。また、第2選択信号SL2はHレベルであるので、第2割り込み信号11は、第2ゲート回路4及び第3ゲート回路6を通過し、第4ゲートを介して第1割り込み要求信号12としてCPUへ転送される。
【0035】よって、第1選択信号SL1がLレベルであるので第1割り込み信号10は第2割り込み要求信号13に振り分けられ、また、第2選択信号SL2がHレベルであるので第2割り込み信号11は第1割り込み要求信号13に振り分けられることになる。
【0036】これで、選択レジスタ回路5の設定が終了する。
【0037】上述の如く、選択レジスタ回路5の選択信号SL1及びSL2を設定変更する際、第2ゲート回路4において、入力される第1及び第2割り込み信号10及び11は遮断されているので、第1及び第2割り込み要求信号12及び13は発生せず、CPUが誤った割り込み処理を行うことを確実に防止できる。
【0038】尚、本実施例では、2つの割り込み信号入力の場合で説明したが、その割り込み信号の入力数は制限されることなく任意の複数を入力することが可能である。任意の複数の割り込み信号を入力する場合に、第1、第2、第3及び第5ゲート回路3、4、6及び8を構成するANDゲートの数は、その任意の複数個を備えるとよい。
【0039】また、一つの割り込み信号から3以上の割り込み要求信号に振り分ける回路にも本発明を適用できる。
【0040】また、割り込み許可レジスタ回路1から出力される許可信号は、その任意の複数個を備える。尚、割り込み許可レジスタ回路1から出力される許可信号の数は、割り込み信号の数より少ない数の許可信号を備え、一つの許可信号に対して複数の割り込み信号の許可又は禁止するようにしても良い。
【0041】尚、実施例の説明では、第1ゲート回路3と第2ゲート回路4とを備えた場合を説明したが、第2ゲート回路4を構成する2入力のANDゲートを3入力のANDゲートで構成して、その一つの3入力ANDゲートに割り込み信号、許可信号及び禁止信号INHXを入力してもよい。
【0042】また、制御レジスタ2を備える代わりに、割り込み許可レジスタ回路1から出力される全ての許可信号を禁止として、その全ての許可信号が禁止を示す値であることを検出する検出手段を設けて、その検出手段の出力に応じて選択レジスタ回路5の設定を許可しても良い。
【0043】
【発明の効果】上述の如く、本発明によれば、複数の割り込み信号を第1及び第2割り込み要求信号に割り振る際に、CPUが誤った割り込み処理を防止しながら選択レジスタ回路の設定を実行できるという効果を奏する。
【0044】また、制御レジスタの禁止信号INHXを割り込み信号入力禁止するLレベルに設定するという手順を経て選択レジスタ回路の設定を行うようにしたため、例えば、プログラムのバグ等による選択レジスタへの誤設定を防止できるという効果を奏する。




 

 


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