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発明の名称 不揮発性半導体記憶装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2003−36686(P2003−36686A)
公開日 平成15年2月7日(2003.2.7)
出願番号 特願2001−221789(P2001−221789)
出願日 平成13年7月23日(2001.7.23)
代理人 【識別番号】100090479
【弁理士】
【氏名又は名称】井上 一 (外2名)
【テーマコード(参考)】
5B025
【Fターム(参考)】
5B025 AA07 AC02 AD02 AD03 AD04 AD06 AD10 AE07 
発明者 亀井 輝彦
要約 課題
ツインメモリセルへのリード動作を解析することで、コントロールゲート線選択スイッチング素子への制御電圧を低電圧化した不揮発性半導体記憶装置を提供する。

解決手段
1つのワードゲートと、第1,第2のコントロールゲートにより制御される第1,第2の不揮発性メモリ素子とを有するツインメモリセルを、複数配列してなるメモリセルアレイ領域を有する。ツインメモリセルの前記第1,第2の不揮発性メモリ素子の一方よりデータ読み出しをする時であって、オーバーライド電圧が印加されるサブコントロールゲート線に接続されたコントロールゲート線選択スイッチング素子の制御電圧は、読み出し電圧が印加されるサブコントロールゲートに接続されたコントロールゲート線選択スイッチング素子の制御電圧より大きい。
特許請求の範囲
【請求項1】 1つのワードゲートと、第1,第2のコントロールゲートにより制御される第1,第2の不揮発性メモリ素子とを有するツインメモリセルを、相交差する第1及び第2の方向にそれぞれ複数配列してなるメモリセルアレイ領域と、前記メモリセルアレイ領域を分割した複数のブロック領域の各々に設けられ、前記ツインメモリセルの前記第1,第2の不揮発性メモリ素子に接続されて前記第1の方向に沿って延びる、複数の第1のサブコントロールゲート線および複数の第2のサブコントロールゲート線と、前記第1の方向に沿って配置された前記ブロック領域に亘って延在形成され、前記第1の方向に沿って配置された前記ブロック領域内の前記複数のサブコントロールゲート線の各々に共通接続される複数のメインコントロールゲート線と、前記複数のメインコントロールゲート線の各々と、前記複数のサブコントロールゲート線の各々との共通接続箇所に、制御電圧に基づいて接続/非接続をそれぞれ選択する複数のコントロールゲート線選択スイッチング素子と、前記複数のコントロールゲート線選択スイッチング素子に前記制御電圧を供給するコントロールゲート線選択ドライバと、を有し、前記複数のサブコントロールゲート線の各々は、前記第2の方向で隣接する一方の前記ツインメモリセルの前記第1のコントロールゲートと、他方の前記ツインメモリセルの前記第2のコントロールゲートとにそれぞれ接続され、前記複数のコントロールゲート線選択スイッチング素子は、前記複数のサブコントロールゲート線のうち、前記第2の方向にて1本置きに配置された半数のサブコントロールゲート線に接続された第1のコントロールゲート線選択スイッチング素子群と、残りの半数のサブコントロールゲート線に接続された第2のコントロールゲート線選択スイッチング素子群とを有し、前記コントロールゲート線選択ドライバは、前記第1のコントロールゲート線選択スイッチング素子群に第1の制御電圧を供給する第1のコントロールゲート線選択ドライバと、前記第2のコントロールゲート線選択スイッチング素子群に第2の制御電圧を供給する第2のコントロールゲート線選択ドライバとを有し、前記ツインメモリセルの前記第1,第2の不揮発性メモリ素子の一方よりデータ読み出しをする時であって、オーバーライド電圧が印加されるサブコントロールゲート線に接続されたコントロールゲート線選択スイッチング素子が前記第1のコントロールゲート線選択スイッチング素子群に含まれる時に、前記第1のコントロールゲート線選択ドライバは前記第2の制御電圧より高い前記第1の制御電圧を前記第1のコントロールゲート線選択スイッチング素子群に供給し、前記ツインメモリセルの前記第1,第2の不揮発性メモリ素子の他方よりデータ読み出しをする時であって、オーバーライド電圧が印加されるサブコントロールゲート線に接続されたコントロールゲート線選択スイッチング素子が前記第2のコントロールゲート線選択スイッチング素子群に含まれる時に、前記第2のコントロールゲート線選択ドライバは前記第1の制御電圧より高い前記第2の制御電圧を前記第2のコントロールゲート線選択スイッチング素子群に供給することを特徴とする不揮発性半導体記憶装置。
【請求項2】 1つのワードゲートと、第1,第2のコントロールゲートにより制御される第1,第2の不揮発性メモリ素子とを有するツインメモリセルを、相交差する第1及び第2の方向にそれぞれ複数配列してなるメモリセルアレイ領域と、前記メモリセルアレイ領域を分割した複数のブロック領域の各々に設けられ、前記ツインメモリセルの前記第1,第2の不揮発性メモリ素子に接続されて前記第1の方向に沿って延びる、複数の第1のサブコントロールゲート線および複数の第2のサブコントロールゲート線と、前記第1の方向に沿って配置された前記ブロック領域に亘って延在形成され、前記第1の方向に沿って配置された前記ブロック領域内の前記複数のサブコントロールゲート線の各々に共通接続される複数のメインコントロールゲート線と、前記複数のメインコントロールゲート線の各々と、前記複数のサブコントロールゲート線の各々との共通接続箇所に、制御電圧に基づいて接続/非接続をそれぞれ選択する複数のコントロールゲート線選択スイッチング素子と、前記複数のコントロールゲート線選択スイッチング素子に前記制御電圧を供給するコントロールゲート線選択ドライバと、を有し、前記複数のサブコントロールゲート線の各々は、前記第2の方向で隣接する一方の前記ツインメモリセルの前記第1のコントロールゲートと、他方の前記ツインメモリセルの前記第2のコントロールゲートとにそれぞれ接続され、前記複数のコントロールゲート線選択スイッチング素子は、前記複数のサブコントロールゲート線のうち、前記第2の方向にて1本置きに配置された半数のサブコントロールゲート線に接続された第1のコントロールゲート線選択スイッチング素子群と、残りの半数のサブコントロールゲート線に接続された第2のコントロールゲート線選択スイッチング素子群とを有し、前記コントロールゲート線選択ドライバは、前記第1のコントロールゲート線選択スイッチング素子群に第1の制御電圧を供給する第1のコントロールゲート線選択ドライバと、前記第2のコントロールゲート線選択スイッチング素子群に第2の制御電圧を供給する第2のコントロールゲート線選択ドライバとを有し、前記ツインメモリセルの前記第1,第2の不揮発性メモリ素子の一方よりデータ書き込みをする時であって、オーバーライド電圧が印加されるサブコントロールゲート線に接続されたコントロールゲート線選択スイッチング素子が前記第1のコントロールゲート線選択スイッチング素子群に含まれる時に、前記第1のコントロールゲート線選択ドライバは前記第2の制御電圧より低い前記第1の制御電圧を前記第1のコントロールゲート線選択スイッチング素子群に供給し、前記ツインメモリセルの前記第1,第2の不揮発性メモリ素子の他方よりデータ書き込みをする時であって、オーバーライド電圧が印加されるサブコントロールゲート線に接続されたコントロールゲート線選択スイッチング素子が前記第2のコントロールゲート線選択スイッチング素子群に含まれる時に、前記第2のコントロールゲート線選択ドライバは前記第1の制御電圧より低い前記第2の制御電圧を前記第2のコントロールゲート線選択スイッチング素子群に供給することを特徴とする不揮発性半導体記憶装置。
【請求項3】 請求項1または2において、前記第1,第2の制御電圧を、前記第1,第2のコントロールゲート線選択ドライバに供給するコントロールゲート線選択電圧制御回路をさらに有することを特徴とする不揮発性半導体記憶装置。
【請求項4】 請求項1乃至3のいずれかにおいて、選択する前記第1,第2の不揮発性メモリ素子を特定するアドレス信号をプリデコードするプリデコーダをさらに有し、前記コントロールゲート線選択電圧制御回路は、前記プリデコーダからのプリデコード出力に従って、前記第1,第2の制御電圧の各々を、前記低電圧または前記高電圧に設定することを特徴とする不揮発性半導体記憶装置。
【請求項5】 請求項1乃至4のいずれかにおいて、前記第1,第2のコントロールゲート線選択ドライバは、前記第1の方向に沿って配列された複数のブロック領域の各々の各一つにそれぞれ対応して設けられ、前記コントロールゲート線選択電圧制御回路は、前記第1の方向に沿って配列される前記複数のブロック領域の各一つに対応して設けられた前記第1,第2のコントロールゲート線選択ドライバに、それぞれ前記第1,第2の制御電圧を供給することを特徴とする不揮発性半導体記憶装置。
【請求項6】 請求項5において、前記プリデコーダからの前記プリデコード出力に基づいて、前記第2の方向に沿って配列されたブロック領域を一括して選択するグローバルデコーダがさらに設けられ、前記第1,第2のコントロールゲート線選択ドライバは、前記グローバルデコードからのデコード出力がアクティブであるときに、前記第1,第2の制御電圧を前記第1,第2のコントロールゲート線選択スイッチング素子群に供給することを特徴とする不揮発性半導体記憶装置。
【請求項7】 請求項1乃至6のいずれかにおいて、前記第1,第2のコントロールゲート線選択ドライバは、前記複数のブロック領域の各々と前記第2の方向にて隣接するローカルドライバ領域にそれぞれ配置されていることを特徴とする不揮発性半導体記憶装置。
【請求項8】 請求項7において、前記ローカルドライバ領域は、第2の方向にて奇数番目の前記ブロック領域と偶数番目の前記ブロック領域とを前記第2の方向にて挟んだ両側にそれぞれ設けられていることを特徴とする不揮発性半導体記憶装置。
【請求項9】 請求項8において、前記奇数番目のブロック領域と前記偶数番目のブロック領域とにそれぞれ配置された複数のサブコントロールゲート線のうち、前記第2の方向にて1本置きに配置された半数サブコントロールゲート線に前記第1のコントロールゲート線選択スイッチング素子群が接続され、残りの半数のサブコントロールゲート線には前記第2のコントロールゲート線選択スイッチング素子群が接続され、前記奇数番目のブロック領域と隣接する前記ローカルドライバ領域には、前記第1のコントロールゲート線選択スイッチング素子群を駆動する前記第1のコントロールゲート線選択ドライバが設けられ、前記偶数番目のブロック領域と隣接する前記ローカルドライバ領域には、前記第2のコントロールゲート線選択スイッチング素子群を駆動する前記第2のコントロールゲート線選択ドライバが設けられていることを特徴とする不揮発性半導体記憶装置。
【請求項10】 請求項1乃至9のいずれかにおいて、前記第1,第2の不揮発性メモリ素子の各々は、酸化膜(O)、窒化膜(N)および酸化膜(O)からなるONO膜を電荷のトラップサイトとして有し、前記とラップサイトにデータをプログラムすることを特徴とする不揮発性半導体記憶装置。
発明の詳細な説明
【0001】
【発明の属する技術分野】本発明は、1つのワードゲートと、2つのコントロールゲートにより制御される2つの不揮発性メモリ素子を備えたツインメモリセルにて構成される不揮発性半導体記憶装置に関する。
【0002】
【背景技術】不揮発性半導体装置として、チャネルとゲートとの間のゲート絶縁層が、酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜の積層体からなり、窒化シリコン膜に電荷がトラップされるMONOS(Metal-Oxide-Nitride-Oxide -Semiconductorまたは-Substrate)型が知られている。
【0003】このMONOS型不揮発性半導体記憶装置は、文献(Y.Hayashi,et al,2000 Symposium on VLSI Technology Digest of Technical Papers p.122-p.123)に開示されている。この文献には、1つのワードゲートと、2つのコントロールゲートにより制御される2つの不揮発性メモリ素子(MONOSメモリ素子またはセルともいう)を備えたツインMONOSフラッシュメモリセルが開示されている。すなわち、1つのフラッシュメモリセルが、電荷のトラップサイトを2つ有している。
【0004】このような構造を有する複数のツインMONOSフラッシュメモリセルを行方向及び列方向にそれぞれ複数配列させて、メモリセルアレイ領域が構成される。
【0005】
【発明が解決しようとする課題】このツインMONOSフラッシュメモリセルを駆動するには、2本のビット線と、1本のワード線と、2本のコントロールゲート線とを要する。ただし、多数のツインメモリセルを駆動するに際して、異なるコントロールゲートであっても同じ電位に設定する場合には、これらの線を共通接続することができる。
【0006】ここで、コントロールゲート線を多数のツインメモリセルにて共用すると、コントロールゲート線の負荷が大きくなり、高速駆動できないばかりか、消費電力も大きくなり、携帯機器等には適さなくなる。
【0007】メインコントロールゲート線とサブコントロールゲート線とに分け、選択されるブロック領域内のツインメモリセルに接続されるサブコントロールゲート線のみを、コントロールゲート線選択トランジスタを介してメインコントロールゲート線に接続すれば、上記の問題は解決できる。
【0008】ただし、特にデータリード時のようにコントロールゲート線に印加される電圧を確保するには、コントロールゲート線選択トランジスタのゲート電圧を昇圧によって高めなければならなかった。
【0009】本発明は、ツインメモリセルへのリード動作を解析することで、コントロールゲート線選択スイッチング素子への制御電圧を低電圧化した不揮発性半導体記憶装置を提供することにある。
【0010】本発明の他の目的は、ツインメモリセルからの書き込み動作を解析することで、コントロールゲート線選択スイッチング素子への制御電圧を低電圧化した不揮発性半導体記憶装置を提供することにある。
【0011】
【課題を解決するための手段】(A)本発明の第1の不揮発性半導体記憶装置は、1つのワードゲートと、第1,第2のコントロールゲートにより制御される第1,第2の不揮発性メモリ素子とを有するツインメモリセルを、相交差する第1及び第2の方向にそれぞれ複数配列してなるメモリセルアレイ領域と、前記メモリセルアレイ領域を分割した複数のブロック領域の各々に設けられ、前記ツインメモリセルの前記第1,第2の不揮発性メモリ素子に接続されて前記第1の方向に沿って延びる、複数の第1のサブコントロールゲート線および複数の第2のサブコントロールゲート線と、前記第1の方向に沿って配置された前記ブロック領域に亘って延在形成され、前記第1の方向に沿って配置された前記ブロック領域内の前記複数のサブコントロールゲート線の各々に共通接続される複数のメインコントロールゲート線と、前記複数のメインコントロールゲート線の各々と、前記複数のサブコントロールゲート線の各々との共通接続箇所に、制御電圧に基づいて接続/非接続をそれぞれ選択する複数のコントロールゲート線選択スイッチング素子と、前記複数のコントロールゲート線選択スイッチング素子に前記制御電圧を供給するコントロールゲート線選択ドライバと、を有する。
【0012】前記複数のサブコントロールゲート線の各々は、前記第2の方向で隣接する一方の前記ツインメモリセルの前記第1のコントロールゲートと、他方の前記ツインメモリセルの前記第2のコントロールゲートとにそれぞれ接続されている。
【0013】前記複数のコントロールゲート線選択スイッチング素子は、前記複数のサブコントロールゲート線のうち、前記第2の方向にて1本置きに配置された半数のサブコントロールゲート線に接続された第1のコントロールゲート線選択スイッチング素子群と、残りの半数のサブコントロールゲート線に接続された第2のコントロールゲート線選択スイッチング素子群とを有する。
【0014】前記コントロールゲート線選択ドライバは、前記第1のコントロールゲート線選択スイッチング素子群に第1の制御電圧を供給する第1のコントロールゲート線選択ドライバと、前記第2のコントロールゲート線選択スイッチング素子群に第2の制御電圧を供給する第2のコントロールゲート線選択ドライバとを有する。
【0015】前記ツインメモリセルの前記第1,第2の不揮発性メモリ素子の一方よりデータ読み出しをする時であって、オーバーライド電圧が印加されるサブコントロールゲート線に接続されたコントロールゲート線選択スイッチング素子が前記第1のコントロールゲート線選択スイッチング素子群に含まれる時に、前記第1のコントロールゲート線選択ドライバは前記第2の制御電圧より高い前記第1の制御電圧を前記第1のコントロールゲート線選択スイッチング素子群に供給する。
【0016】前記ツインメモリセルの前記第1,第2の不揮発性メモリ素子の他方よりデータ読み出しをする時であって、オーバーライド電圧が印加されるサブコントロールゲート線に接続されたコントロールゲート線選択スイッチング素子が前記第2のコントロールゲート線選択スイッチング素子群に含まれる時に、前記第2のコントロールゲート線選択ドライバは前記第1の制御電圧より高い前記第2の制御電圧を前記第2のコントロールゲート線選択スイッチング素子群に供給する。
【0017】本発明の一態様によれば、データリード時には、コントロールゲート線選択スイッチング素子によって選ばれたサブコントロールゲート線のみがメインコントロールゲート線に接続されるので、コントロールゲート線による負荷を低減して高速動作が可能となる。
【0018】また、選択セル(選択された第1または第2の不揮発性メモリ素子)からのデータリード時には、その選択セルを含むツインメモリセルにて、オーバーライド電圧が高く設定される。このため、オーバーライド電圧が印加されるサブコントロールゲート線と接続されるコントロールゲート線選択スイッチング素子の制御電圧を高くする必要がある。
【0019】一方、ツインメモリセルの読み出し電圧は、オーバーライド電圧に比べて低く設定されることができる。このため、その読み出し電圧が印加されるサブコントロールゲート線に接続されたコントロールゲート線選択トランジスタのバックゲートの影響は少ないので、その制御電圧をオーバーライド電圧が印加される側ほど高める必要はない。このように、一方のコントロールゲート線選択スイッチング素子の制御電圧を低くできるので、高電圧を生成する昇圧回路(チャージポンプ)の負荷を小さくできる。
【0020】(B)本発明の第2の不揮発性半導体記憶装置は、1つのワードゲートと、第1,第2のコントロールゲートにより制御される第1,第2の不揮発性メモリ素子とを有するツインメモリセルを、相交差する第1及び第2の方向にそれぞれ複数配列してなるメモリセルアレイ領域と、前記メモリセルアレイ領域を分割した複数のブロック領域の各々に設けられ、前記ツインメモリセルの前記第1,第2の不揮発性メモリ素子に接続されて前記第1の方向に沿って延びる、複数の第1のサブコントロールゲート線および複数の第2のサブコントロールゲート線と、前記第1の方向に沿って配置された前記ブロック領域に亘って延在形成され、前記第1の方向に沿って配置された前記ブロック領域内の前記複数のサブコントロールゲート線の各々に共通接続される複数のメインコントロールゲート線と、前記複数のメインコントロールゲート線の各々と、前記複数のサブコントロールゲート線の各々との共通接続箇所に、制御電圧に基づいて接続/非接続をそれぞれ選択する複数のコントロールゲート線選択スイッチング素子と、前記複数のコントロールゲート線選択スイッチング素子に前記制御電圧を供給するコントロールゲート線選択ドライバと、を有する。
【0021】前記複数のサブコントロールゲート線の各々は、前記第2の方向で隣接する一方の前記ツインメモリセルの前記第1のコントロールゲートと、他方の前記ツインメモリセルの前記第2のコントロールゲートとにそれぞれ接続されている。
【0022】前記複数のコントロールゲート線選択スイッチング素子は、前記複数のサブコントロールゲート線のうち、前記第2の方向にて1本置きに配置された半数のサブコントロールゲート線に接続された第1のコントロールゲート線選択スイッチング素子群と、残りの半数のサブコントロールゲート線に接続された第2のコントロールゲート線選択スイッチング素子群とを有する。
【0023】前記コントロールゲート線選択ドライバは、前記第1のコントロールゲート線選択スイッチング素子群に第1の制御電圧を供給する第1のコントロールゲート線選択ドライバと、前記第2のコントロールゲート線選択スイッチング素子群に第2の制御電圧を供給する第2のコントロールゲート線選択ドライバとを有する。
【0024】前記ツインメモリセルの前記第1,第2の不揮発性メモリ素子の一方よりデータ書き込みをする時であって、オーバーライド電圧が印加されるサブコントロールゲート線に接続されたコントロールゲート線選択スイッチング素子が前記第1のコントロールゲート線選択スイッチング素子群に含まれる時に、前記第1のコントロールゲート線選択ドライバは前記第2の制御電圧より低い前記第1の制御電圧を前記第1のコントロールゲート線選択スイッチング素子群に供給する。
【0025】前記ツインメモリセルの前記第1,第2の不揮発性メモリ素子の他方よりデータ書き込みをする時であって、オーバーライド電圧が印加されるサブコントロールゲート線に接続されたコントロールゲート線選択スイッチング素子が前記第2のコントロールゲート線選択スイッチング素子群に含まれる時に、前記第2のコントロールゲート線選択ドライバは前記第1の制御電圧より低い前記第2の制御電圧を前記第2のコントロールゲート線選択スイッチング素子群に供給する。
【0026】本発明の一態様によれば、データプログラム時には、コントロールゲート線選択スイッチング素子によって選ばれたサブコントロールゲート線のみがメインコントロールゲート線に接続されるので、コントロールゲート線による負荷を低減して高速動作が可能となる。
【0027】また、選択セル(選択された第1または第2の不揮発性メモリ素子)からのデータプログラミング時には、その選択セルを含むツインメモリセルにて、書き込み電圧が高く設定されている。このため、書き込み電圧が印加されるサブコントロールゲート線と接続されるコントロールゲート線選択スイッチング素子の制御電圧を高くする必要がある。
【0028】一方、ツインメモリセルのオーバーライド電圧は、書き込み電圧に比べて低く設定される。このため、そのオーバーライド電圧が印加されるサブコントロールゲート線に接続されたコントロールゲート線選択トランジスタのバックゲートの影響は少ないので、その制御電圧を書き込み電圧が印加される側ほど高める必要はない。このように、一方のコントロールゲート線選択スイッチング素子の制御電圧を低くできるので、高電圧を生成する昇圧回路(チャージポンプ)の負荷を小さくできる。
【0029】本発明の第1および第2の不揮発性半導体記憶装置は、次の態様をとることができる。
【0030】前記第1,第2の制御電圧を、前記第1,第2のコントロールゲート線選択ドライバに供給するコントロールゲート線選択電圧制御回路をさらに有することができる。
【0031】選択する前記第1,第2の不揮発性メモリ素子を特定するアドレス信号をプリデコードするプリデコーダをさらに有することができる。この場合、前記コントロールゲート線選択電圧制御回路は、前記プリデコーダからのプリデコード出力に従って、前記第1,第2の制御電圧の各々を、前記低電圧または前記高電圧に設定することができる。
【0032】前記第1,第2のコントロールゲート線選択ドライバは、前記第1の方向に沿って配列された複数のブロック領域の各々の各一つにそれぞれ対応して設けることができる。この場合、前記コントロールゲート線選択電圧制御回路は、前記第1の方向に沿って配列される前記複数のブロック領域の各一つに対応して設けられた前記第1,第2のコントロールゲート線選択ドライバに、それぞれ前記第1,第2の制御電圧を供給する。
【0033】前記プリデコーダからの前記プリデコード出力に基づいて、前記第2の方向に沿って配列されたブロック領域を一括して選択するグローバルデコーダがさらに設けることができる。この場合、前記第1,第2のコントロールゲート線選択ドライバは、前記グローバルデコードからのデコード出力がアクティブであるときに、前記第1,第2の制御電圧を前記第1,第2のコントロールゲート線選択スイッチング素子群に供給する。
【0034】前記第1,第2のコントロールゲート線選択ドライバは、前記複数のブロック領域の各々と前記第2の方向にて隣接するローカルドライバ領域にそれぞれ配置することができる。
【0035】この場合、前記ローカルドライバ領域は、第2の方向にて奇数番目の前記ブロック領域と偶数番目の前記ブロック領域とを前記第2の方向にて挟んだ両側にそれぞれ設けることができる。
【0036】この場合、前記奇数番目のブロック領域と前記偶数番目のブロック領域とにそれぞれ配置された複数のサブコントロールゲート線のうち、前記第2の方向にて1本置きに配置された半数サブコントロールゲート線に前記第1のコントロールゲート線選択スイッチング素子群が接続され、残りの半数のサブコントロールゲート線には前記第2のコントロールゲート線選択スイッチング素子群が接続することができる。
【0037】そして、前記奇数番目のブロック領域と隣接する前記ローカルドライバ領域には、前記第1のコントロールゲート線選択スイッチング素子群を駆動する前記第1のコントロールゲート線選択ドライバが設けられ、前記偶数番目のブロック領域と隣接する前記ローカルドライバ領域には、前記第2のコントロールゲート線選択スイッチング素子群を駆動する前記第2のコントロールゲート線選択ドライバが設けることができる。こうして、第1,第2のコントロールゲート線選択ドライバを2つのブロック領域にて共用することができる。
【0038】前記第1,第2の不揮発性メモリ素子の各々は、酸化膜(O)、窒化膜(N)および酸化膜(O)からなるONO膜を電荷のトラップサイトとして有することができるが、これに限らず他の構造を採用することができる。
【0039】
【発明の実施の形態】以下、本発明の実施の形態について、図面を参照して説明する。
【0040】(ツインメモリセル構造)図1は不揮発性半導体記憶装置の一断面を示している。図1において、1つのツインメモリセル100は、P型ウェル102上にゲート絶縁膜を介して例えばポリシリコンを含む材料から形成されるワードゲート104と、第1,第2のコントロールゲート106A,106Bと、第1,第2のメモリ素子(MONOSメモリ素子)108A,108Bとを有する。
【0041】第1,第2のコントロールゲート106A,106Bは、ワードゲート104の両側壁に形成され、ワードゲート104とはそれぞれ電気的に絶縁されている。
【0042】第1,第2のメモリ素子108A,108Bの各々は、MONOSのM(金属)に相当するポリシリコンにて形成される第1,第2のコントロールゲート106A,106Bの一つと、P型ウェル102との間に、酸化膜(O)、窒化膜(N)及び酸化膜(O)を積層することで構成される。なお、第1,第2のコントロールゲート106A,106Bは、シリサイドなどの導電材で構成することもできる。
【0043】このように、1つのツインメモリセル100は、スプリットゲート(第1,第2のコントロールゲート106A,106B)を備えた第1,第2のMONOSメモリ素子108A,108Bを有し、第1,第2のMONOSメモリ素子108A,108Bにて一つのワードゲート104を共用している。
【0044】この第1,第2のMONOSメモリ素子108A,108Bは、それぞれ電荷のトラップサイトとして機能する。第1,第2のMONOSメモリ素子108A,108Bの各々は、ONO膜109にて電荷をトラップすることが可能である。
【0045】図1に示すように、行方向(図1の第2の方向B)に間隔をおいて配列された複数のワードゲート104は、ポリサイドなどで形成される1本のワード線WLに共通接続されている。
【0046】また、図1に示すコントロールゲート106A,106Bは、列方向(図1の紙面に垂直な第1の方向A)に沿って延び、列方向に配列される複数のツインメモリセル100にて共用される。よって、符号106A,106Bをコントロールゲート線とも称する。
【0047】ここで、[i]番目のツインメモリセル100[i]のコントロールゲート線106Bと、[i+1]番目のツインメモリセル100[i+1]のコントロールゲート線106Aとには、例えばワードゲート,コントロールゲート,ワード線よりも上層の金属層で形成されるサブコントロールゲート線SCG[i+1]が接続されている。
【0048】P型ウェル102には、[i]番目のツインメモリセル100[i]のMONOSメモリ素子108Bと、[i+1]番目のツインメモリセル100[i+1]のMONOSメモリ素子108Aとに共用される[i+1]番目の不純物層110[i+1]が設けられている。
【0049】これらの不純物層110[i],[i+1],[i+2]は例えばP型ウェル内に形成されるn型不純物層で、列方向(図1の紙面に垂直な第1の方向A方向)に沿って延び、列方向に配列される複数のツインメモリセル100にて共用されるサブビット線として機能する。よって、符号110[i],[i+1],[i+2]などをサブビット線SBL[i],[i+1],[i+2]とも称する。
【0050】(不揮発性半導体記憶装置の全体構成)上述のツインメモリセル100を用いて構成される不揮発性半導体記憶装置の全体構成について、図2(A)〜図2(E)を参照して説明する。
【0051】図2(A)は1チップの不揮発性半導体記憶装置の平面レイアウト図であり、メモリセルアレイ領域200とグローバルワード線デコーダ201とを有する。メモリセルアレイ領域200は、例えば計64個の第0〜第63のセクタ領域210を有する。
【0052】64個のセクタ領域210は、図2(A)に示すようにメモリセルアレイ領域200を第2の方向(行方向)Bでそれぞれ分割したもので、各セクタ領域210は第1の方向(列方向)Aを長手方向とする縦長形状を有する。データ消去の最小単位がセクタ領域210であり、セクタ領域210内の記憶データは一括してまたは時分割で消去される。
【0053】メモリセルアレイ領域200は、例えば4K本のワード線WLと、4K本のビット線BLとを有する。ここで、本実施の形態では1本のサブビット線SBLに2つのMONOSメモリ素子108A,108Bが接続されるため、4K本のサブビット線SBLは8Kbitの記憶容量を意味する。各セクタ領域210の記憶容量はメモリ全体の記憶容量の1/64であり、(4K本のワード線WL)×(64本のビット線BL)×2で定義される記憶容量を有する。
【0054】図2(B)は、図2(A)に示す不揮発性半導体記憶装置の隣り合う2つの第0及び第1のセクタ領域210の詳細を示している。図2(B)に示すように、2つのセクタ210の両側に、ローカルドライバ領域(ローカルコントロールゲートドライバ、ローカルコントロールゲート線選択ドライバ及びローカルワード線ドライバを含む)220A,220Bが配置されている。また、2つのセクタ210と2つのローカルドライバ領域220A,220Bの例えば上辺には、セクタ制御回路222が配置されている。
【0055】各セクタ領域210は第2の方向にて分割され、16ビットのデータをリード・ライト可能にI/O0〜I/O15用の16個のメモリブロック(入出力ビットに対応したメモリブロック)214を有している。各メモリブロック214は、図2(B)に示すように、4K(4096)本のワード線WLを有する。
【0056】図2(C)に示すように、図2(B)に示す一つのセクタ領域210は、第1の方向Aにて8個のラージブロック212に分割されている。この各ラージブロック212は、図2(D)に示すように、第1の方向Aにて8個のスモールブロック215に分割されている。
【0057】各スモールブロック215は、図2(E)に示すように、64本のワード線WLを有する。そして、各スモールブロック215は、行方向に沿って配列された16個のスモールメモリブロック216により構成されている。
【0058】(セクタ領域の詳細)図3は、図2(A)に示すセクタ領域0の詳細を示している。図3に示すスモールメモリブロック216は、図4に示すように、ツインメモリセル100を列方向に例えば64個、行方向に例えば4個配列したものである。一つのスモールメモリブロック216には、例えば4本のサブコントロールゲート線SCG0〜SCG3と、データの入出力線である4本のサブビット線SBL0〜SBL3と、64本のワード線WLとが接続されている。
【0059】ここで、偶数のサブコントロールゲート線SCG0,SCG2には、偶数列(第0列または第2列)の複数のツインメモリセルの各々の第2のコントロールゲート106Bと奇数列(第1列または第3列)の複数のツインメモリセルの各々の第1のコントロールゲート106Aとが共通接続されている。同様に、奇数のサブコントロールゲート線SCG1,SCG3には、奇数列(第1列または第3列)の複数のツインメモリセルの各々の第2のコントロールゲート106Bと偶数列(第2列または第4列)の複数のツインメモリセルの各々の第1のコントロールゲート106Aとが共通接続されている。
【0060】図3に示すように、一つのセクタ領域210内にはスモールメモリブロック216が列方向に64個配列される。16ビットの入出力を行うために、16個のI/O0〜I/O15に対応した16個のスモールメモリブロック216が行方向に配列されている。
【0061】行方向に配列された16個のスモールメモリブロック216の16本のサブコントロールゲート線SCG0が、行方向にメインコントロールゲート線MCG0に共通接続されている。同様に、16本のサブコントロールゲート線SCG1はメインコントロールゲート線MCG1に、16本のサブコントロールゲート線SCG2はメインコントロールゲート線MCG2に、16本のサブコントロールゲート線SCG3はメインコントロールゲート線MCG3にそれぞれ共通接続されている。
【0062】このセクタ領域0内の各スモールブロック215には、コントロールゲート駆動部であるCGドライバ300−0〜300−63の一つがそれぞれ設けられている。この各CGドライバ300−0〜300−63には、行方向に延びる上述の4本のメインコントロールゲート線MCG0〜MCG3が接続されている。
【0063】図5は、相隣り合うセクタ領域0とセクタ領域1にそれぞれ属する2つのスモールブロック215の関係を示している。セクタ領域0とセクタ領域1とでは64本のワード線WL0〜WL63が共用されるが、メインコントロールゲート線MCG0〜MCG3及びメインビット線MBLはそれぞれ独立して設けられている。特に図5では、セクタ領域0内のスモールブロック215に対応するローカルCGドライバCGDRV0〜3と、セクタ領域1内のスモールブロック215に対応するローカルCGドライバCGDRV0〜3とが示されている。ローカルCGドライバCGDRV0〜3の4つで、図3におけるCGドライバ300を構成している。CGドライバ300はスモールブロック215毎に独立して設けられている。
【0064】スモールブロック215毎に配置された各サブコントロールゲート線SCGは、対応するメインコントロールゲート線MCGの各一つに共通接続されている。メインコントロールゲート線MCGから各サブコントロールゲート線SCGに至る各経路途中には、コントロールゲート線選択スイッチング素子であるコントロールゲート線選択ゲート217A,217Bが配置されている。なお、例えば偶数本目のサブコントロールゲート線SCGには上述のコントロールゲート線選択ゲート217Aがそれぞれ接続されるのに対し、奇数本目のサブコントロールゲート線SCGにはコントロールゲート線選択ゲート217Bが接続されている。ここで、図5において、サブコントロールゲート線SCGの本数の数え方は、セクタ0においては左側から数えていくものとし、セクタ1においては右側から数えていくものとする。
【0065】スモールメモリブロック216に配置された4本のサブビット線SBL(不純物層)は、各々、金属配線であるメインビット線MBLに接続されている。このメインビット線MBLは、列方向(第1の方向A)に配列されたスモールメモリブロック216間で共有されている。
【0066】隣り合う2つの第0,第1のセクタ領域210内の2つのスモールブロック215及びその両側のローカルドライバ領域220A,220Bの詳細を図6に示す。図6においても、サブコントロールゲート線SCGの本数の数え方は、セクタ0においては左側から数えていくものとし、セクタ1においては右側から数えていくものとする。
【0067】図6に示すように、左側のローカルドライバ領域220Aには、図5に示す4つのローカルコントロールゲート線ドライバCGDRV0〜CGDRV3が配置されている。同様に、右側のローカルドライバ領域220Bには、図5に示す4つのローカルコントロールゲート線ドライバCGDRV0〜CGDRV3が配置されている。
【0068】また、左側のローカルドライバ領域220Aには、セクタ0,1内の偶数番目のワード線WL0,2,…62を駆動するローカルワード線ドライバWLDRV0,…WLDRV62が配置されている。右側のローカルドライバ領域220Bには、セクタ0,1内の奇数番目のワード線WL1,3,…63を駆動するローカルワード線ドライバWLDRV1,…WLDRV63が配置されている。
【0069】さらに、図5及び図6に示すように、右側のローカルドライバ領域220Bには、セクタ0,1の例えば偶数番目のサブコントロールゲート線SCGに接続されたコントロールゲート線選択ゲート217Aを駆動するローカルコントロールゲート線ドライバCSDRV1が配置されている。左側のローカルドライバ領域220Aには、セクタ0,1の例えば奇数番目のサブコントロールゲート線SCGに接続されたコントロールゲート線選択ゲート217Bを駆動するローカルコントロールゲート線ドライバCSDRV0が配置されている。
【0070】(セクタ0,1の駆動回路)次に、図7を参照してセクタ0,1内の各スモールブロック215内のツインメモリセルを駆動する回路について説明する。
【0071】まず、セクタ0〜63に共用される構成として、プリデコーダ400と、64個のグローバルデコーダ402−0〜402−63と、Yデコーダ404とが設けられている。
【0072】プリデコーダ400は、選択対象の不揮発性メモリ素子(選択セル)を特定するアドレス信号A[20−0]をデコードするものである。このアドレス信号A[20−0]の意味付けを下記の表1に示す。
【0073】
【表1】

【0074】表1に示すように、上位のアドレス信号A[20−15]で64セクタの中の一つのセクタが選択され、中位のアドレス信号A[14−12]で図4に示す一つのスモールメモリブロック216内の4セル(8ビット)の中の1ビットが選択され、下位のアドレス信号A[11−0]で一つのセクタ内の4096本の中の1本のワード線WLが選択される。また、アドレス信号A[11−9]で一つのセクタ内に存在する8つのラージブロック212の中の一つが選択され、アドレス信号A[8−6]で一つのラージブロック212内に存在する8つのスモールブロック215の中の一つが選択され、アドレス信号A[5−0]で一つのスモールブロック215内に存在する64本のワード線WLの中の1本が選択される。
【0075】64個のグローバルデコーダ402−0〜402−63は、下位のアドレス信号A[11−0]をプリデコーダ400にてプリデコードした結果に基づいて、64本のグローバルワード線GWL[0]〜GWL[63]をアクティブとする。なお、データリード時とデータプログラム時では1本のグローバルワード線GWLのみがアクティブ(Vdd)とされる。データイレース時で、一つのセクタ内を一括して消去する際には64本のグローバルワード線GWLが全てアクティブ(Vdd)とされることにより、一つのセクタ内のすべてのワード線が選択されて、消去用のワード線電圧が供給される。また、一つのセクタ内のすべてのコントロールゲート線が選択されて、消去用のコントロールゲート電圧が供給される。
【0076】Yデコーダ404は、Yパス選択ドライバ410を介してYパス回路412を駆動して、スモールブロック215内の選択されたビット線を、後段のセンスアンプまたはビット線ドライバに接続するものである。
【0077】図5及び図6にて既に説明した通り、図7の各スモールブロック215の左右には、ローカルドライバ領域220A,220Bが設けられている。
【0078】セクタ0,1内の例えば第1行目のスモールブロック215−0を例に挙げれば、その左側のローカルドライバ領域220Aには、セクタ0内の第1行目のスモールブロック215−0の4本のメインコントロールゲート線MCGを駆動するコントロールゲート線ドライバCGDRV、すなわちローカルCGドライバCGDRV0〜3と、セクタ0,1内の偶数本目の32本のワード線WLを駆動するローカルワード線ドライバWLDRV[31−0]と、セクタ0,1内の奇数本目のサブコントロールゲート線SCG1,3,…63に接続されたコントロールゲート線選択トランジスタ217Bを駆動するローカルコントロールゲート線選択ドライバCSDRV[0]が配置されている。右側のローカルドライバ領域220Bには、セクタ1内の第1行目のスモールブロック215−0の4本のメインコントロールゲート線MCGを駆動するコントロールゲート線ドライバCGDRV、すなわちローカルCGドライバCGDRV0〜3と、セクタ0,1内の奇数本目の32本のワード線WLを駆動するローカルワード線ドライバWLDRV[63−32]と、セクタ0,1内の偶数本目のサブコントロールゲート線SCG0,2,…,62に接続されたコントロールゲート線選択トランジスタ217Aを駆動するローカルコントロールゲート線選択ドライバCSDRV[1]が配置されている。
【0079】次に、セクタ0,1の例えば上辺に配置されたセクタ制御回路222の詳細について、図7を参照して説明する。
【0080】セクタ0,1にそれぞれ対応して設けられた2つのコントロールゲート電圧制御回路EOCTLは、プリデコーダ400からのプリデコード出力に基づき、VP1及びVP2のいずれかの電位に設定される2種類のコントロールゲート用高電圧VPCG[1:0]を出力する。すなわち、一方のコントロールゲート用高電圧VPCG[0]がVP1であれば、他方のコントロールゲート用高電圧VPCG[1]はVP2となる。
【0081】ここで、電圧VP1,VP2は図示しない昇圧回路(チャージポンプ)にて生成され、動作モードによって異なる昇圧電圧に設定されている。例えば、データリード時であればVP1=1.5V,VP2=3Vとなる。一方、データプログラム時であればVP1=5.5V,VP2=2.5Vとなる。
【0082】図8に、コントロールゲート電圧制御回路EOCTLのうち、コントロールゲート用高電圧VPCG[0]を出力する回路の一例を示す。図8において、プリデコード出力がHIGHであれば、P型MOSトランジスタ420がオフ、P型MOSトランジスタ422がオンして、コントロールゲート用高電圧VPCG[0]としてVP2が出力される。逆に、プリデコード出力がLOWであれば、P型MOSトランジスタ420がオン、P型MOSトランジスタ422がオフして、コントロールゲート用高電圧VPCG[0]としてVP1が出力される。
【0083】セクタ0,1にそれぞれ対応して設けられた2つのプリコントロールゲート線ドライバPCGDRVは、プリデコーダ400からのプリデコード出力に基づき、セクタ0,1内の各スモールブロック215に対応して設けられた4つのローカルCGドライバCGDRV0〜3のいずれかをアクティブとするドライバ選択信号PCG[3:0]を出力する。
【0084】ここで、セクタ0内のスモールブロック0〜63に対応して設けられたローカルコントロールゲート線ドライバCGDRV[3:0]〜CGDRV[255:252]を図9に示す。
【0085】図9において、コントロールゲート用高電圧VPCG[0]は、ローカルコントロールゲート線ドライバCGDRV0,2に入力され、コントロールゲート用高電圧VPCG[1]は、ローカルコントロールゲート線ドライバCGDRV1,3に入力される。
【0086】また、ドライバ選択信号PCG[3:0]の各々は、対応するローカルコントロールゲート線ドライバCGDRV0−3の一つにそれぞれ入力される。
【0087】ローカルコントロールゲート線ドライバCGDRV0を例に挙げれば、グローバルワード線信号GWL[0]がHIGHであって、ドライバ選択信号PCG[0]がHIGHである場合に限り、ローカルコントロールゲート線ドライバCGDRV0より、VP1またはVP2のコントロールゲート用高電圧VPCG[0]が出力される。他の場合には、ローカルコントロールゲート線ドライバCGDRV0の出力は0Vとなる。この動作は、他のコントロールゲート線ドライバでも同様である。
【0088】セクタ0,1にそれぞれ対応して設けられた2つのプリコントロールゲート用負電圧供給回路VNCGは、プリデコーダ400からのプリデコード出力に基づき、データイレース時にコントロールゲートに印加される負電圧VNCG(例えば−3V)を、セクタ0,1内の各スモールブロック215に対応して設けられた4つのローカルコントロールゲート線ドライバCGDRV0〜3に供給する。
【0089】図9ではデータイレース時に負電圧VNCGを供給する回路は省略されているが、データイレース時にはセクタ内の全てのスモールブロック215内のコントロールゲートに負電圧VNCGを供給して、セクタ毎に一括消去が可能である。
【0090】セクタ0,1に共通して設けられた2セクタ制御回路SEC2CTLは、セクタ0,1内の各スモールブロック215に対応して設けられたワード線ドライバWLDRVを選択する信号XA[7:0],XB[3:0],XB[7:4]を出力し、さらにローカルコントロールゲート線選択ドライバCSDRVを駆動する電圧VPCS[1:0]を出力するものである。
【0091】ここで、ワード線ドライバを選択する信号XA[7:0]とは、アドレス信号A[2:0]に対応し、8ビットの信号により、ワード線が共有されるセクタ0,1の各々一つのスモールブロック215の中の一つのワード線ドライバWLDRVを選択するものである。一方、選択信号XB[7:0]とは、アドレス信号A[5:3]に対応している。そして、4ビットの選択信号XB[3:0]により、一つのスモールブロック215に対応する64個のワード線ドライバWLDRV[63−0]の中から、偶数番目のワード線WLに接続されたワード線ドライバWLDRVを8個ずつ選択される。他の4ビットの選択信号XB[7:4]により、一つのスモールブロック215に対応する64個のワード線ドライバWLDRV[63−0]の中から、奇数番目のワード線WLに接続されたワード線ドライバWLDRVが8個ずつ選択される。
【0092】図10のワード線ドライバWLRV[0]を例に挙げれば、GWL[0],XA[0]及びXB[0]の全てがアクティブとなったときに、ワード線WL[0]に電位VPWLを供給し、それ以外の時には接地電位を供給する。電位VPWLとしては、書き込み時には書き込み電位となり、読み出し時には読み出し電位となる。
【0093】次に、2セクタ制御回路SEC2CTLから出力されるローカルコントロールゲート線選択用高電圧VPCS[1:0]について説明する。
【0094】この2セクタ制御回路SEC2CTLは、図11に示すように、図8に示すコントロールゲート電圧制御回路EOCTLと同様な構成を有するコントロールゲート線選択電圧制御回路430を有している。
【0095】図11は、ローカルコントロールゲート線選択用高電圧VPCS[0]を出力するコントロールゲート線選択電圧制御回路430の一例を示す。図11において、プリデコード出力がHIGHであれば、P型MOSトランジスタ432がオフ、P型MOSトランジスタ434がオンして、ローカルコントロールゲート線選択用高電圧VPCS[0]としてVPS2が出力される。逆に、プリデコード出力がLOWであれば、P型MOSトランジスタ432がオン、P型MOSトランジスタ434がオフして、ローカルコントロールゲート線選択用高電圧VPCS[0]としてVPS1が出力される。
【0096】なお、これらの電圧VPS1,VPS2も上述した昇圧回路にて、各モードに対応して生成されている。すなわち、データリード時には例えばVPS1=3V,VPS2=5Vであり、データプログラム時には例えばVPS1=9V,VPS2=5Vであり、データイレース時には例えばVPS1,VPS2=1Vである。
【0097】ここで、セクタ0内のスモールブロック0に対応して設けられたローカルコントロールゲート線選択ドライバCSDRV[0]を図12に示す。
【0098】図12において、ローカルコントロールゲート線選択用高電圧VPCS[0]とグローバルワード線信号GWL[0]とが、ローカルコントロールゲート線選択ドライバCSDRV[0]に入力される。グローバルワード線信号GWL[0]がHIGHであれば、ローカルコントロールゲート線選択ドライバCSDRV[0]より、VPS1またはVPS2のローカルコントロールゲート線選択用高電圧VPCS[0]が出力される。他の場合には、ローカルコントロールゲート線選択ドライバCSDRV[0]の出力は0Vとなる。この動作は、他のローカルコントロールゲート線選択ドライバでも同様である。
【0099】(動作説明)ここで、本実施形態の不揮発性半導体記憶装置でのデータ読み出し、データプログラム及びデータ消去動作について説明する。
【0100】以下の説明において、選択ブロック(Selected Block)、非選択の対向ブロック(Opposite Block)及び非選択ブロック(Unselected Block)なる用語を用いる。これらはスモールブロック215の呼び名の種類である。選択ブロックとは、図13に示すように、例えば一対のセクタ0,1を例に挙げれば、例えばセクタ0内にて選択された一つのスモールブロック215を意味する。非選択の対向ブロックとは、セクタ0と隣接するセクタ1内のスモールブロック215であって、選択ブロックと隣接するスモールブロック215を意味する。非選択ブロックとは、セクタ0,1内の選択ブロック及び対向ブロック以外の全てのスモールブロック215を意味する(セクタ2〜63も含む)。
【0101】また、リード時またはプログラム時の選択ブロック内には、選択されたツインメモリセル(Selected Twin Memory Cell:選択されたツインメモリセル100)と非選択セル(Unselected Twin Memory Cell:選択されなかったツインメモリセル100)とがある。さらに、選択されたツインメモリセルには、選択セル(Selected Cell)のメモリ素子108Aまたは108Bと、対向セル(Opposite Cell)のメモリ素子108Bまたは108Aとがある。
【0102】以上のような定義の下で、リード時、プログラム時及び消去(イレーズ)時のコントロールゲート線CG、ビット線BL及びワード線WLの各電位を、下記の表2及び表3に示す。
【0103】
【表2】

【0104】
【表3】

【0105】以下、表2及び表3に基づいて、各モードの動作について説明する。
【0106】(メモリセルからのデータ読み出し)一つのツインメモリセル100は、図14に示すように、ワードゲート104により駆動されるトランジスタT2と、第1,第2のコントロールゲート106A,106Bによりそれぞれ駆動されるトランジスタT1,T3とを直列に接続したものと模式化することができる。
【0107】ツインメモリセル100の動作を説明するに際して、図15に示すように、例えばセクタ0中のある選択ブロック(選択されたスモールブロック215)内にて隣接する4つのツインメモリセル100[i−1],[i],[i+1],[i+2]の各所の電位の設定についてまず説明する。図15は、ワード線WL1に接続されたツインメモリセル100[i]のワードゲート104の右側のMONOSメモリ素子108B(選択セル)からのデータをリバースリードモードで読み出す場合について説明する図であり、図16はその時の選択ブロックでの電圧設定を示している。
【0108】ここで、リバースリードとは、ツインメモリセル100[i]の右側の選択セル108Bに接続されたビット線BL[i+1]をソースとし、ツインメモリセル100[i]の対向セル108Aに接続されたビット線BL[i]をドレインとして、ビット線BL[i]に流れる電流をセンシングしてデータリードを行うものである。
【0109】なお、本発明はフォワードリードにも適用することができる。フォワードリードの場合には、ツインメモリセル100[i]の右側の選択セル108Bに接続されたビット線BL[i+1]をドレインとし、ツインメモリセル100[i]の対向セル108Aに接続されたビット線BL[i]をソースとして、ビット線BL[i+1]に流れる電流をセンシングしてデータリードが行われる。
【0110】この場合、ツインメモリセル100[i]と同じ行にあるワードゲートWL1に読み出し用ワード線選択電圧としてVdd(例えば1.5V)を印加して、その行の各トランジスタT2をオンさせる。また、ツインメモリセル100[i]の左側(対向セル)のコントロールゲート106Aに、サブコントロールゲート線SCG[i]を介してオーバライド電圧(図8のVP2=例えば3V)を印加して、MONOSメモリ素子108Aに相当するトランジスタT1をオンさせる。ツインメモリセル100[i]の右側のコントロールゲート106Bの電圧VCGとして、読み出し電圧Vread(図8のVP1=例えば1.5V)を印加する。
【0111】このとき、ワードゲート104の右側のMONOSメモリ素子108B(選択セル)に電荷が蓄積されていたか否かで、MONOSメモリ素子108Bに相当するトランジスタT3の動作は以下のように分かれる。
【0112】図17は、ツインメモリセル100[i]の右側(選択セル側)のコントロールゲート106Bへの印加電圧と、それによって制御されるMONOSメモリ素子108B(選択セル)に相当するトランジスタT3のソース−ドレイン間に流れる電流Idsとの関係を示している。
【0113】図17に示すように、MONOSメモリ素子108B(選択セル)に電荷が蓄積されていない場合には、コントロールゲート電圧VCGが低いしきい値電圧Vlowを超えると電流Idsが流れ始める。これに対して、MONOSメモリ素子108B(選択セル)に電荷が蓄積されている場合には、選択サイドのコントロールゲート電位VCGが高いしきい値電圧Vhighを超えない限り電流Idsが流れ始めない。
【0114】ここで、データ読み出し時に選択サイドのコントロールゲート106Bに印加される電圧Vreadは、2つのしきい値電圧Vlow,Vhighのほぼ中間電圧に設定されている。
【0115】従って、MONOSメモリ素子108B(選択セル)に電荷が蓄積されていない場合には電流Idsが流れ、MONOSメモリ素子108B(選択セル)に電荷が蓄積されている場合には電流Idsが流れないことになる。
【0116】ここで、図16に示すように、データ読み出し時には対向セルに接続されたビット線BL[i](不純物層110[i])をセンスアンプに接続し、他のビット線BL[i−1],[i+1],[i+2]の電位VD[i−1],[i+1],[i+2]を0Vにそれぞれ設定しておく。こうすると、MONOSメモリ素子108B(選択セル)に電荷が蓄積されていない場合には電流Idsが流れるため、オン状態のトランジスタT1,T2を介して、対向サイドのビット線BL[i]に例えば25μA以上の電流が流れる。これに対し、MONOSメモリ素子108B(選択セル)に電荷が蓄積されている場合には電流Idsが流れないため、トランジスタT1,T2がオン状態であっても、対向セルに接続されたビット線BL[i]に流れる電流は例えば10nA未満となる。よって、対向サイドのビット線BL[i]に流れる電流をセンスアンプにて検出することで、ツインメモリセル100[i]のMONOSメモリ素子108B(選択セル)からのデータ読み出しが可能となる。
【0117】なお本実施の形態では、図16に示すように、コントロールゲート線CG[i−1],[i+1]にはコントロールゲート線選択トランジスタ217Aが、コントロールゲート線CG[i],[i+2]にはコントロールゲート線選択トランジスタ(n型MOSトランジスタ)217Bが接続されている。
【0118】コントロールゲート線選択トランジスタ217Bのゲート電圧CS1は、図11に示す回路により例えば5V(=VPS1)の高電圧に設定している。これは、コントロールゲート線CG[i]には、例えば3Vの高電圧のオーバーライド電圧が印加され、その電圧によるバックゲートの影響を考慮したものである。
【0119】一方、コントロールゲート線選択トランジスタ217Aのゲート電圧CS0は、図11に示す回路により例えば3V(=VPS2)に設定している。つまり、コントロールゲート線選択トランジスタ217Aのゲート電圧CS0は、コントロールゲート線選択トランジスタ217Bのゲート電圧CS1より低く設定されている。これは、読み出し電圧がオーバーライド電圧に比べて低いため、コントロールゲート線選択トランジスタ217Aのバックゲートの影響が少ないためである。このため、このゲートには、5Vを供給しなくてもよいので、5Vの電圧を生成する図示しない昇圧回路(チャージポンプ)の負荷を少なくすることができる。
【0120】なお、図16において、選択セルをツインメモリセル100[i]の左側の不揮発性メモリ素子108Aとしたときには、リバースリードではビット線BL[i]がソースとなり、対向セル108Bに接続されるビット線BL[i+1]がセンスアンプに接続されるドレインとなる。よって、この場合には、コントロールゲート線選択トランジスタ217Aのゲート電圧CS0を5Vとし、コントロールゲート線選択トランジスタ217Bのゲート電圧CS1を3Vに設定すればよい。
【0121】なお、選択ブロック内の非選択セルについては、表2の通りの電圧設定となる。
【0122】次に、セクタ0内の選択ブロックと対向するセクタ1内の対向ブロック(スモールブロック215)では、上述の表3の通りの電圧設定となり、その様子を図18に示す。図18において、各ワード線WLの電圧、コントロールゲート線選択トランジスタのゲート電圧は、セクタ0,1で共用されるため、図16に示す選択ブロック内と同じ設定となる。ビット線は全て0Vに設定される。
【0123】選択ブロック及び対向ブロック以外であって、セクタ0〜63に存在する非選択ブロック(スモールブロック215)では、上述の表3の通りの電圧設定となり、その様子を図19に示す。
【0124】この非選択ブロックでは、ビット線選択トランジスタ217A,217Bのゲート電圧、ワード線WL、コントロールゲート線CGのいずれもが0Vに設定される。コントロールゲート線選択トランジスタ217A,217Bがオフしているので、コントロールゲート線CGはフローティング状態となる。
【0125】(メモリセルのプログラミング)図20は、ワード線WL1に接続されたツインメモリセル100[i]のワードゲード104の右側のMONOSメモリ素子108B(選択セル)のデータプログラミングについて説明する図であり、図21は選択ブロック内の電圧設定の様子を示している。このデータプログラミング動作の前には、後述するデータ消去動作が実施されている。
【0126】図20では、図15と同じく、サブコントロールゲート線SCG[i]の電位はオーバライド電位(図8のVP1=例えば2.5V)とされ、サブコントロールゲート線SCG[i−1],[i+2]の電位は0Vとされている。ここで、オーバライド電位とは、ツインメモリセル100[i]の左側のMONOSメモリ素子108A(選択セルとは反対側の対向セル)のプログラムの有無に拘わらず、MONOSメモリ素子108Aに相当するトランジスタT1をオンさせてプログラム電流を流すために必要な電位である。また、図21の各ワードゲート104の電位は、ワード線WL1により、電源電圧Vddより低い例えば1.0V程度のプログラム用ワード線選択電圧に設定される。また、ツインメモリセル100[i+1]の右側のコントロールゲート108B(選択セル)の電位は、サブコントロールゲート線SCG[i+1]を介して、プログラム用コントロールゲート電圧である図4に示す書き込み電圧Vwrite(図8のVP2=例えば5.5V)に設定される。
【0127】次に、ビット線BLの電圧設定について、図22を参照して説明する。図22は、メインビット線MBLに接続されるYパス回路412の内部を概略的に示している。
【0128】このYパス回路412内には、メインビット線MBLをセンスアンプまたはビット線ドライバに接続するための第1のトランジスタ501と、それ以外の経路に接続するための第2のトランジスタ502とが設けられる。第1,第2のトランジスタ501,502のゲートには相反する信号YS0,/YSOが入力される。
【0129】第2のトランジスタ502のソースには、スイッチ503を介して電源電圧Vdd(1.8V)と、例えば5μAの定電流を流す定電流源504が設けられている。
【0130】プログラム時には、図20及び図21のビット線BL[i+1]の電圧VD[i+1]は、図22の第1のトランジスタ501を介してビット線ドライバに接続されて、プログラム用ビット線電圧である例えば5Vに設定される。
【0131】また、ビット線BL[i+2]は、図22の第2のトランジスタ502及びスイッチ503を介してVddに設定される。
【0132】ビット線BL[i−1],[i]は共に、図22の第2のトランジスタ502及びスイッチ503を介して定電流源504に接続される。ただし、ビット線BL[i−1]に接続されたMONOSセルは、そのコントロールゲート線CG[i−1]が0Vのためオフしており、電流が流れないため定電流源504を介して0Vに設定される。
【0133】こうすると、ツインメモリセル100[i]のトランジスタT1,T2がそれぞれオンして、ビット線BL[i]に向けて電流Idsが流れる一方で、MONOSメモリ素子108BのONO膜109にはチャンネルホットエレクトロン(CHE)がトラップされる。こうして、MONOSメモリ素子108Bのプログラミング動作が実施されて、データの「0」または「1」が書き込まれる。
【0134】ここで、プログラム用ワード線選択電圧を約1Vでなく0.77V程度に設定し、ビット線BL[i]を0Vとする方法もある。本実施の形態では、プログラム用ワード線選択電圧を約1Vと上げてソース・ドレイン間電流を増やしながらも、プログラム時にビット線BL[i]に流れ込む電流を、定電流源504にて制限しているので、ビット線BL[i]の電圧を最適に(0〜1Vの範囲で本実施形態では0.7V程度)に設定でき、プログラム動作を最適に実施できるようにしている。
【0135】上述の動作上、非選択のツインメモリセル100[i+1]の右側の不揮発性メモリ素子108Aのコントロールゲートにも5.5Vが印加される。このとき、ツインメモリセル100[i+1]の右側のコントロールゲートCG[i+2]を0Vとしているので、本来ツインメモリセル100[i+1]のソース・ドレイン間(ビット線間)には電流が流れない。しかし、ビット線BL[i+1]には5Vが印加されるので、ツインメモリセル100[i+1]のソース・ドレイン間(ビット線間)に高電界がかかると、パンチスルー電流が流れて、ライトディスターブが生じてしまう。そこで、ビット線BL[i+2]の電圧を0Vでなく、例えばVddとし、ソース・ドレイン間の電位差を小さくして、ライトディスターブを防止している。また、ビット線BL[i+2]の電圧を0Vを超える電圧、好ましくはプログラム時のワード線選択電圧と同等以上とすることで、メモリセル[i+1]のトランジスタT2をオンしにくくなるため、それによってもディスターブを防止することができる。
【0136】コントロールゲート線選択トランジスタ217Aのゲート電圧CS0は、図11に示す回路により例えば9V(=VPS1)の高電圧に設定している。これは、コントロールゲート線CG[i+1]には、例えば5.5Vの高電圧の書き込み電圧が印加され、その電圧によるバックゲートの影響を考慮したものである。
【0137】一方、コントロールゲート線選択トランジスタ217Bのゲート電圧CS1は、図11に示す回路により例えば5V(=VPS2)に設定している。つまり、コントロールゲート線選択トランジスタ217Bのゲート電圧CS1は、コントロールゲート線選択トランジスタ217Aのゲート電圧CS0より低く設定されている。これは、オーバーライド電圧が書き込み電圧に比べて低いため、コントロールゲート線選択トランジスタ217Bのバックゲートの影響が少ないためである。このため、昇圧回路(チャージポンプ)の負荷を少なくすることができる。なお、コントロールゲート線選択トランジスタ217A,217Bのゲート電圧は、Vdd+Vthより高ければよい。
【0138】なお、選択ブロック内の非選択セルについては、表2の通りの電圧設定となる。
【0139】次に、セクタ0内の選択ブロックと対向するセクタ1内の対向ブロック(スモールブロック215)では、上述の表3の通りの電圧設定となり、その様子を図23に示す。図23において、各ワード線WLの電圧、コントロールゲート線選択トランジスタのゲート電圧は、セクタ0,1で共用されるため、図20に示す選択ブロック内と同じ設定となる。ビット線は全て0Vに設定される。
【0140】選択ブロック及び対向ブロック以外であって、セクタ0〜63に存在する非選択ブロック(スモールブロック215)では、上述の表3の通りの電圧設定となり、その様子を図24に示す。
【0141】この非選択ブロックでは、コントロールゲート線選択トランジスタ217A,217Bのゲート電圧、ワード線WL、コントロールゲート線CGのいずれもが0Vに設定される。コントロールゲート線選択トランジスタ217A,217Bがオフしているので、コントロールゲート線CGはフローティング状態となる。
【0142】ツインメモリセル100[i]の左側のMONOSメモリ素子108Aをプログラムするには、ツインメモリセル100[i−1],[i],[i+1]の各所の電位を、図25に示すように設定すればよい。
【0143】(メモリセルのデータ消去)図26は、セクタ0内の全メモリセルを一括してデータ消去するための概略説明図であり、図27にそのセクタ0の一部のメモリセルに対する設定電圧の様子が図示されている。
【0144】図26では、各ワードゲート104の電位は、ワード線WLによって0Vに設定される。サブコントロールゲート線SCG[i−1],[i],[i+1],[i+2]によって、コントロールゲート106A,106Bの電位は例えば−1〜−3V程度の消去用コントロールゲート線電圧VNCGに設定される。さらに、ビット線BL[i−1],[i],[i+1],[i+2]の各電位は、ビット線ドライバにより例えば4.5〜5Vの消去用ビット線電圧に設定される。なお、コントロールゲート線選択トランジスタ217A,217Bのゲート電圧CS0,CS1は、例えば1Vに設定される。
【0145】こうすると、各MONOSメモリ素子108A,108BのONO膜109にトラップされていた電子は、コントロールゲートに印加された消去用コントロールゲート電圧と、ビット線に印加された消去用ビット線電圧とで形成される電界により、トンネル効果により抜かれて消去される。これにより、複数のツインメモリセルにて同時にデータ消去が可能となる。なお、消去動作としては、上述のものとは異なり、ビットとなる不純物層の表面のバンド−バンドトンネリングによりホットホールを形成し、蓄えられていたエレクトロンを消去するものであっても良い。
【0146】また、セクタ内を一括してデータ消去するものに限らず、時分割でデータ消去しても良い。
【0147】次に、セクタ0内の選択ブロックと対向するセクタ1内の対向ブロック(スモールブロック215)では、上述の表3の通りの電圧設定となり、その様子を図28に示す。図28において、各ワード線WLの電圧、コントロールゲート線選択トランジスタのゲート電圧は、セクタ0,1で共用されるため、図24に示す選択ブロック内と同じ設定となる。ビット線は全て0Vに設定される。この対向ブロック内の各セルでは、コントロールゲート線CGとビット線BLとが共に0Vであるので、ディスターブが生ずることはない。
【0148】選択ブロック及び対向ブロック以外であって、セクタ0〜63に存在する非選択ブロック(スモールブロック215)では、上述の表3の通りの電圧設定となり、その様子を図29に示す。
【0149】この非選択ブロックでは、コントロールゲート線選択トランジスタ217A,217Bのゲート電圧、ワード線WL、コントロールゲート線CGのいずれもが0Vに設定される。コントロールゲート線選択トランジスタ217A,217Bがオフしているので、コントロールゲート線CGはフローティング状態となる。なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【0150】例えば、不揮発性メモリ素子108A,108Bの構造については、MONOS構造に限定されるものではない。1つのワードゲート104と第1,第2のコントロールゲート106A,106Bにより、2箇所にて独立して電荷をトラップできる他の種々のツインメモリセルを用いた不揮発性半導体記憶装置に、本発明を適用することができる。
【0151】また、上述の実施形態では、セクタ領域の分割数、ラージブロック、スモールブロックの分割数及びスモールメモリブロック内のメモリセル数については一例であり、他の種々の変形実施が可能である。ちなみに、ラージブロックの分割数を8としたのはメタル配線ピッチの制約から決められた。もしメタル配線ピッチを狭く出来れば、分割数をさらに増やすことができる。例えば16分割にすれば、1本のコントロールゲート線の負荷容量(ゲート容量)はさらに減るので、より高速駆動が可能となる。ただし、16分割とするとメインコントロールゲート線の数が増えるので、ライン&スペースを狭くするか、面積を増大させるしかない。また、コントロールゲートドライバの数も増えるので、その分面積が増大する。




 

 


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