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発明の名称 充電回路およびそれを用いた半導体記憶装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2003−16784(P2003−16784A)
公開日 平成15年1月17日(2003.1.17)
出願番号 特願2001−195518(P2001−195518)
出願日 平成13年6月27日(2001.6.27)
代理人 【識別番号】100078282
【弁理士】
【氏名又は名称】山本 秀策
【テーマコード(参考)】
5B015
5B025
5M024
【Fターム(参考)】
5B015 HH01 HH03 JJ11 JJ21 KB03 KB04 KB74 
5B025 AD11 AD15 AE05 AE08
5M024 AA40 AA41 BB13 BB35 BB36 CC62 CC65 FF20 PP01 PP02 PP03 PP07
発明者 石田 光史
要約 課題
MOSトランジスタの駆動特性が低下せずに充電を高速に行うことができるとともに、安定動作が得られる。

解決手段
P型MOSトランジスタP0、P1を有する充電駆動回路と、時定数回路2と、制御回路18と、電圧検出回路であるフィードバック回路30と、遅延反転回路1とを備えており、P型MOSトランジスタP0、P1を有する充電駆動回路が遅延反転回路1からの遅延信号8によって充電動作を開始し、電圧検出回路であるフィードバック回路30からの検出信号であるインバータINV2からのHIGHレベルの出力信号によって充電動作を停止する。
特許請求の範囲
【請求項1】 所定の負荷回路を所定の電位まで充電する充電回路であって、該負荷回路に対して出力端子から充電信号を供給する充電駆動回路と、該充電信号が入力され、該充電信号の時定数を変更して所定の遷移時間を有する遷移信号を出力する時定数回路と、該充電駆動回路に接続される該負荷回路に対応して、該時定数回路の時定数を設定する制御信号を該時定数回路に出力する制御回路と、該時定数回路から出力される該遷移信号が所定の電位に達したことを検出して、検出信号を出力する電圧検出回路と、外部から入力される充電制御信号を遅延および論理反転させて遅延信号を出力する遅延反転回路と、を備えており、該充電駆動回路は、該遅延反転回路からの該遅延信号によって充電動作を開始し、該電圧検出回路からの検出信号によって充電動作を停止することを特徴とする充電回路。
【請求項2】 前記遅延反転回路に前記充電制御信号が入力されて前記遅延信号が出力されるまでの遅延期間において、前記遅延信号によって前記出力端子が接地される請求項1に記載の充電回路。
【請求項3】 前記電圧検出回路の出力部は、前記遅延信号が活性化状態の時に導通する転送ゲートであり、該転送ゲートが前記充電駆動回路のP型MOSトランジスタのゲート端子に接続され、該P型MOSトランジスタのゲート端子には、前記遅延信号が非活性状態の時に該P型MOSトランジスタを非導通にするプルアップ回路が接続されている請求項1に記載の充電回路。
【請求項4】 前記時定数回路は、相互に直列に接続された複数のP型MOSトランジスタと、複数の該P型MOSトランジスタの各ドレイン端子および各ソース端子に、それぞれドレイン端子同士およびソース端子同士が接続された複数のN型MOSトランジスタとを有しており、複数の該P型MOSトランジスタの各ゲート端子は接地電位に接続され、各ゲート端子のウエル領域は所定の内部電源に接続され、複数の該N型MOSトランジスタの各ゲート端子には、前記制御回路から出力される制御信号が入力される請求項1に記載の充電回路。
【請求項5】 前記時定数回路の前記N型MOSトランジスタのON抵抗は、前記P型MOSトランジスタのON抵抗よりも小さく設定されている請求項4に記載の充電回路。
【請求項6】 請求項1に記載の充電回路を用いた半導体記憶装置であって、各メモリセルと接続される相補型ビット線対と、充電制御信号であるイコライズ信号により該相補型ビット線対を所定の同電位に充電制御するイコライズ回路と、を備えており、前記充電駆動回路の出力端子が該相補型ビット線対に接続されていることを特徴とする半導体記憶装置。
【請求項7】 前記充電駆動回路の出力端子が複数の前記相補型ビット線対に接続されている請求項6に記載の半導体記憶装置。
【請求項8】 前記イコライズ回路は、前記相補型ビット線対を所定の電位に充電するプルアップ回路を有している請求項6に記載の半導体記憶装置。
【請求項9】 前記遅延反転回路の遅延期間は、前記相補型ビット線対に前記プルアップ回路によって充電された所定の電位が前記出力端子を介して放電される期間と同等か、または、長く設定されている請求項6または8に記載の半導体記憶装置。
発明の詳細な説明
【0001】
【発明の属する技術分野】本発明は、充電回路およびそれを用いた半導体記憶装置に関し、負荷回路を所定の電圧レベルに充電する充電回路、および、この充電回路を用いてビット線の充電を行う半導体記憶装置に関する。
【0002】
【従来の技術】半導体記憶装置は、その内部にアレイマトリクス状に配置されたメモリセルに記憶されている情報の読み出し動作を行う場合、あるいは、メモリセルに新しい情報の書き込み動作を行う場合には、それぞれの動作を行う前に、メモリセルに接続されたビット線まで充電を行う必要がある。このような処置は、不揮発性半導体記憶装置では、メモリセルからの情報の読み出し動作を高速に行うためであり、揮発性半導体記憶装置では、メモリセルに書き込まれている情報を誤って書き換えないようにして、読み出すためである。
【0003】図7は、従来、単一ビット線の半導体記憶装置において、一般的に使われている充電回路の一例を示している。図7の充電回路では、3つのN型MOSトランジスタN0、N1、N2が用いられている。N型MOSトランジスタN1のドレイン端子は、抵抗R1を介して、電源VCCに接続され、N型MOSトランジスタN1のソース端子は、接地電位VSSに接続されている。N型MOSトランジスタN1のゲート端子は、N型MOSトランジスタN2のソース端子に接続されている。N型MOSトランジスタN2のゲート端子は、N型MOSトランジスタN1のドレイン端子と抵抗R1間のノード23に接続され、N型MOSトランジスタN2のドレイン端子は、電源VCCに接続されている。さらに、N型MOSトランジスタN2のゲート端子およびソース端子は、それぞれN型MOSトランジスタN0のゲート端子およびソース端子に接続されており、N型MOSトランジスタN0のソース端子は、充電回路の出力端子となる出力ノードVPRに接続されている。N型MOSトランジスタN0のドレイン端子は、抵抗R0を介して、電源VCCに接続され、N型MOSトランジスタN0のドレイン端子と抵抗R0間のノード22は、センスアンプ(図示せず)に接続されている。
【0004】図7に示す充電回路では、出力ノードVPRに、充電する負荷回路(図示せず)が接続される。N型MOSトランジスタN0のドレイン端子であるノード22は、出力ノードVPRから出力される充電電流の変化を電圧の変化として、センスアンプに伝達する。N型MOSトランジスタN1および抵抗Rlから構成されるインバータ回路は、出力ノードVPRの電圧レベルをN型MOSトランジスタN1のゲート端子より検知し、ドレイン端子であるノード23より出力ノードVPRの電圧レベルをN型MOSトランジスタN2、N0のゲート端子にフィードバックして入力することにより、出力ノードVPRを介する充電動作とセンスアンプの動作を高速化している。
【0005】図8は、相補型ビット線(ビット線BITとその論理反転ビット線/BITを備える)の構成を有する半導体記憶装置に用いられる充電回路を示す。ここで、電源VMは、電源電圧または内部降圧回路の出力電圧である。
【0006】図8の充電回路では、電源VMとビット線BITとの間、および、電源VMと論理反転ビット線/BITとの間に、負荷トランジスタであるN型MOSトランジスタN3およびN4がそれぞれ設けられ、ビット線BITと論理反転ビット線/BITとの間に、ビット線等化用トランジスタであるN型MOSトランジスタNEQが設けられている。ビット線BITおよび論理反転ビット線/BITに接続されるメモリセル(図示せず)の耐電圧が外部電源電圧よりも低い場合には、電源VMとして内部降圧回路の出力電圧が用いられる。
【0007】N型MOSトランジスタN3およびN4のドレイン端子は、電源VMに接続され、N型MOSトランジスタN3およびN4のソース端子は、それぞれビット線BITおよび論理反転ビット線/BITに接続され、N型MOSトランジスタN3およびN4のゲート端子同士が、相互に接続されている。N型MOSトランジスタNEQのドレイン端子およびソース端子は、それぞれN型MOSトランジスタN3およびN4のソース端子に接続され、N型MOSトランジスタNEQのゲート端子は、N型MOSトランジスタN3およびN4のゲート端子に接続されている。
【0008】N型MOSトランジスタNEQは、ビット線BITおよび論理反転ビット線/BITをイコライズ(同電位にする充電動作)するために、ビット線BITおよび論理反転ビット線/BIT間に接続され、N型MOSトランジスタNEQのゲート端子には、イコライズ信号EQが入力される。また、イコライズ信号EQは、N型MOSトランジスタN3およびN4のゲート端子にも入力されている。
【0009】したがって、イコライズ信号EQがHIGHレベルである期間には、N型MOSトランジスタN3、N4、NEQがすべてON状態となり、N型MOSトランジスタN3およびN4の各ドレイン端子、各ソース端子間が導通状態となるために、電源VMがビット線BIT、論理反転ビット線/BITに印加されると同時に、N型MOSトランジスタNEQでも、ドレイン端子およびソース端子間が導通状態となり、ビット線BIT、論理反転ビット線/BIT間を同電位にて接続するイコライズが行われる。
【0010】この結果、イコライズ信号EQがHIGHレベルである期間には、電源VMの電圧レベルがビット線BITおよび論理反転ビット線/BITに接続されるメモリセルに供給される。
【0011】このように、図8に示す従来の充電回路では、N型MOSトランジスタを用いている。このことは、N型MOSトランジスタの閾値電圧降下を利用して、充電する電圧レベルを電源電圧の半分の1/2VCCにプリチャージしており、これにより、通常、ビット線の充放電における消費電力および雑音を減らす効果がある。
【0012】
【発明が解決しようとする課題】単一ビット線の半導体記憶装置では、図7に示す充電回路が使用され、電源電圧からN型MOSトランジスタの閾値電圧Vth分の電位降下を利用した充電が行われている。一方、同一チップ内に内部降圧回路が存在する半導体記憶装置においては、図8に示す充電回路が使用され、内部降圧回路からの出力電圧VMを、N型MOSトランジスタの電源電圧として、全てのメモリセルに接続されている相補型ビット線を充電している。
【0013】しかしながら、前者の充電回路では、充電時に、N型MOSトランジスタのソース端子の電位が高くなるにつれ、ゲート端子およびソース端子間の電位差が小さくなり、それに伴ってN型MOSトランジスタの駆動能力が低下し、充電時間が増加するという問題が生じる。また、後者の充電回路では、充電のための電圧レベルを供給する内部降圧回路に対する負荷が非常に大きくなり、それに伴う安定動作を得るために大きな出力容量が必要となる。
【0014】本発明は、このような課題を解決するものであり、その目的は、MOSトランジスタの駆動特性が低下せずに充電を高速に行うことができるとともに、安定動作が得られる充電回路およびそれを用いた半導体記憶装置を提供することにある。
【0015】
【課題を解決するための手段】本発明の充電回路は、所定の負荷回路を所定の電位まで充電する充電回路であって、該負荷回路に対して出力端子から充電信号を供給する充電駆動回路と、該充電信号が入力され、該充電信号の時定数を変更して所定の遷移時間を有する遷移信号を出力する時定数回路と、該充電駆動回路に接続される該負荷回路に対応して、該時定数回路の時定数を設定する制御信号を該時定数回路に出力する制御回路と、該時定数回路から出力される該遷移信号が所定の電位に達したことを検出して、検出信号を出力する電圧検出回路と、外部から入力される充電制御信号を遅延および論理反転させて遅延信号を出力する遅延反転回路と、を備えており、該充電駆動回路は、該遅延反転回路からの該遅延信号によって充電動作を開始し、該電圧検出回路からの検出信号によって充電動作を停止することを特徴とする。
【0016】前記遅延反転回路に前記充電制御信号が入力されて前記遅延信号が出力されるまでの遅延期間において、前記遅延信号によって前記出力端子が接地される。
【0017】前記電圧検出回路の出力部は、前記遅延信号が活性化状態の時に導通する転送ゲートであり、該転送ゲートが前記充電駆動回路のP型MOSトランジスタのゲート端子に接続され、該P型MOSトランジスタのゲート端子には、前記遅延信号が非活性状態の時に該P型MOSトランジスタを非導通にするプルアップ回路が接続されている。
【0018】前記時定数回路は、相互に直列に接続された複数のP型MOSトランジスタと、複数の該P型MOSトランジスタの各ドレイン端子および各ソース端子に、それぞれドレイン端子同士およびソース端子同士が接続された複数のN型MOSトランジスタとを有しており、複数の該P型MOSトランジスタの各ゲート端子は接地電位に接続され、各ゲート端子のウエル領域は所定の内部電源に接続され、複数の該N型MOSトランジスタの各ゲート端子には、前記制御回路から出力される制御信号が入力される。
【0019】前記時定数回路の前記N型MOSトランジスタのON抵抗は、前記P型MOSトランジスタのON抵抗よりも小さく設定されている。
【0020】本発明の半導体記憶装置は、請求項1に記載の充電回路を用いた半導体記憶装置であって、各メモリセルと接続される相補型ビット線対と、充電制御信号であるイコライズ信号により該相補型ビット線対を所定の同電位に充電制御するイコライズ回路と、を備えており、前記充電駆動回路の出力端子が該相補型ビット線対に接続されていることを特徴とする。
【0021】前記充電駆動回路の出力端子が複数の前記相補型ビット線対に接続されている。
【0022】前記イコライズ回路は、前記相補型ビット線対を所定の電位に充電するプルアップ回路を有している。
【0023】前記遅延反転回路の遅延期間は、前記相補型ビット線対に前記プルアップ回路によって充電された所定の電位が前記出力端子を介して放電される期間と同等か、または、長く設定されている。
【0024】
【発明の実施の形態】以下、図面を参照しながら本発明の実施の形態を説明する。
【0025】図1は、本発明の実施形態である充電回路の一例を示す回路図である。図1に示す充電回路は、充電電流を負荷回路に供給するP型MOSトランジスタP0およびP1を有する充電駆動回路、時定数を変更して信号の遷移時間を決定する時定数回路2、時定数回路2の時定数を制御する制御信号を生成する制御回路18、時定数回路2からの出力電圧が所定電位に達したことを検出する電圧検出回路であるフィードバック回路30、外部からの充電制御信号を遅延する遅延反転回路1等から構成されている。
【0026】充電駆動回路は、充電電流を出力するP型MOSトランジスタP1およびP型MOSトランジスタP1をプルアップするP型MOSトランジスタP0を有している。P型MOSトランジスタP1のソース端子は、電源VCCに接続され、ドレイン端子は、充電電流を出力し充電の対象となる負荷回路を接続する出力ノードVPRに接続されている。P型MOSトランジスタP1は、出力ノードVPRを介して負荷回路を直接駆動する。P型MOSトランジスタP1のゲート端子には、P型MOSトランジスタP0のドレイン端子が接続されてノード7となる。P型MOSトランジスタP0のソース端子は、電源VCCに接続されて、P型MOSトランジスタP0のゲート端子は、遅延反転回路1の出力端子に接続され遅延信号8が入力される。
【0027】ここで、前述の出力ノードVPRは、イコライズ回路(図1には図示せず)を介してメモリセルの相補型ビット線のビット線BITおよび論理反転ビット線/BITに接続される。イコライズ回路は、メモリセルの相補型ビット線のイコライズ(同電位にする充電動作)を行う。また、出力ノードVPRには、N型MOSトランジスタN6のドレイン端子が接続されており、N型MOSトランジスタN6のソース端子は、接地電位VSSに接続されている。N型MOSトランジスタN6のゲート端子は、インバータINV0の出力端子に接続されており、このゲート端子には、内部タイミング発生回路(図示せず)にて生成されるイコライズ信号/EQを遅延反転回路1において遅延および論理反転させた信号である遅延信号8をインバータINV0で論理反転された信号3が入力される。そして、イコライズ信号/EQがHIGHレベルの場合には、信号3もHIGHレベルであり、HIGHレベルの信号3がゲート端子に入力されるN型MOSトランジスタN6は、ON状態となって、出力ノードVPRの電圧レベルを接地電位VSSとする。
【0028】遅延反転回路1は、イコライズ信号/EQが入力され、この信号より遅延信号8生成する回路であり、具体例を図2に示す。図2に示すの遅延反転回路1は、CMOS構造のインバータINV11、INV12、INV13の3段接続で構成されている。インバータINV11、INV12、INV13は、それぞれP型MOSトランジスタP11およびN型MOSトランジスタN11、P型MOSトランジスタP12およびN型MOSトランジスタN12、P型MOSトランジスタP13およびN型MOSトランジスタN13から構成されている。
【0029】初段のインバータINV11のP型MOSトランジスタP11のゲート領域の長さLP11は、イコライズ信号/EQのパルス波形の立下りエッジに対して十分遅延を持たせるように幅広の配線で設計されている。同様に、2段目のインバータINV12のN型MOSトランジスタN12のゲート領域の長さLN12は、初段のインバータINV11の出力信号19のパルス波形の立上りエッジに対して十分遅延を持たせるように幅広の配線で設計されている。3段目のインバータINV13は、2段目のインバータINV12の出力信号20のパルス波形の波形成形を行い遅延信号8として出力する。
【0030】HIGHレベルのイコライズ信号/EQは、遅延反転回路1において所定の遅延時間が経過した後に、遅延反転回路1から論理反転されたLOWレベルの遅延信号8として出力され、この遅延信号8がインバータINV0に入力されて、インバータINV0よりHIGHレベルの信号3が出力される。HIGHレベルの信号3は、N型MOSトランジスタN6をON状態にし、出力ノードVPRの電圧レベルを接地電位VSSにプルダウンする。このように、信号3は、N型MOSトランジスタN6の制御信号となる。
【0031】また、信号3を出力するインバータINV0の出力端子は、N型MOSトランジスタN7のゲート端子に接続され、N型MOSトランジスタN7のドレイン端子は、インバータINV1の入力端子および時定数回路2の出力端子が接続されているノード4に接続され、N型MOSトランジスタN7のソース端子は、接地電位VSSに接続されている。この場合、信号3がHIGHレベルであれば、N型MOSトランジスタN7はON状態となり、ノード4の電圧レベルを接地電位VSSにプルダウンし、N型MOSトランジスタN7対しても、信号3は制御信号となる。時定数回路2は、N型MOSトランジスタN6、N7の各ドレイン端子間に接続されており、制御回路18より時定数回路2の時定数を調整するコントロール信号CNTRLが入力される。
【0032】この結果、時定数回路2の入出力端子の電圧レベルは、遅延反転回路1に入力されるイコライズ信号/EQがHIGHレベルの場合、接地電位VSSにプルダウンされる。これにより、インバータINV1の入力端子および時定数回路2の出力端子が接続されているノード4の電圧レベルを接地電位VSSに固定することができ、インバータINV1においてノード4が中間電位になっている場合に発生する無駄な消費電流の流出を避けることができるとともに、次のサイクルにおいて充電が開始されるための初期化動作となる。
【0033】ノード4が入力端子に接続されているインバータINV1の出力端子は、インバータINV2の入力端子に接続されており、その出力端子より信号5を出力する。インバータINV2の出力端子は、トランスファーゲート25の入力端子6に接続されている。トランスファーゲート25は、N型MOSトランジスタN5およびP型MOSトランジスタP2のソース端子同士およびドレイン端子同士を、それぞれ接続して構成されている。トランスファーゲート25の出力端子は、P型MOSトランジスタP1のゲート端子とP型MOSトランジスタP0のドレイン端子とが接続されたノード7に接続される。トランスファーゲート25のN型MOSトランジスタN5およびP型MOSトランジスタP2の各ゲート端子は、それぞれ遅延反転回路1およびインバータINV0の出力端子に接続されており、それぞれ遅延信号8および信号3が入力される。ノード7は、P型MOSトランジスタP0のドレイン端子に接続されているために、イコライズ信号/EQがHIGHレベルの際、遅延反転回路1から出力されるLOWレベルの遅延信号8がP型MOSトランジスタP0のゲート端子に入力され、P型MOSトランジスタP0がON状態となりノード7を電源VCCの電圧レベルにプルアップされる。
【0034】これにより、イコライズ信号/EQがHIGHレベルであり、遅延反転回路1の出力の論理反転信号である遅延信号8がLOWレベルである期間には、P型MOSトランジスタP0をON状態にすることによって、ノード7を介してP型MOSトランジスタP1のゲート端子がHIGHレベルとなり、P型MOSトランジスタP1をOFF状態にして、出力ノードVPRから負荷回路に無駄な消費電流が流れない。ここで、P型MOSトランジスタPl、出力ノードVPR、時定数回路2、ノード4、インバータINV1、インバータINV2、トランスファーゲート25、ノード7における閉回路は、出力ノードVPRの電圧レベルをP型MOSトランジスタPlのゲート端子に入力させるフィードバック回路30を構成している。フィードバック回路30は、電流検出回路としての機能を有している。
【0035】また、図1における全てのN型MOSトランジスタN5、N6、N7のバックゲートは接地電位VSSに接続され、すべてのP型MOSトランジスタP0、Pl、P2のバックゲートは電源VCCにへ接続されている。
【0036】図3は、図1に示す時定数回路2の具体的な構成を示す回路である。図3の時定数回路2は、トランスファーゲート26、27,28の直列回路から構成されている。
【0037】トランスファーゲート26は、N型MOSトランジスタN8およびP型MOSトランジスタP3のソース端子およびドレイン端子同士が、それぞれ接続され、ソース端子が入力側、ドレイン端子出力側になる。同様に、トランスファーゲート27は、N型MOSトランジスタN9およびP型MOSトランジスタP4のソース端子およびドレイン端子同士が、それぞれ接続され、トランスファーゲート28は、N型MOSトランジスタN10およびP型MOSトランジスタP5のソース端子およびドレイン端子同士が、それぞれ接続されている。そして、トランスファーゲート26の出力側のドレイン端子にトランスファーゲート27の入力側のソース端子が接続され、トランスファーゲート27の出力側のドレイン端子にトランスファーゲート28の入力側のソース端子が接続され、時定数回路2の入力(IN)端子がトランスファーゲート26の入力側のソース端子、時定数回路2の出力(OUT)端子がトランスファーゲート28の出力側のドレイン端子となる。
【0038】P型MOSトランジスタP3、P4、P5は、それぞれのバックゲートが、電源9に接続され、それぞれのゲート端子が接地電位VSSへ接続されているために、常にON状態である。ここで、電源9は、電源VCC、または、内部降圧回路を有する半導体記憶装置では内部降圧回路の出力電圧に接続される。
【0039】また、N型MOSトランジスタN8、N9、N10は、それぞれのバックゲートが接地電位VSSへ接続され、N型MOSトランジスタN8のゲート端子には、コントロール信号CNTRL0が印加され、N型MOSトランジスタN9のゲート端子には、コントロール信号CNTRL1が印加され、N型MOSトランジスタN10のゲート端子には、コントロール信号CNTRL2が印加されている。それぞれのコントロール信号CNTRL0〜2は、制御回路18によって、ON/OFF制御される。
【0040】時定数回路2では、P型MOSトランジスタP3、P4、P5のすべてがON状態であれば、それぞれのトランジスタが持つゲート領域のON抵抗(チャネル抵抗)が抵抗成分として働き、同様に、N型MOSトランジスタN8、N9、N10は、それぞれがOFF状態であれば、それぞれのトランジスタが持つソース領域およびドレイン領域を構成している拡散領域が容量成分として働く。この結果、時定数回路2は、P型MOSトランジスタP3、P4、P5における抵抗成分、および、N型MOSトランジスタN8、N9、N10における容量成分から求まる時定数を持っており、この時定数は、前述のフィードバック回路30の時定数として作用する。そして、時定数回路2の時定数は、制御回路18からのコントロール信号CNTRL0〜2のON/OFF制御によって、時定数の調整が可能となる。
【0041】これにより、N型MOSトランジスタN8、N9、N10のうち少なくとも1つ以上のN型MOSトランジスタがON状態である場合には、ON状態であるN型MOSトランジスタのON抵抗により、P型MOSトランジスタP3、P4、P5のON抵抗が短絡されて、フィードバック回路30の時定数が小さくなるような構成になっているからである。フィードバック回路30の時定数が小さくなる理由は、N型MOSトランジスタN8、N9、N10のそれぞれが持つON抵抗が、P型MOSトランジスタP3、P4、P5のそれぞれが持つON抵抗よりも格段に小さくなるように設計されているためである。さらに、これらのN型MOSトランジスタN8、N9、N10およびP型MOSトランジスタP3、P4、P5のそれぞれの組み合わせにより構成されるトランスファーゲート26、27、28の時定数が、各メモリセルに接続されているビット線BITおよび論理反転ビット線/BIT自身の状態遷移時間がもつ時定数と同等に合わせ込むように設計されなければならない。
【0042】各メモリセルに接続されるビット線1本当たりには、ビット線として配線される配線材料の配線抵抗、配線容量、ビット線に接続されるメモリセルトランジスタの拡散容量、ビット線をイコライズおよび充電するスイッチングトランジスタのON抵抗、容量成分等があり、例えばワード線が512本の場合、全体として約4.6kΩの抵抗および約0.7pFの容量を持っている。このことより、時定数回路2の全体の時定数は、約4.6kΩの抵抗および約0.7pFの容量を持つビット線の時定数に合わせこむ設計になっている。
【0043】さらに、時定数回路2は、P型MOSトランジスタPlの駆動期間を決定すると同時に充電レベルも決定する。このため、図3の時定数回路2では、3段接続のトランスファーゲート26、27、28の直列回路の構成を示したが、多段接続の段数(直列数)を変えることによって、時定数回路2の充電レベルを変えることができる。また、時定数回路2を構成するトランスファーゲートの接続段数の決定後においても、直列接続されたN型MOSトランジスタのゲート端子を制御回路18のコントロール信号によるON/OFF制御によって、トランスファーゲートの接続段数を変えることなく、時定数回路2の時定数が調整できP型MOSトランジスタPlの充電レベルを変えることが可能となる。したがって、充電回路の設計段階において、P型MOSトランジスタPlの充電レベルの調整が2段階にて実施可能となり、設計の自由度が広がることになる。
【0044】本実施形態では、図3において、トランスファーゲート26、27、28の直列回路から構成される時定数回路2を示したが、これ以外に配線材料として使用される高抵抗のポリシリコンを用いた高抵抗素子を組み合わせて時定数回路2を構成しても良い。通常、時定数を持つ回路は、信号パルスの立ち上りにおいて、立ち上り初期の線形領域の時間は、時定数の抵抗成分(R)により決定され、その後の非線形領域の時間は、時定数の容量成分(C)により決定される。時定数は、抵抗成分(R)×容量成分(C)により与えられ、抵抗成分(R)が大きくなっても、その分容量成分(C)が小さくなると、全体の時定数は変化しない。充電を行なう負荷回路の充電時間と充電レベルとは、その負荷回路の持つ時定数により決定されるために、全体の時定数である抵抗成分(R)×容量成分(C)を合せ込むことができれば、抵抗成分(R)と容量成分(C)との組み合わせは、自由に決定することができる。
【0045】これにより、高抵抗素子を時定数回路2に用いる場合、高抵抗素子の容量成分(C)が小さくても、時定数回路2において所望の時定数が得られる。例えば、高抵抗素子を低抵抗のメタル配線等により分割して配置して、高抵抗素子の抵抗値の構成を細分化し、抵抗値が細分化された高抵抗素子とメタル配線とを組み合わせることによって、時定数回路2の時定数の調整が可能となる。
【0046】次に、本発明の実施形態である充電回路10を含む半導体記憶装置の要部の回路図を図4に示す。充電回路10の出力ノードVPRは、P型MOSトランジスタP8、P9の各ソース端子に接続されている。P型MOSトランジスタP8、P9のドレイン端子には、それぞれビット線BIT、論理反転ビット線/BITが接続されている。P型MOSトランジスタP8、P9のドレイン端子間には、ビット線BIT、論理反転ビット線/BITをイコライズ(同電位にする充電動作)するためのP型MOSトランジスタPEQのソース端子、ドレイン端子が、ビット線BIT、論理反転ビット線/BITに挟まれるように、それぞれP型MOSトランジスタP8、P9のドレイン端子に接続されている。そして、P型MOSトランジスタP8、P9、PEQのゲート端子は、相互に接続されており、各ゲート端子には、イコライズ信号/EQが入力される。電源13には、外部電源電圧、または、内部降圧回路からの出力電圧が接続され、P型MOSトランジスタP8、P9、PEQのバックゲートに接続される。
【0047】また、ビット線BIT、論理反転ビット線/BITに接続されているメモリセルの情報を読み出している期間中に、メモリセルに書き込まれた情報を書き換えないために、ビット線BITおよび論理反転ビット線/BITにそれぞれP型MOSトランジスタP6、P7を接続し、定常的に電流を供給する。P型MOSトランジスタP6、P7の各ソース端子および各ゲート端子は、それぞれ内部降圧回路の出力電圧21および接地電位VSSに接続され、P型MOSトランジスタP6、P7の各ドレイン端子は、それぞれビット線BIT、論理反転ビット線/BITに接続される。P型MOSトランジスタP6、P7は、ゲート端子が接地電位VSSに接続されているために、常にON状態であり、ビット線BITおよび論理反転ビット線/BITに定常的に電流を供給する。これらのP型MOSトランジスタP6、P7は、メモリセルから読み出している情報を誤って書き換えないための電流供給だけに用いられるために、駆動能力としては非常に小さくなるように設計されている。
【0048】一例として、時定数回路2の時定数が最大の場合、制御回路18からのコントロール信号CNTRL0〜2が全てLOWレベルとなり、N型MOSトランジスタN8、N9、Nl0がすべてOFF状態である。この場合、図1に示すP型MOSトランジスタP1からの充電により、ノード4の電圧レベルが接地電位VSSから時定数回路2の時定数分の傾きを持って電圧レベルが上がって行く。これは、出力ノードVPRに接続されている図4に示すビット線BIT、論理反転ビット線/BITがP型MOSトランジスタPlからの充電動作によって、電圧レベルが上昇するように合わせ込まれているため、ビット線BIT、論理反転ビット線/BITが読み出し、書き込みに十分な電圧レベルまで充電される頃には、ノード4の電圧レベルがHIGHレベルとなり、インバータINV1、INV2の出力電圧がそれぞれ反転し、インバータINV2のHIGHレベルの出力電圧がP型MOSトランジスタP1のゲート端子に入力され、P型MOSトランジスタP1をOFF状態にすることで充電動作が停止される。この結果、ビット線BITおよび論理反転ビット線/BITの電圧レベルが最適な充電レベルまで充電されていることになる。
【0049】また、時定数回路2の時定数が最大の場合には、負荷回路への充電時間も最大になるため、ビット線BIT、論理反転ビット線/BITの充電レベルも最大となる。このことより、半導体記憶装置の製造中に発生するプロセスのばらつきによるトランジスタの特性の変化が発生し、設計時よりも実質的にビット線の負荷が軽くなった場合には、ビット線に対して過充電になるおそれがある。これを防止するために、制御回路18からのコントロール信号CNTRL0〜2において、少なくとも1本をHIGHレベル状態にする制御を制御回路18にて行い、時定数回路2の時定数を最大充電レベル状態となる時定数から小さくし、インバータINV1の論理反転する時間を早くすることによって、P型MOSトランジスタP1の動作期間を短くし、ビット線BIT、論理反転ビット線/BITの充電レベルが過充電にならないように制御される。
【0050】また、負荷回路への充電レベルのみを低く抑えたい場合にも、制御回路18からのコントロール信号CNTRL0〜2の少なくとも1本をHIGHレベル状態にすることによって、P型MOSトランジスタP1の動作時間(=充電時間)を短くし、ビット線BIT、論理反転ビット線/BITの充電レベルを低くすることも可能である。ビット線BIT、論理反転ビット線/BITの充電レベルは、このように回路的にも調整が可能になっており、半導体記憶装置の製造後においても、各半導体チップの特性に合わせて充電レベルの設定が可能となる。
【0051】尚、ここで説明した内容は、ビット線BIT、論理反転ビット線/BITの充電レベルがメモリセルの耐電圧を越えないように設計することを重要視しており、充電レベルを高く設定する構成は採用していない。
【0052】さらに、図1において、遅延反転回路1は、図2に示すようにCMOS構造のインバータを奇数段直列接続した遅延回路である。遅延反転回路1は、半導体記憶装置において、図4に示すような相補型ビット線が、常時、駆動能力の小さなP型MOSトランジスタP6、P7を通じて内部降圧回路の出力電圧21より供給される電圧レベルに保たれており、相補型ビット線に対して充電回路10からの充電を行う場合に、相補型ビット線の電圧レベルが充電回路10からの充電により、充電回路10からの充電前に保持されている相補型ビット線の電圧レベルよりも高い電圧レベルに上昇するような不具合動作を緩和させるための放電期間を生成する回路である。
【0053】このような放電期間の生成は、半導体記憶装置において、メモリセルのワード線が選択される前に、ビット線の充電およびイコライズ(同電位による充電動作)が開始される場合の対策である。すなわち、遅延反転回路1の遅延期間において、図1のN型MOSトランジスタN6、N7がON状態になり、出力ノードVPRに接続される相補型ビット線およびノード4をそれぞれ接地電位VSSに接続することによって、放電を行うものである。
【0054】図5は、図1および図4の回路動作における各信号のタイミングチャートである。まず、図5において、イコライズ信号/EQがHIGHレベルの場合、図1に示す遅延信号8および信号3は、それぞれLOWレベルおよびHIGHレベルとなり、図4の相補型ビット線のビット線BITおよび論理反転ビット線/BITの各電圧レベルは、P型MOSトランジスタP6、P7を通じて、それぞれの各ソース端子から供給される電圧レベルを保持している。P型MOSトランジスタP6、P7の各ソース端子に供給される電圧レベルは、内部降圧回路の出力電圧21より供給される電圧レベルである。
【0055】図1に示す出力ノードVPRおよびノード4は、HIGHレベルである信号3がN型MOSトランジスタN6、N7の各ゲート端子に入力され、N型MOSトランジスタN6、N7がON状態であるために、接地電位VSSにプルダウンされている。また、LOWレベルである遅延信号8がP型MOSトランジスタP0のゲート端子に入力されて、P型MOSトランジスタP0はON状態であり、トランスファーゲート25のP型MOSトランジスタP2およびN型MOSトランジスタN5はOFF状態である。したがって、ノード7は、HIGHレベル状態となり、P型MOSトランジスタPlはOFF状態となる。
【0056】イコライズ信号/EQがLOWレベルとなり立ち下がると、図4に示すP型MOSトランジスタP8、P9がON状態となる。すると、図1の遅延反転回路1により生成される遅延時間において、N型MOSトランジスタN6、N7がON状態を保持しているので、図4の相補型ビット線のビット線BITおよび論理反転ビット線/BITは、P型MOSトランジスタP6、P7を通じて保持していた電圧レベルを、出力ノードVPRを介しN型MOSトランジスタN6、N7を通じて、接地電位VSSに放電する。
【0057】図5において、遅延反転回路1による遅延時間後、遅延信号8がHIGHレベルとなり立ち上がると、信号3がLOWレベルとなり立ち下がる。これにより、信号3がゲート端子に入力されるN型MOSトランジスタN6、N7および遅延信号8がゲート端子に入力されるP型MOSトランジスタP0は、OFF状態となり、トランスファーゲート25のP型MOSトランジスタP2およびN型MOSトランジスタN5は、ON状態になるとともに、P型MOSトランジスタP1がON状態となり、出力ノードVPRを介して相補型ビット線のビット線BITおよび論理反転ビット線/BITに充電が始まる。
【0058】この時、P型MOSトランジスタP1により供給される充電電流は、出力ノードVPRを介して相補型ビット線のビット線BITおよび論理反転ビット線/BITばかりでなく、前述の時定数回路2等を含むフィードバック回路30にも流入する。時定数回路2は、N型MOSトランジスタN8、N9、Nl0およびP型MOSトランジスタP3、P4、P5から成るトランスファーゲート26、27、28により設定された時定数が、予め相補型ビット線のビット線BITおよび論理反転ビット線/BITの各時定数に合せ込まれている。これにより、ノード4の電圧レベルは、出力ノードVPRからイコライズ回路EQを介してメモリセルに接続されている相補型ビット線のビット線BITおよび論理反転ビット線/BITの電圧波形の波形なまりと同等の波形なまりを持って上昇をする。尚、イコライズ回路EQは、図4において、充電回路10を除いたP型MOSトランジスタにより構成されている回路の総称である。
【0059】ノード4の電圧レベルが、インバータINV1の論理反転レベルを超える電圧レベルまで上昇すると、インバータINV1の出力信号である信号5がHIGHレベルからLOWレベルに反転し、インバータINV2の出力信号がHIGHレベルとなり、このHIGHレベルの出力信号がトランスファーゲート25を経て、ノード7に伝達される。このため、ノード7がLOWレベルからHIGHレベルになることによって、N型MOSトランジスタPlのゲート端子がHIGHレベルとなりP型MOSトランジスタPlがOFF状態となる。この結果、出力ノードVPRを介して相補型ビット線のビット線BITおよび論理反転ビット線/BITの充電が終了する。
【0060】充電回路10からの出力ノードVPRを介して相補型ビット線のビット線BITおよび論理反転ビット線/BITへの充電動作の完了は、図5のイコライズ信号/EQの立ち上がりに関係しない。これにより、P型MOSトランジスタPlにおけるOFF状態が、出力ノードVPRの充電レベルを検出することによって制御されるために、充電制御信号であるイコライズ信号/EQのパルス幅が伸びることによる過充電が起こらず、充電動作がすべてP型MOSトランジスタP0およびP1で行われることにより高速に充電されることになる。そして、イコライズ信号/EQが立ち上がりHIGHレベルになると、図4に示すP型MOSトランジスタP8、P9、PEQの各ゲート端子もHIGHレベルとなり、P型MOSトランジスタP8、P9、PEQはOFF状態となる。これにより、回路全体の充電動作が終了する。この時、図4におけるビット線BIT、論理反転ビット線/BITの電圧レベルは、時定数回路2において設定された時定数、および、P型MOSトランジスタP1の駆動能力により決定される。また、この充電動作の終了後において、相補型ビット線のビット線BITおよび論理反転ビット線/BITの電圧レベルは、図4のP型MOSトランジスタP6、P7が常にON状態であるため、P型MOSトランジスタP6、P7の各ソース端子に供給される内部降圧回路の出力電圧21の電圧レベルに向かって上昇する。
【0061】複数のビット線を充電する場合には、図1の出力ノードVPRに前述のイコライズ回路EQ介してビット線を接続すればよい。その実施例を図6に示す。
【0062】図6に示すように、充電回路10の出力端子は、出力ノードVPRに接続され、出力ノードVPRには、イコライズ信号/EQが入力されている複数のイコライズ回路15、16、17が接続されている。イコライズ回路15、16、17には、それぞれビット線BIT0および論理反転ビット線/BIT0、ビット線BIT1および論理反転ビット線/BIT1、ビット線BITxおよび論理反転ビット線/BITxが接続されており、これらのビット線および論理反転ビット線は、各メモリセルに接続されている。
【0063】イコライズ回路15、16、17は、図4において、充電回路10を除いたP型MOSトランジスタによって構成される回路である。充電回路10に接続されるイコライズ回路15、16、17の数は、図1に示すP型MOSトランジスタP1の出力電流等の駆動能力を考慮して決定すれば良く特に制限はない。イコライズ回路15、16、17における充電動作は、図1および4にて説明した充電動作と全く同様におこなうことができる。従って、図6に示すような複数の相補型ビット線をもつような半導体記憶装置の充電においても十分効果が得られる。
【0064】
【発明の効果】本発明の充電回路は、充電信号を供給する充電駆動回路と、充電信号の時定数を変更して所定の遷移時間を有する遷移信号を出力する時定数回路と、負荷回路に対応して時定数回路の時定数を設定する制御信号を出力する制御回路と、検出信号を出力する電圧検出回路と、入力される充電制御信号を遅延および論理反転させて遅延信号を出力する遅延反転回路と、を有しており、充電駆動回路が遅延反転回路からの遅延信号によって充電動作を開始し、電圧検出回路からの検出信号によって充電動作を停止することによって、MOSトランジスタの駆動特性が低下せずに充電を高速に行うことができるとともに、安定動作が得られる。




 

 


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