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発明の名称 半導体記憶装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2003−7095(P2003−7095A)
公開日 平成15年1月10日(2003.1.10)
出願番号 特願2001−191083(P2001−191083)
出願日 平成13年6月25日(2001.6.25)
代理人 【識別番号】100084548
【弁理士】
【氏名又は名称】小森 久夫
【テーマコード(参考)】
2G132
5L106
【Fターム(参考)】
2G132 AA08 AB01 AB05 AC01 AK07 AL09 AL11 
5L106 AA00 DD03 DD11 DD25 GG05 GG07
発明者 今井 生彦
要約 課題
テストモードにおいて、強誘電体メモリの読み出し動作マージンやキャパシタの分極反転時における電気分極率の変化量を、1回の読み出し動作で容易かつ高速に測定可能な半導体記憶装置を提供する。

解決手段
半導体記憶装置に、強誘電体メモリセル101及び複数のリファレンスレベルを出力可能な読み出し基準電位発生用のリファレンスセル51を有し、通常動作モード及びテストモードで動作し、リファレンスセル51から出力された複数のリファレンスレベルVra〜Vrnと、強誘電体メモリセル101から出力された出力信号のレベルVphと、の比較を、強誘電体メモリセル101の1回の読み出し動作で連続して行う複数のセンスアンプSAa(11)〜SAn(14)を備え、両者の差である読み出し動作マージンの値に応じて、異なる比較信号出力が得られる読み出し動作マージン測定回路1を設ける。
特許請求の範囲
【請求項1】 強誘電体メモリセル、及び複数のリファレンスレベルを出力可能な読み出し基準電位発生用のリファレンスセルを有し、通常動作モード及びテストモードで動作する半導体記憶装置において、該強誘電体メモリセルの読み出し電位のレベルと、該リファレンスセルから出力された複数のリファレンスレベルと、を比較し、両者の差である読み出し動作マージンの値に応じて、異なる信号出力が得られる読み出し動作マージン測定回路を備えたことを特徴とする半導体記憶装置。
【請求項2】 前記読み出し動作マージン測定回路は、前記強誘電体メモリセルの読み出し電位を入力するメモリセル入力端子と、前記読み出し基準電位発生用のリファレンスセルから出力されたリファレンスレベルを入力するリファレンスレベル入力端子と、動作を許可するイネーブル信号を入力するイネーブル信号入力端子と、該メモリセル入力端子から入力された該強誘電体メモリセルの読み出し電位レベルが、該リファレンスレベル入力端子から入力されたリファレンスレベルよりも大きく、かつイネーブル信号がアクティブであると、所定の信号を出力する比較信号出力端子と、メモリセル入力端子から入力された該強誘電体メモリセルの読み出し電位レベルが、リファレンスレベル入力端子から入力されたリファレンスレベルよりも小さく、かつイネーブル信号がアクティブであると、イネーブル信号を出力するイネーブル信号出力端子と、を有したセンスアンプを複数段備え、各センスアンプは、初段から最終段までそれぞれ、イネーブル信号入力端子が、次段のセンスアンプのイネーブル信号出力端子に接続されたことを特徴とする請求項1に記載の半導体記憶装置。
【請求項3】 前記読み出し動作マージン測定回路は、テストモードの際に、前記強誘電体メモリセルの電位を1回読み出すと、前記複数のリファレンスレベルとの比較を、連続して行うことを特徴とする請求項1または2に記載の半導体記憶装置。
【請求項4】 前記読み出し動作マージン測定回路は、前記複数のリファレンスレベルを外部へ出力するリファレンスレベル出力手段を備えたことを特徴とする請求項1乃至3のいずれかに記載の半導体記憶装置。
【請求項5】 前記読み出し動作マージン測定回路では、出力タイミングの異なった信号出力が得られることを特徴とする請求項1乃至4のいずれかに記載の半導体記憶装置。
【請求項6】 前記読み出し動作マージン測定回路では、出力電位の異なった信号出力が得られることを特徴とする請求項1乃至4のいずれかに記載の半導体記憶装置。
発明の詳細な説明
【0001】
【発明の属する技術分野】本発明は、強誘電体メモリセル、及び読み出し基準電位発生用のリファレンスセルを有し、通常動作モード及びテストモードで動作する半導体記憶装置に関し、特に、強誘電体メモリセルのキャパシタに対する読み出し動作マージン及びキャパシタの分極反転時における電気分極率の変化量の測定回路を備えた半導体記憶装置に関する。
【0002】
【従来の技術】強誘電体メモリは、強誘電体膜を用いて構成されるメモリセルを有した半導体記憶装置である。図6は、1トランジスタ・1キャパシタタイプの強誘電体メモリセルの概略構成を示した回路図及び構成図である。図6(A)に示したように、強誘電体メモリセル101は、MOSトランジスタ102、及びキャパシタ103を直列に接続した構成である。MOSトランジスタ102は、ゲートがワードライン106に接続され、ドレインまたはソースの一方がビットライン107に接続され、他方がキャパシタ103の一端に接続されている。また、キャパシタ103の他端は、プレートライン108に接続されている。
【0003】図6(B)に示したように、キャパシタ103は、電極部104の間に電極間絶縁膜として強誘電体膜105を用いた構成であり、情報記録用として設けられている。また、MOSトランジスタ102は、キャパシタ103の電荷転送用として設けられている。強誘電体メモリは、一般的に、上記の強誘電体メモリセル101を複数個備え、各強誘電体メモリセル101が行列状に配置された構成の半導体記憶装置である。
【0004】図7は、強誘電体メモリセルのヒステリシス特性図である。図7に示したように強誘電体メモリセルでは、電極部104に電界Eが印加されると、強誘電体膜105で発生した電気分極Pは、電界が印加されなくなっても残留する。また、強誘電体膜105へ反対方向の電界が印加されると、分極の向きが反転するヒステリシス特性を有する。強誘電体メモリは、この分極反転の特性を有する強誘電体膜をキャパシタの絶縁膜として利用した不揮発性の半導体記憶装置である。
【0005】図7に示した強誘電体メモリセルのヒステリシス特性のように、読み出し電界Ecを印加したと仮定した場合、残留分極値Aまたは残留分極値Bに対して、読み出し時に生じる電気分極率の変化量は、それぞれPaまたはPbとなる。残留分極値Aの時の電気分極率変化量Paを読み出す場合、キャパシタの分極が反転するので電気分極値の変化量は大きくなる。一方、残留分極値Bの時の電気分極率変化量Pbを読み出す場合、キャパシタの分極が反転しないので、電気分極値の変化量は小さくなる。
【0006】次に、図8は、強誘電体メモリセルからビット線に出力される電圧を示したグラフである。すなわち、強誘電体メモリセルのキャパシタにおいて、読み出し時の電気分極の変化によって生じる電位差を示したものである。強誘電体メモリ101からビットライン107にHighの電位Vpaが出力された場合のリファレンスレベルVrとの差が、High読み出し動作マージンΔVaである。一方、強誘電体メモリ101からビットライン107にLowの電位Vpbが出力された場合のリファレンスレベルVrとの差が、Low読み出し動作マージンΔVbとなる。
【0007】強誘電体メモリの場合、ウエハ状態及びパッケージ状態において評価及び測定を行う際、メモリセルの読み出し動作マージン及びキャパシタの分極反転時における電気的分極値の変化量を測定することは必要不可欠である。また、読み出し動作マージンが著しく悪いデバイス、及びバーンイン等での劣化により読み出し動作マージンが悪化したデバイスをスクリーニングすることは必要不可欠である。
【0008】そこで、従来は図9に示したような回路で試験を行っていた。図9は、ビットラインに出力された強誘電体メモリセルの電位レベルとリファレンスレベルとを比較する、従来の比較回路の回路図である。図9に示したように、従来は比較回路111を用いて、強誘電体メモリセルからビットラインを介して出力される電位のレベル112と、1つの内部基準電位発生用のリファレンスセルを使用して発生させたリファレンスレベル113と、の比較を行っていた。そのため、メモリセルの読み出し動作マージン及びキャパシタの分極反転時における電気分極値の変化量を、測定することができなかった。
【0009】この問題を解決するために、特開平8−22692号公報には、テストモード時に内部基準電位発生用のリファレンスレベルを数段階に切り替えることにより、メモリセルの読み出し動作マージンと、キャパシタの分極反転時における電気分極値の変化量と、を測定可能とする半導体記憶装置に関する技術が開示されている。
【0010】
【発明が解決しようとする課題】特開平8−22692号公報に開示された技術では、内部の基準リファレンスレベルを切り替える毎に、読み出し動作を行い強誘電体メモリセルの読み出し動作マージン及びキャパシタの分極反転時における電気分極値の変化量を測定している。そのため、数段階のリファレンスレベルを切り替える構成の場合、数回の測定が必要となり、検査時間が長くなるという問題があった。また、切替え可能であるリファレンスレベルを測定することができないため、強誘電体メモリセルの読み出し動作のマージンが正確ではないという問題があった。
【0011】そこで、本発明は上記の問題を解決するために創作したものであり、その目的は、テストモードにおいて、強誘電体メモリの読み出し動作マージンやキャパシタの分極反転時における電気分極率の変化量を、1回の読み出し動作で容易かつ高速に測定可能な半導体記憶装置を提供することである。
【0012】
【課題を解決するための手段】この発明は、上記の課題を解決するための手段として、以下の構成を備えている。
【0013】(1) 強誘電体メモリセル、及び複数のリファレンスレベルを出力可能な読み出し基準電位発生用のリファレンスセルを有し、通常動作モード及びテストモードで動作する半導体記憶装置において、該強誘電体メモリセルの読み出し電位のレベルと、該リファレンスセルから出力された複数のリファレンスレベルと、を比較し、両者の差である読み出し動作マージンの値に応じて、異なる信号出力が得られる読み出し動作マージン測定回路を備えたことを特徴とする。
【0014】この構成において、半導体記憶装置は、通常動作モード及びテストモードで動作し、強誘電体メモリセルと、複数のリファレンスレベルを出力可能な読み出し基準電位発生用のリファレンスセルと、強誘電体メモリセルの読み出し電位のレベルとリファレンスセルから出力された複数のリファレンスレベルとを比較し、両者の差である読み出し動作マージンの値に応じて、異なる信号出力が得られる読み出し動作マージン測定回路と、を備えている。したがって、従来測定できなかった読み出し動作マージンを容易に測定することが可能となる。
【0015】(2) 前記読み出し動作マージン測定回路は、前記強誘電体メモリセルの読み出し電位を入力するメモリセル入力端子と、前記読み出し基準電位発生用のリファレンスセルから出力されたリファレンスレベルを入力するリファレンスレベル入力端子と、動作を許可するイネーブル信号を入力するイネーブル信号入力端子と、該メモリセル入力端子から入力された該強誘電体メモリセルの読み出し電位レベルが、該リファレンスレベル入力端子から入力されたリファレンスレベルよりも大きく、かつイネーブル信号がアクティブであると、所定の信号を出力する比較信号出力端子と、メモリセル入力端子から入力された該強誘電体メモリセルの読み出し電位レベルが、リファレンスレベル入力端子から入力されたリファレンスレベルよりも小さく、かつイネーブル信号がアクティブであると、イネーブル信号を出力するイネーブル信号出力端子と、を有したセンスアンプを複数段備え、各センスアンプは、初段から最終段までそれぞれ、イネーブル信号入力端子が、次段のセンスアンプのイネーブル信号出力端子に接続されたことを特徴とする。
【0016】この構成において、半導体記憶装置は、強誘電体メモリセルの読み出し電位を入力するメモリセル入力端子と、読み出し基準電位発生用のリファレンスセルから出力されたリファレンスレベルを入力するリファレンスレベル入力端子と、動作を許可するイネーブル信号を入力するイネーブル信号入力端子と、メモリセル入力端子から入力された強誘電体メモリセルの読み出し電位レベルが、リファレンスレベル入力端子から入力されたリファレンスレベルよりも大きく、かつイネーブル信号がアクティブであると、所定の信号を出力する比較信号出力端子と、メモリセル入力端子から入力された強誘電体メモリセルの読み出し電位レベルが、リファレンスレベル入力端子から入力されたリファレンスレベルよりも小さく、かつイネーブル信号がアクティブであると、イネーブル信号を出力するイネーブル信号出力端子と、を有したセンスアンプを複数段備え、各センスアンプは、初段から最終段までそれぞれ、イネーブル信号入力端子が、次段のセンスアンプのイネーブル信号出力端子に接続された構成の読み出し動作マージン測定回路を備えている。したがって、本発明の半導体記憶装置によれば、強誘電体メモリセルのキャパシタの絶縁膜に対して、読み出し動作マージンやキャパシタの分極反転時における電気分極率の変化量を1回の読み出し動作により、容易に測定することが可能となる。また、リファレンスレベルを細かく設定することによって正確な測定も可能となり、強誘電体メモリのスクリーニングを行うことが可能となる。
【0017】(3) 前記読み出し動作マージン測定回路は、テストモードの際に、前記強誘電体メモリセルの電位を1回読み出すと、前記複数のリファレンスレベルとの比較を、連続して行うことを特徴とする。
【0018】この構成において、半導体記憶装置は、テストモードの際に強誘電体メモリセルの電位を1回読み出すと、複数のリファレンスレベルとの比較を連続して行う読み出し動作マージン測定回路を備えている。したがって、テストモードでの読み出しの場合、1回の読み出し動作で、強誘電体メモリの読み出し動作マージンやキャパシタの分極反転時における電気分極率の変化量を容易にかつ高速に測定可能となる。
【0019】(4) 前記読み出し動作マージン測定回路は、前記複数のリファレンスレベルを外部へ出力するリファレンスレベル出力手段を備えたことを特徴とする。
【0020】この構成において、半導体記憶装置は、複数のリファレンスレベルを外部へ出力するリファレンスレベル出力手段を備えた読み出し動作マージン測定回路を有している。したがって、内部の基準リファレンスレベルを測定することにより、正確な読み出し動作マージンを得ることが可能となる。
【0021】(5) 前記読み出し動作マージン測定回路では、出力タイミングの異なった信号出力が得られることを特徴とする。
【0022】この構成において、半導体記憶装置では、出力タイミングの異なった信号出力が、読み出し動作マージン測定回路によって得られる。したがって、読み出し動作マージンやキャパシタの分極反転時における電気分極率の変化量を容易かつ確実に測定することが可能となる。
【0023】(6) 前記読み出し動作マージン測定回路では、出力電位の異なった信号出力が得られることを特徴とする。
【0024】この構成において、半導体記憶装置では、出力電位の異なった信号出力が、読み出し動作マージン測定回路によって得られる。したがって、読み出し動作マージンやキャパシタの分極反転時における電気分極率の変化量を容易かつ確実に測定することが可能となる。
【0025】
【発明の実施の形態】本発明の実施形態に係る半導体記憶装置は、行列状に配置された複数の強誘電体メモリセルと、複数のリファレンスレベルを出力可能な1つまたは複数の読み出し基準電位発生用のリファレンスセルと、強誘電体メモリセルの読み出し動作マージン測定回路と、を備えた構成である。
【0026】まず、読み出し動作マージン測定回路について説明する。図1は、本発明の実施形態に係る半導体記憶装置が備える読み出し動作マージン測定回路の概略構成を示した回路図である。読み出し動作マージン測定回路1は、複数段のセンスアンプを備えた構成であり、図1には、一例として4個のセンスアンプを備えた構成を示している。すなわち、読み出し動作マージン測定回路1は、センスアンプ(SAa)11、センスアンプ(SAb)12、センスアンプ(SAx)13、及びセンスアンプ(SAn)14、リファレンスレベル出力手段であるトライステートバッファ21〜24、イネーブル信号入力端子31、ビットライン入力端子32、リファレンスレベル入力端子33〜36、読み出し動作マージン出力端子37、リファレンスレベル出力端子38、及びテスト信号入力端子39〜42を備えている。
【0027】また、4個のセンスアンプ11〜14はそれぞれ、強誘電体メモリセルから読み出した電位をビットライン107や他の図外のビットライン、及びビットライン入力端子32を介して入力するためのメモリセル入力端子11a〜14aと、読み出し基準電位発生用のリファレンスセルから出力されたリファレンスレベル(基準電位)を入力するためのリファレンスレベル入力端子11b〜14bと、センスアンプの動作を許可するイネーブル信号を入力するためのイネーブル信号入力端子11c〜14cと、を備えている。また、メモリセル入力端子から入力された強誘電体メモリセルの電位レベルが、リファレンスレベル入力端子から入力されたリファレンスレベルよりも大きく、かつイネーブル信号がアクティブの場合に、所定の信号を出力する比較信号出力端子11d〜14dと、メモリセル入力端子から入力された強誘電体メモリセルの電位レベルが、リファレンスレベル入力端子から入力されたリファレンスレベルよりも小さく、かつイネーブル信号がアクティブの場合に、イネーブル信号を出力するイネーブル信号出力端子11e〜14eと、を備えている。なお、センスアンプ14のイネーブル信号出力端子14eは図示していないが、最終段のセンスアンプ14では、イネーブル信号出力端子14eを、比較信号出力端子30に接続するか、接地するか、または設けないようにすると良い。
【0028】イネーブル信号入力端子31は、センスアンプ11のイネーブル信号入力端子11cに接続されている。また、各センスアンプ11〜14では、初段から最終段までにおいて、イネーブル信号出力端子が次段のセンスアンプのイネーブル信号入力出力端子に接続されている。すなわち、センスアンプ11のイネーブル信号出力端子11eは、センスアンプ12のイネーブル信号入力端子12cに接続されている。また、センスアンプ12のイネーブル信号出力端子12eは、センスアンプ13のイネーブル信号入力端子13cに接続されている。さらに、センスアンプ13のイネーブル信号出力端子13eは、センスアンプ14のイネーブル信号入力端子14cに接続されている。
【0029】ビットライン入力端子32は、センスアンプ11〜14のメモリセル入力端子11a〜14aに接続されている。リファレンスレベル入力端子33は、センスアンプ11のリファレンスレベル入力端子11b、及びトライステートバッファ21の入力端子に接続されている。リファレンスレベル入力端子34は、センスアンプ12のリファレンスレベル入力端子12b、及びトライステートバッファ22の入力端子に接続されている。リファレンスレベル入力端子35は、センスアンプ13のリファレンスレベル入力端子13b、及びトライステートバッファ23の入力端子に接続されている。リファレンスレベル入力端子36は、センスアンプ14のリファレンスレベル入力端子14b、及びトライステートバッファ24の入力端子に接続されている。
【0030】読み出し動作マージン出力端子37は、センスアンプ11〜14の比較信号出力端子11d〜14dに接続されている。リファレンスレベル出力端子38は、トライステートバッファ21〜24の各出力端子に接続されている。テスト信号入力端子39は、トライステートバッファ21のアウトプットイネーブル端子に接続されている。テスト信号入力端子40は、トライステートバッファ22のアウトプットイネーブル端子に接続されている。テスト信号入力端子41は、トライステートバッファ23のアウトプットイネーブル端子に接続されている。テスト信号入力端子42は、トライステートバッファ24のアウトプットイネーブル端子に接続されている。
【0031】センスアンプ11〜14は、イネーブル信号入力端子から入力されたイネーブル信号がアクティブの場合に、ビットライン入力端子32から入力された強誘電体メモリセルの読み出し電位レベルと、リファレンスレベル入力端子33〜36から入力されたリファレンスレベルと、の大きさを判定するためのものである。トライステートバッファ21〜24は、リファレンスレベル入力端子33〜36から入力されたリファレンスレベルを、リファレンスレベル出力端子38を介して外部へ出力するためのものである。イネーブル信号入力端子31は、センスアンプ11の動作をアクティブにするイネーブル信号を入力するためのものである。ビットライン入力端子32は、強誘電体メモリセルの読み出し電位を入力するためのものである。リファレンスレベル入力端子33〜36は、リファレンスセル51から出力された基準電位(リファレンスレベル)を入力するためのものである。読み出し動作マージン出力端子37は、センスアンプ11〜14のいずれかから出力された判定信号を出力するためのものである。リファレンスレベル出力端子38は、リファレンスレベルを外部へ出力するためのものである。テスト信号入力端子39〜42は、トライステートバッファ21〜24の動作を制御する信号を入力するためのものである。
【0032】次に、読み出し基準電位発生用のリファレンスセルについて説明する。図2は、本発明の実施形態に係る半導体記憶装置が備える複数のリファレンスレベルを出力可能な読み出し基準電位発生用のリファレンスセルの構成を示した回路図である。リファレンスセル51は、強誘電体メモリセル52〜55から構成される。強誘電体セル52〜55は、MOSトランジスタ52a〜55a及びMOSトランジスタ52c〜55cの間に強誘電体膜を備えたキャパシタ52b〜55bを設け、これらを直列に接続した構成である。例えば、強誘電体メモリセル52は、MOSトランジスタ52a、キャパシタ52b、及びMOSトランジスタ52cが直列に接続されている。強誘電体メモリセル53〜55も同様の構成である。
【0033】MOSトランジスタ52a〜55aの一端は、リファレンスビットライン61に接続されている。MOSトランジスタ52c〜55cの一端は、プレートライン62に接続されている。MOSトランジスタ52a,52cのゲートは、ワードライン63に接続されている。MOSトランジスタ53a,53cのゲートは、ワードライン64に接続されている。MOSトランジスタ54a,54cのゲートは、ワードライン65に接続されている。MOSトランジスタ55a,55cのゲートは、ワードライン66に接続されている。リファレンスビットライン61は、読み出し動作マージン測定回路1のリファレンスレベル入力端子33〜36に接続されている。
【0034】強誘電体メモリセル52〜55は、読み出し基準電位であるリファレンスレベルを出力するためのものである。強誘電体メモリセル52〜55が備える各キャパシタ52b〜55bの容量は、例えばすべて等しくすると良い。
【0035】なお、リファレンスビットライン61を設けずに、MOSトランジスタ52a〜55aの一端をリファレンスレベル入力端子33〜36にそれぞれ接続する構成であっても良い。この場合、各キャパシタ52b〜55bの容量は、例えば52b>53b>54b>55bとすると良い。また、リファレンスセル51は、1つのMOSトランジスタの一端に強誘電体膜を備えた複数のキャパシタが、並列に接続された構成であっても良い。
【0036】本発明の半導体記憶装置では、通常モードの場合、図9に示した従来の比較回路111のように、センスアンプにおいて、強誘電体メモリセルからビットラインを介して読み出した電位のレベルを、内部の1つの基準リファレンスレベルと比較して出力する。例えば、リファレンスセル51の強誘電体メモリセル52,53をオンにして、リファレンスビットライン61を介してリファレンスレベル入力端子33にリファレンスレベルを供給する。また、センスアンプ11にイネーブル信号入力端子31からイネーブル信号SAEaを供給する。そして、センスアンプ11において、強誘電体メモリセルからビットラインを介して読み出した電位のレベルと、リファレンスレベルと、を比較する。このとき、例えば強誘電体メモリセルの読み出し電位レベルの方が大きければ、出力Voaを出力するように設定すると良い。
【0037】また、テストモードの場合、強誘電体メモリセルからビットラインを介して読み出した電位のレベルは、その大きさに応じて、数種類のリファレンスレベルと比較判定される。その結果により、デバイス外部に出力される信号出力のレベルが異なることによって、強誘電体メモリセルからビットラインを介して読み出した電位のレベルを認識することができる。すなわち、強誘電体メモリセルからビットラインに電位レベルHigh(Vph)が出力された場合、センスアンプ11にイネーブル信号入力端子31からイネーブル信号SAEaを入力する。また、リファレンスセル51のワードライン63〜66にHigh信号を供給して、強誘電体メモリセル52〜55からリファレンスレベルVraを出力させる。これにより、センスアンプ11にてリファレンスレベルVraと比較判定される。
【0038】センスアンプ11にて、強誘電体メモリセルから出力された電位レベルHigh(Vph)がリファレンスレベルVraよりもHighと判定された場合は、比較信号出力端子11dから出力Voaが出力される。また、イネーブル信号出力端子11eからイネーブル信号SAEbを出力しないことによって、次段のセンスアンプ12を非アクティブにする。
【0039】一方、センスアンプ11にて、強誘電体メモリセルから出力された電位レベルHigh(Vph)がリファレンスレベルVraよりもLowと判定された場合は、比較信号出力端子11dから出力Voaが出力しない。また、イネーブル信号出力端子11eからイネーブル信号SAEbを出力することによって、次段のセンスアンプ12をアクティブにする。さらに、リファレンスセル51のワードライン63〜65にHigh信号を供給して、強誘電体メモリセル52〜54からリファレンスレベルVrb(<リファレンスレベルVra)を出力させる。これにより、次段のセンスアンプ12で、リファレンスレベルVraとは異なるリファレンスレベルVrbと、強誘電体メモリセルの読み出し電位レベルと、を比較判定する。
【0040】センスアンプ12では、センスアンプ11と同様の動作を行う。すなわち、イネーブル信号入力端子12cからイネーブル信号SAEbが入力され、強誘電体メモリセルから出力された電位レベルHigh(Vph)がリファレンスレベルVrbよりHighレベルであれば、比較信号出力端子12dから出力Vobが出力される。また、イネーブル信号出力端子12eからはイネーブル信号SAEbを出力しないことによって、次段のセンスアンプ13を非アクティブにする。
【0041】一方、センスアンプ12にて、イネーブル信号入力端子12cからイネーブル信号SAEbが入力され、強誘電体メモリセルから出力された電位レベルHigh(Vph)がリファレンスレベルVrbよりもLowと判定された場合は、比較信号出力端子12dから出力Vobを出力しない。また、イネーブル信号出力端子12eからイネーブル信号SAExを出力することによって、次段のセンスアンプ13をアクティブにする。さらに、リファレンスセル51のワードライン63,64にHigh信号を供給して、強誘電体メモリセル52,53からリファレンスレベルVrx(<リファレンスレベルVrb)を出力させる。これにより、次段のセンスアンプ13で、リファレンスレベルVra,Vrbとは異なるリファレンスレベルVrxと、強誘電体メモリセルの読み出し電位レベルと、を比較判定する。
【0042】センスアンプ13では、センスアンプ11,12と同様の動作を行う。すなわち、イネーブル信号入力端子13cからイネーブル信号SAExが入力され、強誘電体メモリセルから出力された電位レベルHigh(Vph)がリファレンスレベルVrxよりHighレベルであれば、比較信号出力端子13dから出力Voxが出力される。また、イネーブル信号出力端子13eからはイネーブル信号SAEnを出力しないことによって、次段のセンスアンプ14を非アクティブにする。
【0043】一方、センスアンプ13にて、イネーブル信号入力端子13cからイネーブル信号SAExが入力され、強誘電体メモリセルから出力された電位レベルHigh(Vph)がリファレンスレベルVrxよりもLowと判定された場合は、比較信号出力端子13dから出力Voxを出力しない。また、イネーブル信号出力端子13eからイネーブル信号SAEnを出力することによって、次段のセンスアンプ14をアクティブにする。さらに、リファレンスセル51のワードライン63にHigh信号を供給して、強誘電体メモリセル52からリファレンスレベルVrn(<リファレンスレベルVrx)を出力させる。これにより、次段のセンスアンプ14で、リファレンスレベルVra,Vrb,Vrxとは異なるリファレンスレベルVrnと、強誘電体メモリセルの読み出し電位レベルと、を比較判定する。
【0044】センスアンプ14では、センスアンプ11,12,13と同様の動作を行う。すなわち、イネーブル信号入力端子14cからイネーブル信号SAEnが入力され、強誘電体メモリセルから出力された電位レベルHigh(Vph)がリファレンスレベルVrnよりHighレベルであれば、比較信号出力端子14dから出力Vonが出力される。また、イネーブル信号出力端子14eからはイネーブル信号SAEnを出力しない。
【0045】一方、センスアンプ14にて、イネーブル信号入力端子14cからイネーブル信号SAEnが入力され、強誘電体メモリセルから出力された電位レベルHigh(Vph)がリファレンスレベルVrnよりもLowと判定された場合は、比較信号出力端子13dから出力Vonを出力しない。また、イネーブル信号出力端子14eからイネーブル信号SAEoを出力する。イネーブル信号出力端子14eが読み出し動作マージン出力端子37に接続されている場合は、読み出し動作マージン出力端子37からイネーブル信号SAEoが出力される。
【0046】このように、強誘電体メモリセルの読み出し電位レベルを、1回の読み出し動作にて、複数種類のリファレンスレベルと繰り返して比較を行うことにより、強誘電体メモリセルからビットラインを介して出力される強誘電体メモリセルのレベルに応じた異なる出力を、従来よりも短時間で得ることができる。
【0047】なお前記のように、リファレンスビットライン61を設けずに、MOSトランジスタ52a〜55aの一端をリファレンスレベル入力端子33〜36にそれぞれ接続する構成とした場合、ワードライン63〜66に1つずつHigh信号を与えることで、強誘電体メモリセル52〜55を1つずつオンさせてリファレンスレベルを供給するようにすると良い。
【0048】次に、半導体記憶装置の内部タイミングを示したタイミングチャートに基づいて半導体記憶装置の動作を説明する。図3は、一例として、リファレンスレベルVra>強誘電体メモリセルの出力Vph>リファレンスレベルVrbの時の内部タイミングを示したタイミングチャートである。読み出し動作マージン測定回路1において、タイミングT1の時にイネーブル信号SAEaがアクティブとなり、センスアンプ11ではリファレンスレベルVraと強誘電体メモリセルの出力Vphとが比較判定される。この場合、結果としてリファレンスレベルVra>強誘電体メモリセルの出力Vphであり、次段のセンスアンプ12に入力するイネーブル信号SAEbをアクティブとする。センスアンプ12では、リファレンスレベルVrb<強誘電体メモリセルの出力Vphであるので、次段のセンスアンプ13に入力するイネーブル信号SAExを非アクティブにして、出力信号Vobを出力信号Voとして出力する。
【0049】この時、動作マージンに測定回路1の読み出し動作マージン出力端子37から出力された出力信号Voの電位または出力タイミングをモニタすることにより、半導体記憶装置内部のビットラインに出力された読み出し動作マージンが判定できる。まず、出力信号の電位をモニタする場合について説明する。図4は、比較信号出力Voとして出力電位を測定する場合の内部タイミングを示したタイミングチャートである。図3と同様に、リファレンスレベルVra>強誘電体メモリセルの出力Vph>リファレンスレベルVrbの時の内部タイミングを示している。読み出し動作マージン測定回路1において、タイミングT1の時にイネーブル信号SAEaがアクティブとなり、センスアンプ11ではリファレンスレベルVraと強誘電体メモリセルの出力Vphとが比較判定される。この場合、結果としてリファレンスレベルVra>強誘電体メモリセルの出力Vphであり、次段のセンスアンプ12に入力するイネーブル信号SAEbをアクティブとする。
【0050】センスアンプ12では、リファレンスレベルVrb<強誘電体メモリセルの出力Vphであるので、次段のセンスアンプ13に入力するイネーブル信号SAExを非アクティブにして、出力信号Vobのレベルが出力されるように設定する。また、この時仮にリファレンスレベルVra<強誘電体メモリセルの出力Vphであった場合、センスアンプ11から出力信号Voaのレベルが出力されるように設定する。
【0051】このように、読み出し動作マージン設定回路1では、強誘電体メモリセルからビット線を介して出力される電位に応じて、異なるレベルの電位を出力するように設定することで、強誘電体メモリの読み出し動作マージンを、1回の読み出し動作で容易かつ高速に測定可能となる。
【0052】次に、出力信号の出力タイミングをモニタする場合について説明する。図5は、比較信号出力Voとして出力タイミングを測定する場合の内部タイミングを示したタイミングチャートである。図3と同様に、リファレンスレベルVra>強誘電体メモリセルの出力Vph>リファレンスレベルVrbの時の内部タイミングを示している。読み出し動作マージン測定回路1において、タイミングT1の時にイネーブル信号SAEaがアクティブとなり、センスアンプ11ではリファレンスレベルVraと強誘電体メモリセルの出力Vphとが比較判定される。この場合、結果としてリファレンスレベルVra>強誘電体メモリセルの出力Vphであり、次段のセンスアンプ12に入力するイネーブル信号SAEbをアクティブとする。
【0053】リファレンスレベルセンスアンプ12では、リファレンスレベルVrb<強誘電体メモリセルの出力Vphであるので、次段のセンスアンプ13に入力するイネーブル信号SAExを非アクティブにして、所定のレベルの出力信号VoがタイミングT2で出力されるように設定する。また、この時仮にリファレンスレベルVra<強誘電体メモリセルの出力Vphであった場合、センスアンプ11から所定のレベルの出力信号VoがタイミングT1で出力されるように設定する。
【0054】このように、読み出し動作マージン設定回路1では、強誘電体メモリセルからビット線を介して出力される電位に応じて、異なるタイミングで所定の出力信号を出力するように設定することで、強誘電体メモリの読み出し動作マージンを、1回の読み出し動作で容易かつ高速に測定可能となる。
【0055】例えば、32kのアドレスを有する強誘電体メモリにおいて5段階のリファレンスレベルを設けた場合、特開平8−22692号公報に開示された半導体記憶装置を本発明と比較して、読み出し動作時間が同じであれば、測定に要する時間が1/5となる。また、本発明の読み出し動作が、特開平8−22692号公報に開示された半導体記憶装置の読み出し動作に対して約1.5倍となっても、測定に要する時間は1/3以下となる。すなわち、特開平8-22692 100ns(読み出し動作)×32k(アドレス)×5回(読み出し回数) =16ms本発明 150ns(読み出し動作)×32k(アドレス)×1回(読み出し回数) =4.8msとなる。このように、特開平8−22692号公報に開示された半導体記憶装置と比較して、本発明は高速に読み出し動作マージンを得ることができる。
【0056】また、テストモード時に使用する数種類のリファレンスレベルは、テスト信号入力端子39〜42から入力するテスト信号Ta〜Tnを制御することにより外部に出力でき、各リファレンスレベルを測定することが可能である。よって、強誘電体メモリの読み出し動作マージンだけでなく、キャパシタの分極反転時における電気分極率の変化量を正確に測定することができる。さらに、図1では一例として内部リファレンスレベルを4段階としたが、さらに複数のセンスアンプを設けて、各リファレンスレベルの差を細かくすることにより、より正確な読み出し動作マージン及びキャパシタの分極反転時における電気分極率の変化量を測定することが可能となる。
【0057】
【発明の効果】本発明によれば、以下の効果が得られる。
【0058】(1) 半導体記憶装置は、通常動作モード及びテストモードで動作し、強誘電体メモリセルと、複数のリファレンスレベルを出力可能な読み出し基準電位発生用のリファレンスセルと、強誘電体メモリセルの読み出し電位のレベルとリファレンスセルから出力された複数のリファレンスレベルとを比較し、両者の差である読み出し動作マージンの値に応じて、異なる信号出力が得られる読み出し動作マージン測定回路と、を備えていることにより、従来測定できなかった読み出し動作マージンを容易に測定することができる。
【0059】(2) 半導体記憶装置は、強誘電体メモリセルの読み出し電位を入力するメモリセル入力端子と、読み出し基準電位発生用のリファレンスセルから出力されたリファレンスレベルを入力するリファレンスレベル入力端子と、動作を許可するイネーブル信号を入力するイネーブル信号入力端子と、メモリセル入力端子から入力された強誘電体メモリセルの読み出し電位レベルが、リファレンスレベル入力端子から入力されたリファレンスレベルよりも大きく、かつイネーブル信号がアクティブであると、所定の信号を出力する比較信号出力端子と、メモリセル入力端子から入力された強誘電体メモリセルの読み出し電位レベルが、リファレンスレベル入力端子から入力されたリファレンスレベルよりも小さく、かつイネーブル信号がアクティブであると、イネーブル信号を出力するイネーブル信号出力端子と、を有したセンスアンプを複数段備え、各センスアンプは、初段から最終段までそれぞれ、イネーブル信号入力端子が、次段のセンスアンプのイネーブル信号出力端子に接続された構成の読み出し動作マージン測定回路を備えているので、強誘電体メモリセルのキャパシタの絶縁膜に対して、読み出し動作マージンやキャパシタの分極反転時における電気分極率の変化量を1回の読み出し動作により、容易に測定することができる。また、リファレンスレベルを細かく設定することによって正確な測定も可能となり、強誘電体メモリのスクリーニングを行うことができる。
【0060】(3) 半導体記憶装置は、テストモードの際に強誘電体メモリセルの電位を1回読み出すと、複数のリファレンスレベルとの比較を連続して行う読み出し動作マージン測定回路を備えているため、テストモードでの読み出しの場合、1回の読み出し動作で、強誘電体メモリの読み出し動作マージンやキャパシタの分極反転時における電気分極率の変化量を容易にかつ高速に測定できる。
【0061】(4) 半導体記憶装置は、複数のリファレンスレベルを外部へ出力するリファレンスレベル出力手段を備えた読み出し動作マージン測定回路を有していることにより、内部の基準リファレンスレベルを測定することにより、正確な読み出し動作マージンを得ることができる。
【0062】(5) 半導体記憶装置では、出力タイミングの異なった信号出力が、読み出し動作マージン測定回路によって得られるので、読み出し動作マージンやキャパシタの分極反転時における電気分極率の変化量を容易かつ確実に測定することができる。
【0063】(6) 半導体記憶装置では、出力電位の異なった信号出力が、読み出し動作マージン測定回路によって得られるので、読み出し動作マージンやキャパシタの分極反転時における電気分極率の変化量を容易かつ確実に測定することができる。




 

 


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