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発明の名称 命令バッファ制御装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2003−15867(P2003−15867A)
公開日 平成15年1月17日(2003.1.17)
出願番号 特願2001−202287(P2001−202287)
出願日 平成13年7月3日(2001.7.3)
代理人 【識別番号】100065385
【弁理士】
【氏名又は名称】山下 穣平
【テーマコード(参考)】
5B013
【Fターム(参考)】
5B013 AA01 BB01 BB02 
発明者 川口 光治
要約 課題
パイプライン段数が増えた場合、命令が完全に終了してから命令バッファ内の命令を解放した場合、命令バッファ内にいる時間が長くなり、使用効率が悪くなるという問題があった。

解決手段
命令をフェッチする手段と、命令をデコードする手段と、命令バッファに登録する手段と、命令を発行する手段と、命令を実行する手段と、データをキャシュする記憶部にアクセスする手段と、記憶部アクセス時、前記命令バッファに対し、命令バッファに登録された命令を統計データに基づく予測により削除の予約をする手段と、記憶部のライトバックする手段と、命令を終了させる手段と、命令を終了させる手段実行時、命令バッファに対し、削除予約した命令の予約を解除するか否かを判定し、解除が必要な場合、巻き戻しを前記命令バッファに指示する手段と、を備える命令バッファ制御装置を提供する。
特許請求の範囲
【請求項1】 プロセッサーにおける命令バッファ制御装置において、命令キャッシュより命令の先読みにより命令をフェッチする手段と、前記フェッチした命令をデコードする手段と、前記デコードした命令を命令バッファに登録する手段と、前記命令を発行する手段と、前記命令を実行する手段と、前記命令実行手段でアクセスするデータをキャシュする記憶部にアクセスする手段と、前記記憶部アクセス時、前記命令バッファに対し、前記命令バッファに登録された命令を統計データに基づく予測により削除の予約をする手段と、前記記憶部のデータを読み込み、ライトバックする手段と、前記命令を終了させる手段と、前記命令を終了させる手段実行時、前記命令バッファに対し、前記削除予約した命令の予約を解除するか否かを判定する手段と、前記判定の結果、解除が必要な場合、巻き戻しを前記命令バッファに指示する手段と、を備えることを特徴とするプロセッサーにおける命令バッファ制御装置。
【請求項2】 プロセッサーにおける命令バッファ制御方法において、命令キャッシュより命令の先読みにより命令をフェッチするステップと、前記フェッチした命令をデコードするステップと、前記デコードした命令を命令バッファに登録するステップと、前記命令を発行するステップと、前記命令を実行するステップと、前記命令実行ステップでアクセスするデータをキャシュする記憶部にアクセスするステップと、前記記憶部アクセス時、前記命令バッファに対し、前記命令バッファに登録された命令を統計データに基づく予測により削除の予約をするステップと、前記記憶部のデータを読み込み、ライトバックするステップと、前記命令を終了させるステップと、前記命令を終了させるステップ実行時、前記命令バッファに対し、前記削除予約した命令の予約を解除するか否かを判定するステップと、前記判定の結果、解除が必要な場合、巻き戻しを前記命令バッファに指示するステップと、を備えることを特徴とするプロセッサーにおける命令バッファ制御方法。
発明の詳細な説明
【0001】
【発明の属する技術分野】プロセッサーにおける命令バッファ制御装置に関する。
【0002】
【従来の技術】従来の技術においては、パイプライン段数が少ない場合には、命令が完全に終了してから命令を終了しても命令バッファ内にいる時間も命令バッファの容量も問題にならなかった。
【0003】
【発明が解決しようとする課題】しかしながらパイプライン段数が増えた場合、命令が完全に終了してから命令バッファ内の命令を解放した場合、パイプライン段数が長いので命令が命令バッファ内にいる時間が長くなり、命令バッファの容量も解放されない命令が多いためすぐに使い切ってしまう為に使用効率が悪くなるという問題があった。
【0004】本発明の目的は、パイプライン段数が増えても命令終了を予測する事により、命令が命令バッファ内に止まる時間を短くし命令バッファの効率を上げる事を目的とする。
【0005】
【課題を解決するための手段】本発明の第1の観点に立てば、プロセッサーにおける命令バッファ制御装置において、命令キャッシュより命令の先読みにより命令をフェッチする手段と、前記フェッチした命令をデコードする手段と、前記デコードした命令を命令バッファに登録する手段と、前記命令を発行する手段と、前記命令を実行する手段と、前記命令実行手段でアクセスするデータをキャシュする記憶部にアクセスする手段と、前記記憶部アクセス時、前記命令バッファに対し、前記命令バッファに登録された命令を統計データに基づく予測により削除の予約をする手段と、前記記憶部のデータを読み込み、ライトバックする手段と、前記命令を終了させる手段と、前記命令を終了させる手段実行時、前記命令バッファに対し、前記削除予約した命令の予約を解除するか否かを判定する手段と、前記判定の結果、解除が必要な場合、巻き戻しを前記命令バッファに指示する手段と、を備えることを特徴とするプロセッサーにおける命令バッファ制御装置が提供される。
【0006】本発明の第2の観点に立てば、プロセッサーにおける命令バッファ制御方法において、命令キャッシュより命令の先読みにより命令をフェッチするステップと、前記フェッチした命令をデコードするステップと、前記デコードした命令を命令バッファに登録するステップと、前記命令を発行するステップと、前記命令を実行するステップと、前記命令実行ステップでアクセスするデータをキャシュする記憶部にアクセスするステップと、前記記憶部アクセス時、前記命令バッファに対し、前記命令バッファに登録された命令を統計データに基づく予測により削除の予約をするステップと、前記記憶部のデータを読み込み、ライトバックするステップと、前記命令を終了させるステップと、前記命令を終了させるステップ実行時、前記命令バッファに対し、前記削除予約した命令の予約を解除するか否かを判定するステップと、前記判定の結果、解除が必要な場合、巻き戻しを前記命令バッファに指示するステップと、を備えることを特徴とするプロセッサーにおける命令バッファ制御方法が提供される。
【0007】
【発明の実施の形態】本発明の実施の形態について、図1を用いて説明する。
【0008】図1は、全体の構成図であり、命令フェッチステージ1(以下Fステージ)の内部は命令キャッシュメモリ10があり、ここから命令が供給される。
【0009】命令デコードステージ2(以下Dステージ)では命令キャッシュ10から供給された命令を蓄えるデコードステージレジスタ20とデコードレジスタに蓄えられた命令をデコードする命令デコーダ21と命令デコーダ22、命令バッファに登録されている命令の個数を記録する命令バッファ個数23から構成される。
【0010】命令登録ステージ3(以下Rステージ)では命令を蓄える命令バッファ30と全ての命令を蓄えるROB31、命令バッファから解放される個数を記録する解放個数32と予測失敗の時に解放個数をキャンセルするための巻き戻し個数33、命令バッファ個数23に解放数を報告する解放個数報告34、巻き戻しを行っていることを示す巻き戻し中35から構成される。命令発行ステージ4(以下EIステージ)では命令発行ステージレジスタ40とアドレス計算機41スカラレジスタ42(以下SR)、SR42にアクセスリードアドレス43とライトアドレス44から構成されている。
【0011】アドレス計算ステージ5(以下EEステージ)では命令実行ステージレジスタ50とアドレス結果レジスタ51から構成されている。キャッシュアクセスステージ6(以下ECステージ)ではキャッシュアクセスステージレジスタ60と予測解放信号61から構成される。
【0012】ライトバックステージ7(以下EWステージ)ではライトバックステージレジスタ70とメモリアクセスユニット71から構成される。
【0013】またメモリアクセスユニット71の内部にはデータキャッシュアドレス710、データキャッシュデータ711、メモリアクセスユニット内命令バッファ712から構成されている。命令終了ステージ8(以下EYステージ)では命令終了ステージレジスタ80と巻き戻し判定結果レジスタ81と巻き戻し報告82と命令終了報告83から構成される。
【0014】図2は命令バッファ30と各ステージ(EI、EE、EC、EW、EY)のステージレジスタの構成図である。
【0015】命令バッファ30はエントリ300からエントリ305まで6エントリありエントリごとにエントリ内の命令が有効であることを示す有効ビットV(以下V)、エントリの命令が命令バッファから発行されたかを示す命令未発行N(以下N)、命令が解放可能であることを示す解放報告D(以下D)、ROB内の番号を示すWRB番号(以下WRB)、命令コード(以下OP)、Xオペランド(以下X)、Yオペランド(以下Y)、Zオペランド(以下Z)から構成される。
【0016】また解放個数計算機、解放個数レジスタ、巻き戻しレジスタ、命令バッファ数カウンタから構成される。また各ステージ(EI、EE、EC、EW、EY)のステージレジスタは各ステージレジスタの有効ビットV、WRB番号、命令コードから構成される。
【0017】実施の形態の例での動作を図1及び図3を用いて以下に説明する。
【0018】図1と図3の命令バッファ内の動作図を用いて通常のパイプラインの動作を示しており、Fステージ1では命令キャッシュメモリ10から命令が供給される。
【0019】Dステージ2ではFステージ1から供給された命令をDステージレジスタ20で受け取ったあと命令をデコードしRステージ3に供給する。
【0020】この時命令バッファ個数23がFULLと判断されるか巻き戻しが発生したいる場合、命令は供給されない。
【0021】Rステージ3ではDステージ2から供給された命令を命令バッファ30とROB31に登録する。
【0022】命令バッファのV、Nが1になりWRB、OP、X、Y、Zにそれぞれ値が入る。
【0023】EIステージ4ではEIステージレジスタ40が有効になりリードアドレス43によって読み出されたSR42にデータがアドレス計算機41に入力される。
【0024】EEステージ5ではEEステージレジスタ50が有効になりアドレス計算機41の結果がアドレス結果レジスタ51に格納される。
【0025】また命令バッファ内のNが0になり命令が発行されたことを示す。
【0026】ECステージ6ではECステージレジスタ60が有効になりアドレス結果レジスタ51とメモリアクセスユニット70の内部のデータキャッシュアドレス711と比較されキャッシュヒットの判定を行う。
【0027】また予測解放報告61が命令バッファ30に伝えられる。
【0028】EW7ステージではEWステージレジスタ70が有効になる。
【0029】同時にECステージ6でキャッシュミスした命令がメモリアクセスユニット内バッファ712に行き、登録できるかを判定する。
【0030】また命令バッファ内のDが1になりエントリ解放可となる。
【0031】EYステージではEYステージレジスタ80が有効になる。
【0032】巻き戻し判定結果レジスタ81が0の場合、巻き戻し処理は発生せず、命令終了報告83によって命令が正常に終了したことがROB31に報告され命令バッファ内のエントリは解放される。
【0033】一方巻き戻し判定結果レジスタ81が1の場合は命令が終了せず、命令終了報告はされない。
【0034】また巻き戻し報告82によって命令バッファ30はRステージの状態に戻る。
【0035】図4を用いて予測解放制御がない場合を示す。解放指示は命令が終了するEYタイミングで来る。その次のステージで解放可が点灯し解放信号がDステージに伝わる。
【0036】この場合命令バッファがフルになった場合に次の命令が登録されるまで、9Tかかることになる。
【0037】次に図5を用いて統計データに基づく予測解放制御がある場合を示す。
【0038】予測解放信号は命令の終了を待たずにECタイミングで予測解放信号を出す。
【0039】EWステージで解放可が点灯し、EYステージで解放個数が計算され、その次ステージで個数カウンタが更新される。
【0040】この場合命令バッファがフルになった場合に次の命令が登録されるまで、7Tであり2T高速になる。
【0041】次に図6を用いて予測解放制御が失敗した場合を示す。
【0042】予測解放信号は命令の終了を待たずにECタイミングで予測解放信号を出す。
【0043】EWステージで解放可が点灯し、EYステージで解放個数が計算され、EYステージ個数カウンタが更新される。
【0044】予測解放ができない場合はEYタイミングで巻き戻し信号が伝わり、同時に予測で解放した個数を戻すために個数カウンタを元に戻す。また巻き戻し信号と巻き戻し中信号により次命令がRステージに供給する事を停止する。このため予測が失敗した場合でも制御は正常に動作する。
【0045】
【発明の効果】本発明の第1の効果は、パイプライン方式により、多段階のCPU構成が採られても命令バッファがボトルネックとなって全体の処理能力の低下をもたらさない事である。
【0046】本発明の第2の効果は、統計的予測に基づく命令を命令バッファから早期に削除することにより、命令バッファの使用効率が向上することである。




 

 


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