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半導体記憶装置用アドレス回路及びXデコーダと半導体記憶装置 - 富士通株式会社
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発明の名称 半導体記憶装置用アドレス回路及びXデコーダと半導体記憶装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2003−16793(P2003−16793A)
公開日 平成15年1月17日(2003.1.17)
出願番号 特願2002−127331(P2002−127331)
出願日 平成14年4月26日(2002.4.26)
代理人 【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
【テーマコード(参考)】
5B025
5J056
【Fターム(参考)】
5B025 AD02 AD03 AD10 AE05 AE07 
5J056 AA05 BB02 BB51 CC29 DD29 DD52 EE11 FF07 FF08 KK01
発明者 赤荻 隆男
要約 課題
本発明は、低電圧アプリケーションにおいてブースト回路の寄生容量負荷を減少させること目的とする。

解決手段
フラッシュメモリ用のワード線ドライバは寄生容量負荷を減少させるためNMOS回路を使用する。ドライバトランジスタのゲートのターンオン後に短時間に亘ってドライバのソース−ドレイン回路のターンオンを遅延させる遅延系は、ドライバトランジスタのゲート容量によって補助的なブーストが得られるようにさせる。
特許請求の範囲
【請求項1】 半導体記憶装置用のアドレス回路であって、電圧がVCCである電源と、該電源からVCCよりも大きいブースト電圧を生成するブースト回路と、該ブースト回路によってドライブされ、該ブースト回路への寄生容量負荷を最小限に抑えるため、与えられたアドレスに対して1本のワード線だけをハイ状態にするように、該半導体記憶装置の選択されたワード線をアドレス指定するXデコーダと、を有するアドレス回路。
【請求項2】 該XデコーダはNMOS回路により構成される、請求項1記載のアドレス回路。
【請求項3】 該ブースト回路によってドライブされ、与えられたアドレスに対して1本の垂直ワード線だけをハイ状態にするように構成された垂直Xデコーダ回路を更に含む、請求項1記載のアドレス回路。
【請求項4】 ブロック状の半導体記憶装置用のアドレス回路であって、ブロックの各行と関連付けられたグローバルワード線と、ブロック内のメモリセルの各行と関連付けられたローカルワード線と、を有し、該ローカルワード線は、グローバルワード線ドライバによって制御される制御ゲートを具備した直列接続されたトランジスタのペアを含む垂直ワード線ドライバによって給電され、該垂直ワード線ドライバと該グローバルワード線ドライバの動作タイミングは、該制御ゲートへの給電が該トランジスタのソース−ドレイン間への給電の前の所定の時間に作動されるように調整され、該制御ゲートの作動によって該トランジスタのチャネル容量に蓄積される電圧は、該トランジスタのソース−ドレイン間に給電され始めるときに、該トランジスタにターンオンブーストを与える、アドレス回路。
【請求項5】 コアセルのアレイを含むブロックがアレイ状に配置され、ブロックの各行は正側の線及び負側の線を含む別々のグローバルワード線と関連付けられ、ブロック内のコアセルの各行はローカルワード線を含み、ブロック内のコアセルの各行は別々の垂直ワード線と関連付けられた半導体記憶装置におけるXデコーダであって、1本の垂直ワード線とアースの間で直列接続された第1のn型トランジスタ及び第2のn型トランジスタを含み、該ローカルワード線は該第1のn型トランジスタと該第2のn型トランジスタの間に接続され、該第1のトランジスタのゲートは、ワード線ゲートトランジスタを介して該グローバルワード線の正側の線に接続され、該第2のトランジスタのゲートは、該グローバルワード線の負側の線に接続されている、Xデコーダ。
【請求項6】 該グローバルワード線、該ワード線ゲートトランジスタ、及び、該垂直ワード線は、ブースト電圧源によって給電される、請求項5記載のXデコーダ。
【請求項7】 グローバルワード線の正側の線及び負側の線へ接続された出力を備えたグローバルXデコーダであって、選択されたときにハイ状態になる出力を具備するデコードゲートと、アドレスの選択に続いてパルスを送るアドレス・トランジション検出信号源と、アドレス・トランジション検出パルスの期間では電圧VCCの電源であり、アドレス・トランジション検出パルスの後でブースト電圧まで昇圧するブースト電圧源と、該ブースト電圧源とアースの間で直列接続され、ゲート同士が接続され、該デコードゲートの出力に接続されたpチャネルトランジスタ及びnチャネルトランジスタと、を有し、該グローバルワード線の該正側の線は、該pチャネルトランジスタ及び該nチャネルトランジスタ間の相互連結部に接続され、該ブースト電圧源と該pチャネルトランジスタ及び該nチャネルトランジスタの該接続されたゲートとの間に接続され、該正側の線に接続されたゲートを具備するpチャネルブーストトランジスタと、該デコードゲートの出力に接続された入力及び該アドレス・トランジションパルスを受ける入力を具備するNORゲートと、該グローバルワード線の該負側の線を形成するため該NORゲートの出力を反転させるように接続されたインバータと、が更に設けられている、グローバルXデコーダ。
【請求項8】 半導体記憶装置用のワード線ゲートドライバであって、ワード線ゲートの信号出力と、該ワード線ゲートに対応した垂直ブロックが選択されたときにハイ状態になる出力を具備した垂直ブロック選択デコードゲートと、アドレス・トランジション検出パルスの期間では電圧VCCの電源であり、アドレス・トランジション検出パルスの後でブースト電圧まで昇圧するブースト電圧源と、該ブースト電圧源とアースの間で直列接続され、ゲート同士が接続され、該デコードゲートの出力に接続されたpチャネルトランジスタ及びnチャネルトランジスタと、該ブースト電圧源と該pチャネルトランジスタ及び該nチャネルトランジスタの該接続されたゲートとの間に接続され、該pチャネルトランジスタ及び該nチャネルトランジスタ間の相互連結部に接続されたゲートを具備するpチャネルブーストトランジスタと、該pチャネルトランジスタ及び該nチャネルトランジスタのソース−ドレイン間の該相互連結部に接続されたゲートを具備するpチャネルスイッチングトランジスタ及びnチャネルスイッチングトランジスタと、を有し、該pチャネルスイッチングトランジスタは、該ブースト電圧源と該ワード線ゲートの信号出力との間に接続され、該nチャネルスイッチングトランジスタは、該電圧VCCの電源と該ワード線ゲートの信号出力との間に接続されている、ワード線ゲートドライバ。
【請求項9】 垂直ワード線信号出力と、選択線入力及び補助入力を具備したNANDゲートである垂直ワード線選択デコードゲートと、を有し、該補助入力は検出パルスが供給され、該検出パルスは、該補助入力が該検出パルスの前縁でロー状態に下降し該検出パルスの後縁の後の所定の時間の後にハイ状態へ上昇するように遅延させられ、アドレス・トランジション検出パルスの期間では電圧VCCの電源であり、アドレス・トランジション検出パルスの後でブースト電圧まで昇圧するブースト電圧源と、該ブースト電圧源とアースの間で直列接続され、ゲート同士が接続され、該垂直ワード線選択デコードゲートの出力に接続されたpチャネルトランジスタ及びnチャネルトランジスタと、該ブースト電圧源と該pチャネルトランジスタ及び該nチャネルトランジスタの該接続されたゲートとの間に接続され、該垂直ワード線信号出力に接続されたゲートを具備するpチャネルブーストトランジスタと、を更に有し、該垂直ワード線信号出力は、該pチャネルトランジスタ及び該nチャネルトランジスタ間の相互連結部に接続されている、半導体記憶装置用の垂直Xデコーダ。
【請求項10】 電圧がVCCである電源と、該電源からVCCよりも大きいブースト電圧を生成するブースト回路と、該ブースト回路によってドライブされ、該ブースト回路への寄生容量負荷を最小限に抑えるため、与えられたアドレスに対して1本のワード線だけをハイ状態にするように、選択されたワード線をアドレス指定するXデコーダと、を有するアドレス回路が設けられた半導体記憶装置。
発明の詳細な説明
【0001】
【発明の属する技術分野】本発明は、フラッシュメモリのような半導体記憶装置用のデコーダに係り、特に、効率的なブースト動作を保証するため時間遅延系と組み合わされたNMOSドライバ回路を使用する高速Xデコーダに関する。
【0002】
【従来の技術】フラッシュメモリは、通常、ブロック状に並べられ、アレイの特定のワード線又は特定のビット線に電圧を加えることによって個別にアドレス可能な浮遊ゲートトランジスタ若しくはコアセルのアレイによって構成される。コアセルのデータ”0”は、そのセルに対する4V程度の高いターンオン閾値電圧に対応し、データ”1”は、2V程度の低いターンオン閾値に対応する。各セルのワード線は、そのトランジスタの制御ゲートへ接続され、そのアドレス用のビット線は、ソース−ドレイン回路に給電する。セルは、ソース−ドレイン回路に給電されている間に、ワード線を上記の二つの閾値電圧間の電圧までドライブすることによって読まれる。電流が流れると、セルはデータ”1”を示し、電流が流れない場合、セルはデータ”0”を示す。
【0003】従来、フラッシュメモリ用のワード線ドライバ回路は、CMOS構造で製作されている。CMOS構造は通常の5V以上のVCC電源を巧く取り扱い、寄生セル容量は重要な考慮事項ではなかった。しかし、近年では、電子機器の全般における小型化、特に、フラッシュメモリの小型化の進行に伴って、3V程度のより小さいVCC電源が出現している。
【0004】
【発明が解決しようとする課題】VCCがこのように低くなると、ブースト電圧VBSTを制御ゲートへ供給するため電圧ブースト回路を使用する必要がある。このような回路は、寄生容量負荷の影響を強く受ける。その理由は、グローバルXデコーダ用のCMOSドライバには、選択するセルに対しては、グローバルワード線をロー状態にしなければならないという特性があり、選択しない全てのセルに対しては、グローバルワード線をハイ状態にする必要がある。よって、ブースト回路に負荷をかけ、ブースト回路の動きを遅くさせる。このため、高速動作のためには、ブースト回路に負荷をかけることなく、ブースト動作を強める方法を提供することが望ましい。
【0005】
【課題を解決するための手段】本発明は、補助的なブーストが行なわれるように、ドライバトランジスタのゲート容量を使用する時間遅延アドレス系と共に、NMOSトランジスタを使用するワード線ドライバを提供することによって上述の従来技術における問題点を解決する。
【0006】
【発明の実施の形態】図1は、典型的なフラッシュメモリ10を示す図である。フラッシュメモリ10は、通常、たとえば、8×8個のコアセル又は浮遊ゲートトランジスタ14のアレイを収容するブロック12の形に配置される。各ブロック12は、ローカルXデコーダ16を含む。ローカルXデコーダ16の入力は、正側グローバルワード線PGWと、負側グローバルワード線NGWと、(図1では8本の)垂直ワード線AVW〜AVWである。ローカルXデコーダ16の出力は、ワード線WL〜WLであり、各出力は、ブロック12内の各行のコアセル14に対するワード線として利用される。各行における個別のコアセル14は、ビット線トランジスタY〜Yの中で選択された一つのビット線トランジスタをターンオンすることによりアドレス指定される。
【0007】図2には、本発明によるローカルXデコーダ16の詳細が示されている。図1の8×8形のブロックの場合、ワード線信号WL〜WLを生成する8個のドライバ20〜20が存在する。各ドライバは、直列接続されたN型トランジスタ22及び24のペアと、ワード線ゲートn型トランジスタ26とを含む。トランジスタ26の制御ゲートは、ワード線ゲート信号WLGに結合される。ワード線ゲート信号WLGの生成については、図5を参照して説明する。
【0008】WLのような1本のローカルワード線を選択すべき場合、PGW及びWLGはハイ状態になり、NGWはロー状態になる。このような条件で、AVWがロー状態からハイ状態に移る場合、WLはAVWのレベルまで上昇する。AVW、WLG及びPGWは、図3に示されるようなブースト電圧源VBSTから供給するのが一番よい。ブースト電圧発生器30は、ノード38でブーストキャパシタ34と直列に接続され、nチャネルトランジスタ36のゲート−ソース回路と並列に接続されたインバータ32により構成される。
【0009】通常は高いキックバック電圧Vがインバータ32の入力に供給され、キャパシタ34のVBST出力は、トランジスタ36を介してVCCに接続される。セルを読み出す必要があるとき、ノード38はVCCまで上昇し、トランジスタ36が遮断され、VBSTは、VCCとキャパシタ34に蓄積された電圧の和に一致する。読出し動作の後、キックバック電圧Vはハイ状態に戻り、次の読出し動作のため回路を準備する。
【0010】本発明のドライバ回路の場合、上述の通り、一つのブロックのPGWだけが、WLのようなローカルワード線を選択するためハイ状態になる。PGW、WLG及びAVWは、全てVBSTから供給されるので、図3のVBST発生器の負荷容量は、高速ワード線ドライブが行なえるように最低限に抑えられる。
【0011】上述の回路は、VBST負荷問題を解決するが、新規の回路の動作を最適化するためには特殊なタイミング系が必要とされる。プルアップトランジスタ22及び24は、nチャネルトランジスタであるため、トランジスタ22のゲートであるノード28は、トランジスタ22をターンオンさせるため十分なハイ状態に維持されるべきである。本発明によれば、セルフブースト系が使用される。この目的のため、AVW及びWLは、PGW及びWLGがVBSTのレベルまで上昇する間にノード28が十分に高い電圧に達するまでロー状態で保持される。つぎに、AVWがVBSTまで上昇させられるとき、ノード28の電圧は、トランジスタ22のチャネル容量の作用によって、VBSTを超えるまで自動的に昇圧される。
【0012】通常、読み出し動作は、外部アドレス入力に変化が生じたときに生成される内部ATD(アドレス・トランジション検出)パルスによって行なわれる。かくして、図3に関して説明したキックバック信号Vは、ATDパルスによって代用するのが有利であり、ATDがアドレス変化後に直ちにハイ状態になる間はVST=VCCであり、VBSTはATDが短いインターバル後にロー状態に戻るときに昇圧される。
【0013】ATDパルスは、本発明の回路の多数の機能のために役立つ。図4は、本発明によるグローバルXデコーダ40を示す図である。外部アドレスは、NANDデコードゲート42によってデコードされ、トランジスタ44a及び44bにより構成されたPGW発生器に供給される。NANDゲート42の出力は、NORゲート46の一方の入力をなし、NORゲート46のもう一方の入力はATDパルスである。NORゲート46の出力は、インバータ48によって反転させられ、NGW信号を形成する。
【0014】このように、ATDパルスの間に、NGWはハイ状態にさせられ、同時にPGWが選択される。この期間中に、ローカルワード線WLは、図2に示されたトランジスタ24によってロー状態にさせられる。ATDパルスの終わりで、1本のNGW線が選択され、ロー状態に変化し、図3に示されたVBST発生器は、昇圧されたVBST電圧を生ずる。これにより、図2に示されたローカルデコーダは、ローカルワード線WLを駆動する準備が完了する。
【0015】図5には、WLGドライバの好ましい一実施例が示されている。WLG信号は、垂直ブロック内で共通である。垂直ブロックが選択された場合、そのWLG信号はVBSTであり、さもなければ、WLG信号はVCCである。これは、図5に示されるようにして実現される。図5の垂直ブロックが選択されたとき、NANDゲート50は、nチャネルトランジスタ51をターンオンさせ、ノード52を強制的にロー状態にさせる。これにより、トランジスタ54がターンオンされ、トランジスタ56がオフ状態の間に、VBSTをWLGへ伝達する。図5の垂直ブロックが選択されていない場合、ノード52はハイ状態にさせられ、トランジスタ54はターンオフし、トランジスタ56はターンオンし、VCCがWLGへ供給される。同時に、トランジスタ58aはターンオフし、トランジスタ58bはターンオンし、トランジスタ58cはターンオンし、トランジスタ56の動作を良くするためノード52を昇圧する。
【0016】既に説明した通り、トランジスタ22のチャネル容量が補助ブーストのため充電され得るように、図2のノード28がVBSTに充電されるまで、AVW信号の活性化を遅延させる必要がある。図6(a)は、AVW信号の活性化を遅らせる遅延回路59を示す図である。同図において、セレクタNANDゲート60は、付加的な入力Ndを有し、入力Ndは、インバータ62a、62bと、キャパシタ64と、NORゲート66とによって引き伸ばされたATDパルスである。遅延回路59の別の例は、図6(b)に示されている。図6(b)の例では、入力Ndは、図3のノード38における信号を反転させただけの信号である。
【0017】入力Ndは、ATD若しくはノード38がハイ状態になるときロー状態になり、ATDパルスの終了後にある遅延時間が経過した後、ハイ状態に戻る。かくして、特定のAVW線が選択されたとしても、そのAVW線は、入力Ndが再びハイ状態(トランジスタ68aがオフ、トランジスタ68bがオン、トランジスタ68cがオンの状態)に変化するまで、ロー状態(トランジスタ68aがオン、トランジスタ68bがオフ、トランジスタ68cがオフの状態)に維持される。この結果として、AVWがロー状態(0V)からハイ状態(VBST)へ変化するときに、トランジスタ22のゲート容量を充電させ、トランジスタ22のゲート電圧へ連結するための時間が得られる。
【0018】図7は、本発明の回路の動作時における種々の信号の時間的関係を示す図である。
【0019】以上の通り、本発明の一実施例によれば、Xデコーダのドライバを従来のN、PMOS型(CMOS)からN、NMOS型に置き換え、ドライバのゲートをセルフブーストすることで、高速に読み出し可能な半導体記憶装置が実現される。
【0020】
【発明の効果】本発明によれば、効率的なブースト動作を保証するため時間遅延系と組み合わされたNMOSドライバ回路を使用する高速Xデコーダが実現される。




 

 


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