米国特許情報 | 欧州特許情報 | 国際公開(PCT)情報 | Google の米国特許検索
 
     特許分類
A 農業
B 衣類
C 家具
D 医学
E スポ−ツ;娯楽
F 加工処理操作
G 机上付属具
H 装飾
I 車両
J 包装;運搬
L 化学;冶金
M 繊維;紙;印刷
N 固定構造物
O 機械工学
P 武器
Q 照明
R 測定; 光学
S 写真;映画
T 計算機;電気通信
U 核技術
V 電気素子
W 発電
X 楽器;音響


  ホーム -> 計算機;電気通信 -> 富士通株式会社

発明の名称 半導体集積回路のレイアウト装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2003−6259(P2003−6259A)
公開日 平成15年1月10日(2003.1.10)
出願番号 特願2001−190544(P2001−190544)
出願日 平成13年6月25日(2001.6.25)
代理人 【識別番号】100092174
【弁理士】
【氏名又は名称】平戸 哲夫
【テーマコード(参考)】
5B046
5F064
【Fターム(参考)】
5B046 AA08 BA05 BA06 JA01 KA06 
5F064 AA06 BB02 BB12 BB27 BB28 DD02 DD04 EE02 EE52 HH10 HH12 HH15
発明者 西原 淳一 / 古林 恵美
要約 課題
半導体集積回路の商談時や設計初期段階時においても、チップサイズの見積りを正確に行うことができる半導体集積回路のレイアウト装置を提供する。

解決手段
搭載するセルのパラメータがパラメータ入力手段101から入力されると、ライブラリ100からライブラリデータを読み出し、ライブラリデータ判定手段103においてライブラリデータ内に入力データに対応するデータがあるか否かを判定し、ある場合には、これをライブラリメモリデータとして出力し、ライブラリデータ内に入力データに対応するデータがない場合には、ライブラリデータ作成手段107で不足セルのライブラリデータを作成する。
特許請求の範囲
【請求項1】表示手段に半導体集積回路のチップ面を表示し、該チップ面にセルを配置することができる半導体集積回路のレイアウト装置であって、不足セルを検出する手段と、前記不足セルを作成する手段を有することを特徴とする半導体集積回路のレイアウト装置。
【請求項2】表示手段に半導体集積回路のチップ面を表示し、該チップ面にセルを配置することができる半導体集積回路のレイアウト装置であって、I/Oバッファセルのピンアサインチェックレベルを選択する手段と、選択されたピンアサインチェックレベルでI/Oバッファセルのピンアサインチェックを行う手段を有することを特徴とする半導体集積回路のレイアウト装置。
【請求項3】表示手段に半導体集積回路のチップ面を表示し、該チップ面にセルを配置することができる半導体集積回路のレイアウト装置であって、複数のセルを階層化して階層化ブロックを作成する手段を有することを特徴とする半導体集積回路のレイアウト装置。
発明の詳細な説明
【0001】
【発明の属する技術分野】本発明は、ネットリストの無い半導体集積回路の商談時や半導体集積回路の設計初期段階において使用して好適な半導体集積回路のレイアウト装置に関する。
【0002】
【従来の技術】新たに設計を要する半導体集積回路の商談を行う場合、チップ価格はチップサイズに比例することから、チップサイズは顧客には重要な関心事であり、商談時に受注者から提示することが望まれる。
【0003】そこで、新たに設計を要する半導体集積回路の商談時には、半導体集積回路のレイアウト装置の表示面にチップ面を表示し、このチップ面に必要とするセルを配置することによりチップサイズを見積るということが行われている。
【0004】
【発明が解決しようとする課題】しかし、従来の半導体集積回路のレイアウト装置では、商談時に顧客から、用意されていないセルが指定された場合、これを入力して表示することができず、このような場合、商談時にチップサイズの見積りを正確に行うことができないという問題点があった。
【0005】また、I/Oバッファセルは、半導体集積回路の使用目的により配置ルールが異なるので、使用目的に適した配置を行う必要があり、そのためには、半導体集積回路の使用目的に適したレベルでのピンアサインチェックを行う必要がある。しかし、従来の半導体集積回路のレイアウト装置では、これを行うことができず、このような場合も、商談時にチップサイズの見積りを正確に行うことができないという問題点があった。
【0006】また、半導体集積回路の大規模化に伴い、複数のセル、たとえば、一部の論理モジュールと一部のメモリマクロを1つのブロックとして扱う階層化設計が注目されており、商談時においても、階層化のケースをスムースに検討できることが望まれる。しかし、従来の半導体集積回路のレイアウト装置では、これを行うことができず、このような場合も、商談時にチップサイズの見積りを正確に行うことができないという問題点があった。
【0007】また、半導体集積回路の商談時あるいは設計初期段階時において、チップサイズの見積りを誤ると、イタレーションが発生し、膨大な設計ロスが生じてしまうおそれがある。したがって、チップサイズは、半導体集積回路の商談時や設計初期段階時においても、正確に見積ることが要請される。
【0008】本発明は、かかる点に鑑み、半導体集積回路の商談時や設計初期段階時においても、チップサイズの見積りを正確に行うことができるようにした半導体集積回路のレイアウト装置を提供することを目的とする。
【0009】
【課題を解決するための手段】本発明中、第1の発明は、表示手段に半導体集積回路のチップ面を表示し、このチップ面にセルを配置することができる半導体集積回路のレイアウト装置であって、不足セルを検出する手段と、不足セルを作成する手段を有するというものである。
【0010】本発明中、第1の発明によれば、不足セルを検出する手段と、不足セルを作成する手段を有しているので、半導体集積回路の商談時や設計初期段階時においても、不足セルを検出し、不足セルを作成することができる。したがって、半導体集積回路の商談時や設計初期段階時においても、緻密なフロアプランを作成することができる。
【0011】本発明中、第2の発明は、表示手段に半導体集積回路のチップ面を表示し、このチップ面にセルを配置することができる半導体集積回路のレイアウト装置であって、I/Oバッファセルのピンアサインチェックレベルを選択する手段と、選択されたピンアサインチェックレベルでI/Oバッファセルのピンアサインチェックを行う手段を有するというものである。
【0012】本発明中、第2の発明によれば、I/Oバッファセルのピンアサインチェックレベルを選択する手段と、選択されたピンアサインチェックレベルでI/Oバッファセルのピンアサインチェックを行う手段を有しているので、半導体集積回路の商談時や設計初期段階時においても、半導体集積回路の使用目的に対応したチェックレベルのピンアサインチェックを行うことができる。したがって、半導体集積回路の商談時や設計初期段階時においても、緻密なフロアプランを作成することができる。
【0013】本発明中、第3の発明は、表示手段に半導体集積回路のチップ面を表示し、このチップ面にセルを配置することができる半導体集積回路のレイアウト装置であって、複数のセルを階層化して階層化ブロックを作成する手段を有するというものである。
【0014】本発明中、第3の発明によれば、複数のセルを階層化して階層化ブロックを作成する手段を有しているので、半導体集積回路の商談時や設計初期段階時においても、様々なケースの階層化を検討することができる。したがって、半導体集積回路の商談時や設計初期段階時においても、緻密なフロアプランを作成することができる。
【0015】
【発明の実施の形態】(第1の発明の一実施形態・・図1、図2)図1は本発明中、第1の発明の一実施形態の概念図である。図1中、100は標準的な各種のセルが登録されているライブラリ、101はチップ面に配置するセルのパラメータを入力するパラメータ入力手段、102はライブラリ100からライブラリデータを読み出すライブラリ制御手段である。
【0016】103は読み出されたライブラリデータ内に入力データにデータがあるか否かを判定するライブラリデータ判定手段であり、104はライブラリデータ判定命令を格納する判定命令メモリ、105はライブラリデータ判定部である。ライブラリデータ判定部105は、ライブラリ100から読み出されたライブラリデータ内に入力データに対応するデータがある場合には、このデータをライブラリメモリデータとして出力し、ない場合には、その旨を後述するライブラリデータ作成手段に伝達する。
【0017】106は指定セルのパラメータを表示するパラメータ表示手段、107は不足セルのライブラリデータを作成するライブラリデータ作成手段であり、108はライブラリデータ作成命令を格納するライブラリデータ作成命令メモリ、109はパラメータ表示手段106から指定セルのパラメータを読取るパラメータ読取り部、110はパラメータ読取り部109が読み込んだパラメータを持つセルのライブラリデータを生成するライブラリデータ生成部である。ライブラリデータ作成手段107は、作成したセルのライブラリデータをライブラリメモリデータとして出力するとともに、ライブラリ100に登録する。
【0018】図2は本実施形態で実行される処理手順を示す流れ図である。本実施形態においては、チップ面に配置するセルのパラメータがパラメータ入力手段101から入力されると(ステップS1−1)、ライブラリ制御手段102によりライブラリ100からライブラリデータが読み出され(ステップS1−2)、ライブラリデータ判定手段103においてライブラリデータ内に入力データがあるか否かが判定される(ステップS1−3)。
【0019】そして、ライブラリデータ内にパラメータにより指定されたセルのデータがある場合には、このデータがライブラリメモリデータとして出力される(ステップS1−4)。これに対して、ライブラリデータ内にパラメータにより指定されたセルのデータがない場合には、パラメータ表示手段106からパラメータが読み取られ(ステップS1−5)、不足セルのライブラリデータが作成され(ステップS1−6)、作成されたライブラリデータがライブラリメモリデータとして出力されるとともに、ライブラリ100に登録される(ステップS1−7)。
【0020】以上のように、本実施形態によれば、不足セルを検出する手段をなすライブラリデータ判定手段103と、不足セルを作成する手段をなすライブラリデータ作成手段107を有しているので、半導体集積回路の商談時や設計初期段階時においても、不足セルを検出し、不足セルを作成することができる。したがって、半導体集積回路の商談時や設計初期段階時においても、緻密なフロアプランを作成することができ、チップサイズの見積りを正確に行うことができる。
【0021】(第2の発明の一実施形態・・図3、図4)図3は本発明中、第2の発明の一実施形態の概念図である。図3中、200、201、202はI/Oバッファセルのピンアサインチェックレベルを異にするピンアサインチェックデータが登録されているライブラリ、203はピンアサインチェックレベル選択手段であり、204は用意されているピンアサインチェックレベルを表示するピンアサインチェックレベル表示部、205はピンアサインチェックレベル表示部204に表示されたピンアサインチェックレベルから使用するピンアサインチェックレベルを選択するためのセレクタである。
【0022】206はセレクタ205により選択されたピンアサインチェックレベルに対応するピンアサインチェックデータが登録されているライブラリからピンアサインチェックデータを読み出すライブラリ制御手段、207はライブラリ制御手段206が読み出したピンアサインチェックデータを保持するピンアサインチェックデータ保持手段である。
【0023】208はピンアサインチェックデータ生成手段であり、209はピンアサインチェック命令メモリ、210はチップ上にレイアウトされたI/Oバッファセルのピンアサインチェックデータを生成するピンアサインチェックデータ生成部である。
【0024】211はピンアサインチェックデータ比較手段であり、212はピンアサインチェックデータ比較命令メモリ、213はピンアサインチェックデータ生成部210が生成したピンアサインチェックデータとピンアサインチェックデータ保持手段207が保持するピンアサインチェックデータを比較するピンアサインチェックデータ比較部である。214はピンアサインチェックデータ比較部213から出力されるピンアサインチェック結果を表示するピンアサインチェック結果表示手段である。
【0025】図4は本実施形態で行われる処理手順を示す流れ図である。本実施形態においては、ピンアサインチェックレベル表示部204にピンアサインチェックレベルが表示され(ステップS2−1)、セレクタ205を介してピンアサインチェックレベルが選択されると(ステップS2−2)、ライブラリ制御手段206により、選択されたピンアサインチェックレベルに対応するピンアサインチェックデータを格納するライブラリからピンアサインチェックデータが読み出され(ステップS2−3)、読み出されたピンアサインチェックデータがピンアサインチェックデータ保持手段207に保持される(ステップS2−4)。
【0026】他方、ピンアサインチェックデータ生成部210によりピンアサインチェックデータが生成されると(ステップS2−5)、ピンアサインチェックデータ比較部213により、ピンアサインチェックデータ生成部210が生成したピンアサインチェックデータとピンアサインチェックデータ保持手段207が保持するピンアサインチェックデータが比較され(ステップS2−6)、ピンアサインチェックデータ比較結果表示手段214にピンアサインチェックデータ比較結果が表示される(ステップS2−7)。
【0027】以上のように、本実施形態によれば、I/Oバッファセルのピンアサインチェックレベルを選択し、選択されたピンアサインチェックレベルでI/Oバッファセルのピンアサインチェックを行うことができる手段を備えているので、半導体集積回路の商談時や設計初期段階時においても、半導体集積回路の使用目的に対応したチェックレベルのピンアサインチェックを行うことができる。したがって、半導体集積回路の商談時や設計初期段階時においても、緻密なフロアプランを作成することができ、チップサイズの見積りを正確に行うことができる。
【0028】また、本実施形態によれば、最適なレベルでのピンアサインチェックを行うことができるので、過剰なピンアサインチェックを行わないようにでき、開発工数の削減が可能になるとともに、チップの信頼性の向上を図ることができる。
【0029】(第3の発明の第1実施形態・・図5〜図8)図5は本発明中、第3の発明の第1実施形態の概念図である。図5中、300は階層化ブロック(HLB)サイズ指定手段、301は階層化ブロック生成手段であり、302は階層化ブロックのサイズを演算する階層化ブロックサイズ演算部、303は階層化ブロックサイズ演算部302で演算されたサイズに基づいて階層化ブロックデータを生成する階層化ブロックデータ生成部である。
【0030】304は図形情報制御手段であり、305は階層化ブロックサイズ指定手段300により指定されたサイズ内に存在する図形を検索する図形検索部、306は図形情報メモリデータから図形検索部305が検索した図形情報を取込む図形情報取込み部、307は図形情報メモリデータから図形情報取込み部306が取り込んだ図形情報を削除する図形情報削除部である。
【0031】308は図形情報取込み部306が取込んだ図形情報から階層化ブロックの内部図形を生成して階層化ブロック内部図形情報メモリデータを出力する階層化ブロック内部図形生成手段である。
【0032】309は階層化ブロックデータ生成部303から出力される階層化ブロック外部図形情報と階層化ブロック内部図形生成手段308から出力される階層化ブロック内部図形情報とを合成する命令を格納する合成命令メモリ、310は合成命令に基づいて合成して階層化してなる階層化ブロックの外形を図形情報メモリデータに登録する階層化ブロック外形登録部である。
【0033】図6は本実施形態で実行される処理手順を示す流れ図、図7は本実施形態が備えるデータテーブルを示す図であり、図7A、図7Bはチップデータテーブル、図7Cは階層化ブロックデータテーブルを示している。また、図8は表示手段の表示面に表示されたチップウインドウ(チップ面を表示するウインドウ)の一部分を示す図であり、図8中、312はチップ、313は論理モジュール、314〜319はメモリマクロである。
【0034】本実施形態においては、例えば、図8Aに示すように、チップウインドウに表示させたラバーバンド320で階層化ブロックの領域を指定することにより階層化ブロックのサイズが指定されると(ステップS3−1)、階層化ブロックサイズ演算部302で階層化ブロックのサイズが演算され、階層化ブロックデータ生成部303で階層化ブロックデータが作成される(ステップS3−2)。この時、図7Aに示すように、階層化ブロックデータテーブルのポインタをチップデータテーブルに格納する。
【0035】次に、図8Bに示すように、階層化する論理モジュール313およびメモリマクロ314〜317が指定され(ステップS3−3)、続いて、図7Bに示すように、図形検索部305で階層化する論理モジュール313およびメモリマクロ314〜317のデータDATA1〜DATA5がチップデータテーブルから検索され、図形情報取込み部306に取込まれる(ステップS3−4)。
【0036】次に、論理モジュール313およびメモリマクロ314〜317のデータDATA1〜DATA5をステップS3−2で作成したポインタの指し示す階層化ブロックデータテーブルに移動する(ステップS3−5)。このようにすると、図8Cに示すように、チップ内にフロアプランされた論理モジュール313およびメモリマクロ314〜317が階層化されてなる階層化ブロック321が表示される。
【0037】以上のように、本実施形態によれば、複数のセルを階層化する手段を備えているので、半導体集積回路の商談時や設計初期段階時においても、様々なケースの階層化を検討することができるので、半導体集積回路の商談時や設計初期段階時においても、緻密なフロアプランを作成することができ、チップサイズの見積りを正確に行うことができる。
【0038】(第3の発明の第2実施形態・・図9〜図11)図9は本発明中、第3の発明の第2実施形態が備える階層化ブロック内フロアプラン表示手段を示す図であり、本実施形態は、図5に示す第3の発明の第1実施形態に図9に示す階層化ブロック内フロアプラン表示手段を付加するというものである。図9に示す階層化ブロック内フロアプラン表示手段は、チップウインドウ内に階層化ブロックウインドウを表示し、この階層化ブロックウインドウに階層化ブロック内のフロアプランを表示するというものである。
【0039】図9中、400は座標検出手段であり、401はチップ上の座標を検出する座標検出部、402は座標検出部401の動作を制御する制御部である。403は階層化ブロック検索手段であり、404は図形メモリデータにアクセスして座標検出部401が検出した座標上の図形を検索する図形検索部、405は図形検索部404が検索した図形が階層化ブロックであるか否かを判定する階層化ブロック判定部である。
【0040】406は階層化ブロックウインドウ発生手段であり、407は階層化ブロックウインドウ生成命令メモリ、408は階層化ブロックのサイズを演算する演算部、409は電源配線パターン生成命令メモリ、410は階層化ブロック内の電源配線パターンを生成する演算部、411は図形メモリデータにアクセスして階層化ブロック内の搭載マクロのデータを読出す搭載マクロデータ読出し部、412は図形メモリデータから読み出された搭載マクロデータから階層化ブロックウインドウに表示する搭載マクロを生成する搭載マクロ生成部、413は階層化ブロックウインドウ表示手段である。
【0041】図10は本実施形態で実行される処理手順を示す流れ図、図11は表示手段の表示面を示す図であり、図11Aはチップウインドウの一部分、図11B〜図11Dは階層化ブロックウインドウを示している。本実施形態においては、例えば、図11Aに示すように、階層化ブロック321が指示されると(ステップS4−1)、図11Bに示すように、階層化ブロックウインドウ414が作成され、チップウインドウ内に表示される(ステップS4−2)。
【0042】次に、図11Cに示すように、電源配線パターンのうち、階層化ブロック321内の電源配線パターン415が作成され、階層化ブロックウインドウに表示され(ステップS4−3)、続いて、論理モジュール313およびメモリマクロ314〜317が表示される(ステップS4−4)。
【0043】以上のように、本実施形態によれば、階層化ブロック内のレイアウトがチップと共に可能となるので、階層化ブロックサイズの検討や階層化するセルの検討が容易になる。
【0044】(第3の発明の第3実施形態・・図12〜図16)図12は本発明中、第3の発明の第3実施形態が備える階層化ブロックサイズ変更手段を示す図であり、本実施形態は、図9に示す第3の発明の第2実施形態に図12に示す階層化ブロックサイズ変更手段を付加するというものである。
【0045】図12に示す階層化ブロックサイズ変更手段は、チップウインドウ内の階層化ブロックのサイズが変更されると、これに連動して、階層化ブロックウインドウ内の電源配線パターンのサイズも変更し、また、階層化ブロックウインドウ内の電源配線パターンのサイズが変更されると、これに連動して、チップウインドウ内の階層化ブロックのサイズも変更するというものである。
【0046】図12中、500は座標検出手段であり、501はチップ上の座標を検出する座標検出部、502は座標検出部501の動作を制御する制御部である。503はチップウインドウ内の階層化ブロックのサイズが変更されたとき、その増減量を検出する階層化ブロックサイズ増減量検出手段、504は階層化ブロックウインドウ内の電源配線パターンのサイズが変更されたとき、その増減量を検出する電源配線パターンサイズ増減量検出手段、505は階層化ブロックのサイズが変更されたときは、その増減量を通過させ、電源配線パターンのサイズが変更されたときは、その増減量を通過させるゲート回路である。
【0047】506は階層化ブロック発生手段であり、507は階層化ブロックサイズ変更命令メモリ、508は階層化ブロックのサイズを演算して増減量に対応した階層化ブロックを出力する演算部である。509は電源配線パターンを発生する電源配線パターン発生手段であり、510は電源配線パターンサイズ変更命令メモリ、511は階層化ブロックのサイズを演算して増減量に対応した電源配線パターンを出力する演算部である。
【0048】512は階層化ブロックが他のセルに重なるか否かを監視する図形関係監視手段であり、513は図形関係監視命令メモリ、514は階層化ブロックと他のセルとの位置を比較する比較部である。515は階層化ブロック表示手段、516は比較部514の出力が階層化ブロックが他のセルに重ならないとしている限り、電源配線パターンを電源配線パターン表示手段517に供給するゲート回路である。
【0049】図13は本実施形態において階層化ブロックのサイズが変更された場合に実行される処理手順を示す流れ図、図14は表示手段の表示面を示す図であり、図14Aはチップウインドウの一部分、図14Bは階層化ブロックウインドウを示している。
【0050】本実施形態においては、例えば、図14Aに示すように、サイズ変更対象として階層化ブロック321が指示され、階層化ブロック321の左下の角部がドラッグされて階層化ブロック321が拡大されると(ステップS5−1、S5−2)、階層化ブロックサイズ増減量検出手段503で階層化ブロック313のサイズの増分量が検出され(ステップS5−3)、階層化ブロック発生手段506で増分量に対応した階層化ブロック321が再作成され、チップウインドウに表示されるとともに、電源配線パターン発生手段509で電源配線パターン415が再作成され、階層化ブロックウインドウに表示される(ステップS5−4)。
【0051】図15は本実施形態において電源配線パターンのサイズが変更された場合に実行される処理手順を示す流れ図、図16は表示手段の表示面を示す図であり、図16Aはチップウインドウの一部分、図16Bは階層化ブロックウインドウを示している。
【0052】本実施形態においては、例えば、図16Bに示すように、電源配線パターン415の左下の角部がドラッグされて電源配線パターン415が拡大されると(ステップS6−1)、電源配線パターンサイズ増減量検出手段504で電源配線パターン415のサイズの増分量が検出され(ステップS6−2)、階層化ブロック発生手段506で増分量に対応した階層化ブロック321が再作成され、チップウインドウに表示されるとともに、電源配線パターン発生手段509で電源配線パターン415が再作成され、階層化ブロックウインドウに表示される(ステップS6−3)。
【0053】本実施形態によれば、チップウインドウ内の階層化ブロックのサイズを変更すると、これに連動させて、階層化ブロックウインドウ内の電源配線パターンのサイズを変更でき、また、階層化ブロックウインドウ内の電源配線パターンのサイズを変更すると、これに連動させて、チップウインドウ内の階層化ブロックのサイズを変更できる。したがって、チップにとって理想とする階層化ブロックのサイズと、階層化ブロックにとって理想とするフロアプランの妥協点を探ることが容易になる。
【0054】
【発明の効果】以上のように、本発明中、第1の発明によれば、半導体集積回路の商談時や設計初期段階時においても、不足セルを検出し、不足セルを作成することができるので、半導体集積回路の商談時や設計初期段階時においても、緻密なフロアプランを作成することができ、チップサイズの見積りを正確に行うことができる。
【0055】本発明中、第2の発明によれば、半導体集積回路の商談時や設計初期段階時においても、半導体集積回路の使用目的に対応したチェックレベルのピンアサインチェックを行うことができるので、半導体集積回路の商談時や設計初期段階時においても、緻密なフロアプランを作成することができ、チップサイズの見積りを正確に行うことができる。
【0056】本発明中、第3の発明によれば、半導体集積回路の商談時や設計初期段階時においても、様々なケースの階層化を検討することができるので、半導体集積回路の商談時や設計初期段階時においても、緻密なフロアプランを作成することができ、チップサイズの見積りを正確に行うことができる。




 

 


     NEWS
会社検索順位 特許の出願数の順位が発表

URL変更
平成6年
平成7年
平成8年
平成9年
平成10年
平成11年
平成12年
平成13年


 
   お問い合わせ info@patentjp.com patentjp.com   Copyright 2007-2013