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発明の名称 フォトセンサアレイおよびその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2001−332716(P2001−332716A)
公開日 平成13年11月30日(2001.11.30)
出願番号 特願2000−152828(P2000−152828)
出願日 平成12年5月24日(2000.5.24)
代理人 【識別番号】100096699
【弁理士】
【氏名又は名称】鹿嶋 英實
【テーマコード(参考)】
4M118
5F110
【Fターム(参考)】
4M118 AA01 AA10 AB01 BA05 CA11 CA21 CA23 CB06 FB03 FB09 FB13 FB24 FB30 GA02 GA03 GB05 GB08 GB11 GB15 
5F110 AA16 AA26 BB01 BB10 DD02 DD14 EE03 EE04 EE06 EE07 EE11 EE28 EE30 EE36 EE43 EE44 FF03 FF09 FF30 GG02 GG15 GG25 GG28 GG29 GG45 HK03 HK04 HK06 HK09 HK16 HK21 HK25 HK33 HK35 HK39 HM17 NN03 NN04 NN14 NN24 NN28 NN35
発明者 佐々木 誠
要約 目的


構成
特許請求の範囲
【請求項1】 励起光が入射される入射有効領域を有する半導体層と、前記半導体層の両端側にそれぞれ設けられたソース、ドレイン電極と、第1ゲート絶縁膜を介し、前記半導体層の下方に設けられた第1ゲート電極と、第2ゲート絶縁膜を介し、前記半導体層の上方に設けられた第2ゲート電極と、を各々備え、所定方向に互いに離間して配置された複数の光電変換素子と、前記複数の光電変換素子の前記ドレイン電極または前記ソース電極に共通に接続されたソース、ドレイン端子と、前記複数の光電変換素子の前記第1ゲート電極に共通に接続された第1ゲート端子と、前記複数の光電変換素子の前記第2ゲート電極に共通に接続された第2ゲート端子と、を有し、前記光電変換素子に設けられた前記第1ゲート電極または前記第2ゲート電極のいずれか一方は、第1の透明電極層により構成され、前記ソース端子又は前記ドレイン端子又は前記第1ゲート端子は、少なくとも前記第1の透明電極層を有して構成されていることを特徴とするフォトセンサアレイ。
【請求項2】 前記ソース端子又は前記ドレイン端子又は前記第1ゲート端子の最上層が、前記第1の透明電極層により構成されていることを特徴とする請求項1に記載のフォトセンサアレイ。
【請求項3】 前記フォトセンサアレイは、前記複数の光電変換素子の上方に絶縁膜を介して設けられたアース電極を備え、前記ソース端子又は前記ドレイン端子又は前記第1ゲート端子又は前記第2ゲート端子は、少なくとも前記アース電極を構成する第2の透明電極層を有して構成されていることを特徴とする請求項1記載のフォトセンサアレイ。
【請求項4】 少なくとも、前記ソース、ドレイン電極、前記ソース、ドレイン端子、および、前記ソース、ドレイン電極と前記ソース、ドレイン端子とを接続する配線の下層に、前記半導体層が延在して設けられていることを特徴とする請求項1乃至3のいずれかに記載のフォトセンサアレイ。
【請求項5】 前記複数の光電変換素子は、各々前記ソース、ドレイン端子、前記第1ゲート端子および前記第2ゲート端子を介して、各々ドレインドライバ、第1ゲートドライバおよび第2ゲートドライバに接続されることを特徴とする請求項1乃至4のいずれかに記載のフォトセンサアレイ。
【請求項6】 前記各光電変換素子の前記半導体層は、複数に分離され、前記複数の半導体層には、それぞれ前記ソース、ドレイン電極が設けられ、前記ソース電極は互いに接続され、前記ドレイン電極は互いに接続されていることを特徴とする請求項1乃至5のいずれかに記載のフォトセンサアレイ。
【請求項7】 前記半導体層における前記入射有効領域は複数あり、前記半導体層のチャネル方向に並んで配列されていることを特徴とする請求項1記載のフォトセンサアレイ。
【請求項8】 前記ソース、ドレイン電極は、励起光に対して不透明であることを特徴とする請求項1乃至7のいずれかに記載のフォトセンサアレイ。
【請求項9】 前記複数の光電変換素子の各々の前記複数の半導体層は、半導体層のチャネル長方向に並んで配列されることを特徴とする請求項6記載のフォトセンサアレイ。
【請求項10】 前記複数の光電変換素子は、デルタ配列されていることを特徴とする請求項1乃至9のいずれかに記載のフォトセンサアレイ。
【請求項11】 絶縁性基板上に、第1ゲート電極と、第1ゲート端子部に該第1ゲート電極と接続する第1ゲートベースパッドと、を形成する工程と、少なくとも前記第1ゲート電極上および前記第1ゲート端子部に、第1ゲート絶縁膜を形成した後、前記第1ゲート電極の上方に所定の形状を有し、励起光によりキャリアを生成する半導体層を形成する工程と、前記第1ゲート端子部に前記第1ゲートベースパッドを露出する第1開口部を形成する工程と、前記半導体層の両端側にそれぞれ設けられたソース、ドレイン電極と、ドレイン端子部に該ドレイン電極と接続するドレインベースパッドと、前記第1開口部を介して前記第1ゲート端子部に第1ゲート端子下層を形成する工程と、少なくとも前記第1ゲート端子下層、前記ソース、ドレイン電極および前記ドレイン端子部上に、第2ゲート絶縁膜を形成した後、前記第1ゲート端子下層および前記ドレインベースパッドを露出する第2開口部を形成する工程と、前記半導体層の上方に所定の形状を有する第2ゲート電極と、第2ゲート端子部に該第2ゲート電極と接続する第2ゲートベースパッドと、前記第2開口部を介して第1ゲート端子下層と接続する第1ゲート端子上層又は前記ドレインベースパッドと接続するドレイン端子上層と、を形成する工程と、を有していることを特徴とするフォトセンサアレイの製造方法。
【請求項12】 少なくとも前記第1ゲート端子上層又は前記ドレイン端子上層は、前記第2ゲート電極と同一の透明電極層により構成されていることを特徴とする請求項11記載のフォトセンサアレイの製造方法。
【請求項13】 少なくとも前記第1ゲート端子部、前記ドレイン端子部、前記第2ゲート電極および第2ゲート端子部上に、保護絶縁膜を形成した後、前記第1ゲート端子部、前記ドレイン端子部および前記第2ゲート端子部を露出する第3開口部を形成する工程と、前記保護絶縁膜上に、所定の形状を有するアース電極と、前記第3開口部を介して、前記第1ゲート端子部に第1ゲート端子最上層、又は前記ドレイン端子部にドレイン端子最上層、又は第2ゲート端子部に第2ゲート端子上層と、を形成する工程を有することを特徴とする請求項11または12記載のフォトセンサアレイの製造方法。
【請求項14】 前記第1ゲート端子最上層、又は前記ドレイン端子最上層又は前記第2ゲート端子上層は、前記アース電極と同一の透明電極層により構成されていることを特徴とする請求項13記載のフォトセンサアレイの製造方法。
【請求項15】 少なくとも前記ソース、ドレイン電極、前記ソース、ドレイン端子部および前記ソース、ドレイン電極と前記ソース、ドレイン端子部を接続する配線層の下方に、前記半導体層が延在して設けられていることを特徴とする請求項11乃至14のいずれかに記載のフォトセンサアレイの製造方法。
発明の詳細な説明
【0001】
【発明の属する技術分野】本発明は、フォトセンサアレイおよびその製造方法に関し、特に、共通の半導体層に対して上方および下方に各々トップゲート電極およびボトムゲート電極を備えたダブルゲート構造を有する薄膜トランジスタによる光電変換素子(フォトセンサ)を2次元配列して構成されるフォトセンサアレイ、および、その製造方法に関する。
【0002】
【従来の技術】従来、印刷物や写真、あるいは、指紋等の微細な凹凸の形状等を読み取る2次元画像の読取装置として、光電変換素子(フォトセンサ)をマトリクス状に配列して構成されるフォトセンサアレイを有する構造のものがある。このようなフォトセンサアレイとして、一般に、CCD(Charge Coupled Device)等の固体撮像デバイスが用いられている。
【0003】CCDは、周知の通り、フォトダイオードやトランジスタ等のフォトセンサをマトリクス状に配列した構成を有し、各フォトセンサの受光部に照射された光量に対応して発生する電子−正孔対の量(電荷量)を、水平走査回路および垂直走査回路により検出し、照射光の輝度を検知している。このようなCCDを用いたフォトセンサシステムにおいては、走査された各フォトセンサを選択状態にするための選択トランジスタを個別に設ける必要があるため、画素数が増大するにしたがってシステム自体が大型化するという問題を有している。
【0004】そこで、近年、このような問題を解決するための構成として、フォトセンサ自体にフォトセンス機能と選択トランジスタ機能とを持たせた、いわゆる、ダブルゲート構造を有する薄膜トランジスタ(以下、ダブルゲート型フォトセンサという)を画像読取装置に適用して、システムの小型化、および、画素の高密度化を図る試みがなされている。
【0005】このようなフォトセンサを用いた画像読取装置は、概略、ガラス基板の一面側に、共通の半導体層に対して上方(上層)および下方(下層)に各々トップゲート電極およびボトムゲート電極を備えたダブルゲート型フォトセンサをマトリクス状に形成して、フォトセンサアレイを構成し、例えば、ガラス基板の背面側に設けられた光源から照射光を照射して、フォトセンサアレイ上方の検知面に載置された指から指紋等の2次元画像の画像パターンに応じた反射光を、ダブルゲート型フォトセンサにより明暗情報として検出し、2次元画像を読み取るものである。
【0006】ここで、フォトセンサアレイによる画像の読み取り動作は、リセットパルスの印加による初期化終了時から読み出しパルスが印加されるまでの光蓄積期間において、各ダブルゲート型フォトセンサ毎に蓄積されるキャリヤ(正孔)の蓄積量に基づいて、明暗情報が検出される。なお、ダブルゲート型フォトセンサ、および、フォトセンサアレイの具体的な構成および動作については、後述する。
【0007】
【発明が解決しようとする課題】ところで、上述したような2次元画像の読取装置に適用されるフォトセンサシステムにおいては、フォトセンサがマトリクス状に配列されるアレイ領域の周囲にパッド部が配置され、このパッド部を介して、フォトセンサアレイを駆動するためのゲートドライバやドレインドライバ等の周辺回路に接続されている。ここで、フォトセンサアレイを構成するダブルゲート型フォトセンサは、上述したように、ガラス基板上に設けられた共通の半導体層に対して上層および下層に各々トップゲート電極およびボトムゲート電極を備えた構成を有しているので、その断面構造は、必然的に積層構造となるうえ、アレイ領域とパッド部における断面構造を異ならせたり、個別の製造プロセスを適用すると、導電層および絶縁層の成膜、パターニング工程が著しく増加し、製造コストの上昇、製造時間の増大を招くという問題を有していた。
【0008】また、フォトセンサアレイの積層構造において、比較的下層に形成される導電層と、比較的上層に形成される導電層とでは、周辺回路との接続を行うパッド部における段差に差異が生じ、周辺回路との接合性に劣化を生じやすくなるという問題を有していた。さらに、比較的上層に形成される導電層は、下層の導電層等による段差の影響を受けやすくなり、断線の危険性が高くなるという問題も有していた。
【0009】そこで、本発明は、上述した問題点に鑑み、製造プロセスを削減しつつ、フォトセンサアレイと周辺回路との接合性の改善、導電層の断線の抑制を図ることができるフォトセンサアレイの構造と、その製造方法を提供することを目的とする。
【0010】
【課題を解決するための手段】請求項1記載のフォトセンサアレイは、励起光が入射される入射有効領域を有する半導体層と、前記半導体層の両端側にそれぞれ設けられたソース、ドレイン電極と、第1ゲート絶縁膜を介し、前記半導体層の下方に設けられた第1ゲート電極と、第2ゲート絶縁膜を介し、前記半導体層の上方に設けられた第2ゲート電極と、を各々備え、所定方向に互いに離間して配置された複数の光電変換素子と、前記複数の光電変換素子の前記ドレイン電極または前記ソース電極に共通に接続されたソース、ドレイン端子と、前記複数の光電変換素子の前記第1ゲート電極に共通に接続された第1ゲート端子と、前記複数の光電変換素子の前記第2ゲート電極に共通に接続された第2ゲート端子と、を有し、前記光電変換素子に設けられた前記第1ゲート電極または前記第2ゲート電極のいずれか一方は、第1の透明電極層により構成され、前記ソース端子又は前記ドレイン端子又は前記第1ゲート端子は、少なくとも前記第1の透明電極層を有して構成されていることを特徴とする。
【0011】請求項1記載の発明によれば、ソース、ドレイン端子、第1ゲート端子および第2ゲート端子のいずれかが、第1ゲート電極または前記第2ゲート電極を構成する透明電極層を含む積層構造を有しているので、各端子の構成を厚く形成することができるのでシート抵抗を低くし、また端子の形状不良を抑制しつつ、周辺回路との良好な電気的接続状態を実現することができる。特に、透明電極層をITOとすると、ITO以外の金属端子に比べ周辺回路との接合性を向上することができる。
【0012】また、請求項2または3記載の発明によれば、ソース、ドレイン端子、第1ゲート端子および第2ゲート端子のいずれかは、構成する積層構造のうち、少なくとも最上層が、透明電極層により構成されているものであればよい。これにより、半導体層に対する励起光の入射側に形成される電極層と同一の材料かつ同一の工程を用いて、各端子を積層形成することができる。ここで、光電変換素子の最上層に形成される透明電極層に、所定の電位(接地電位)を印加することにより、画像読み取り時に被写体に帯電した電荷を放電することができ、光電変換素子の静電破壊や動作不良を防止することができる。
【0013】また、少なくとも、ソース、ドレイン電極、ソース、ドレイン端子およびソース、ドレイン配線の下層に、半導体層が延在して設けられているものであってもよく、これにより、各端子部の積層構造をより厚く形成することができ、端子の形状不良を一層抑制して、周辺回路との接合性をさらに向上させることができるとともに、半導体層よりも上層に設けられる絶縁層や第2ゲート電極等の導電層に生じる段差を緩和することができ、絶縁特性や信号伝達特性の劣化等を抑制することができる。また、上記構成を有する複数の光電変換素子は、各端子を介してドレインドライバ、第1ゲートドライバ及び第2ゲートドライバ等の所定の周辺回路に接続されるので、良好な絶縁特性や信号伝達特性、接合性を有するフォトセンサシステムを簡易な製造プロセスにより抵抗することができる。
【0014】また、請求項6記載の発明によれば、半導体層のソース、ドレイン電極間の励起光が入射される有効領域が、容易に所定の形状比率を満たすように構成することが可能になり、光検知領域の偏りを改善するように任意に配置することができる。したがって、半導体層の入射有効領域を最適な形状比率になるように設定することができるので、励起光の入射量が微量であっても十分ソース−ドレイン電流を流すことができ、良好な受光感度を実現することができる。請求項6記載のフォトセンサアレイにおいて、複数の半導体層のソース電極は互いに接続され、複数の半導体層のドレイン電極は互いに接続されていてもよく、ソース電極又はドレイン電極が、複数の半導体層のうち隣接する2つに跨って形成されていてもよい。
【0015】また、複数の光電変換素子の各々の複数の半導体層が、半導体層のチャネル長方向に並んで配列されていてもよい。さらに、複数の光電変換素子がデルタ配列されていれば、2次元的に隣接する光電変換素子間の距離をより均等にすることができるため、同じ被写体をフォトセンサアレイに対し平面的に異なる角度で載置したときの、方向に応じて異なる受光感度の不均一さによる光情報のずれを抑制することができるので、被写体が載置する角度の制限が少なくて済み、一層の画像読み取り特性に優れたフォトセンサアレイを実現することができる。
【0016】請求項11記載のフォトセンサアレイの製造方法は、絶縁性基板上に、第1ゲート電極と、第1ゲート端子部に該第1ゲート電極と接続する第1ゲートベースパッドと、を形成する工程と、少なくとも前記第1ゲート電極上および前記第1ゲート端子部に、第1ゲート絶縁膜を形成した後、前記第1ゲート電極の上方に所定の形状を有し、励起光によりキャリアを生成する半導体層を形成する工程と、前記第1ゲート端子部に前記第1ゲートベースパッドを露出する第1開口部を形成する工程と、前記半導体層の両端側にそれぞれ設けられたソース、ドレイン電極と、ドレイン端子部に該ドレイン電極と接続するドレインベースパッドと、前記第1開口部を介して前記第1ゲート端子部に第1ゲート端子下層を形成する工程と、少なくとも前記第1ゲート端子下層、前記ソース、ドレイン電極および前記ドレイン端子部上に、第2ゲート絶縁膜を形成した後、前記第1ゲート端子下層および前記ドレインベースパッドを露出する第2開口部を形成する工程と、前記半導体層の上方に所定の形状を有する第2ゲート電極と、第2ゲート端子部に該第2ゲート電極と接続する第2ゲートベースパッドと、前記第2開口部を介して第1ゲート端子下層と接続する第1ゲート端子上層又は前記ドレインベースパッドと接続するドレイン端子上層と、を形成する工程と、を有していることを特徴とする。
【0017】請求項11記載の発明によれば、フォトセンサアレイを構成する光電変換素子の各導電層と同一の材料かつ同一の工程で、第1ゲート端子、ドレイン端子、のいずれかを構成する各電極層を積層形成しているので、フォトセンサアレイ全体を共通する一連の製造プロセスで各構成の形成や処理を行うことができ、製造プロセスを削減して、製造コストの低減や製造時間の短縮を図ることができるとともに、第1ゲート端子、ドレイン端子、のいずれかを構成する各電極層を良好に厚くし端子のシート抵抗を低くすることができる。
【0018】また、請求項13記載の発明によれば、保護絶縁膜上に、アース電極と、第1ゲート端子最上層又はドレイン端子最上層又は第2ゲート端子上層と、を同一の工程で形成するものであってもよい。これにより、製造プロセスを増加することなく、被写体に帯電した電荷による光電変換素子の静電破壊や動作不良を防止することができるとともに、各端子の積層構造をより厚く形成して周辺回路との接合性をより向上させることができる。また、ドレイン端子、第1ゲート端子および第2ゲート端子を構成する積層構造のうち、少なくとも最上層となる導電層が、透明電極層により構成されているものであればよい。これにより、半導体層に対する励起光の入射側に形成される電極層と同一の材料かつ同一の工程を用いて、製造プロセスを増加することなく、各端子を積層形成することができる。
【0019】また、少なくとも、ソース、ドレイン電極、ソース、ドレイン端子およびソース、ドレイン配線の下層に、半導体層が延在して設けられているものであってもよく、これにより、各端子部の積層構造をより厚く形成して低シート抵抗化し、端子の形状不良を一層抑制し、周辺回路との接合性をさらに向上させることができるとともに、半導体層よりも上層に設けられる絶縁層や第2ゲート電極等の導電層に生じる段差を緩和して、絶縁特性や信号伝達特性の劣化等を抑制することができるフォトセンサシステムを簡易な製造プロセスで提供することができる。
【0020】
【発明の実施の形態】以下に、本発明に係るフォトセンサアレイおよびその製造方法について、実施の形態を示して詳しく説明する。まず、本発明に係るフォトセンサアレイに適用されるダブルゲート型フォトセンサについて、図面を参照して説明する。図1は、ダブルゲート型フォトセンサの基本構造を示す概略断面図である。
【0021】図1(a)に示すように、ダブルゲート型フォトセンサ10は、励起光(ここでは、可視光)が入射されると電子−正孔対が生成されるアモルファスシリコン等の半導体層(チャネル層)24と、半導体層24の両端にそれぞれ設けられたnシリコンからなる不純物層26a、26bと、不純物層26a、26b上に形成されたクロム、クロム合金、アルミ、アルミ合金等から選択された可視光に対して不透明のドレイン電極27aおよびソース電極27bと、半導体層24の上方(図面上方)にブロック絶縁膜25および上部(トップ)ゲート絶縁膜28を介して形成されたITO(Indium-Tin-Oxide:インジウム−スズ酸化物)等の透明導電膜からなり、可視光に対して透過性を示すトップゲート電極29と、半導体層24の下方(図面下方)に下部(ボトム)ゲート絶縁膜23を介して形成されたクロム、クロム合金、アルミ、アルミ合金等の可視光に対して不透明なボトムゲート電極22と、を有して構成されている。
【0022】なお、図1(a)において、トップゲート電極29、トップゲート絶縁膜28、ボトムゲート絶縁膜23、および、トップゲート電極29上に設けられる保護絶縁膜30は、いずれも半導体層24を励起する可視光に対して透過率の高い材質により構成され、一方、ボトムゲート電極22は、可視光の透過を遮断する材質により構成されることにより、図面上方から入射する光のみを検知する構造を有している。
【0023】すなわち、ダブルゲート型フォトセンサ10は、半導体層24を共通のチャネル領域として、半導体層24、ドレイン電極27a、ソース電極27b、およびトップゲート電極29により形成される上部MOSトランジスタと、半導体層24、ドレイン電極27a、ソース電極27bおよびボトムゲート電極22により形成される下部MOSトランジスタと、からなる2つのMOSトランジスタを組み合わせた構造が、ガラス基板等の透明な絶縁性基板21上に形成されている。そして、このようなダブルゲート型フォトセンサ10は、一般に、図1(b)に示すような等価回路により表される。ここで、TGはトップゲート端子、BGはボトムゲート端子、Sはソース端子、Dはドレイン端子である。
【0024】次に、上述したダブルゲート型フォトセンサを2次元配列して構成されるフォトセンサアレイを備えたフォトセンサシステムについて、図面を参照して簡単に説明する。図2は、ダブルゲート型フォトセンサを2次元配列して構成されるフォトセンサアレイを備えたフォトセンサシステムの概略構成図である。
【0025】図2に示すように、フォトセンサシステムは、大別して、多数のダブルゲート型フォトセンサ10を、例えば、n行×m列のマトリクス状に配列したフォトセンサアレイ100と、各ダブルゲート型フォトセンサ10のトップゲート端子TG(トップゲート電極29)およびボトムゲート端子BG(ボトムゲート電極22)を各々行方向に接続して伸延するトップゲートライン101およびボトムゲートライン102と、各ダブルゲート型フォトセンサ10のドレイン端子D(ドレイン電極27a)を列方向に接続したドレインライン103と、ソース端子S(ソース電極27b)を列方向に接続したソースライン104と、フォトセンサアレイ100の周辺部に配置され、トップゲートライン101に接続されたトップゲートパッド群111、ボトムゲートライン102に接続されたボトムゲートパッド群121、ドレインライン103に接続されたドレインパッド群131、ソースライン104に接続されたソースパッド群141(ただし、個数は1以上)と、トップゲートパッド群111を介して、トップゲートライン101に接続されたトップゲートドライバ110と、ボトムゲートパッド群121を介して、ボトムゲートライン102に接続されたボトムゲートドライバ120と、ドレインパッド群131を介して、ドレインライン103に接続されたコラムスイッチ132、プリチャージスイッチ133、アンプ134からなるドレインドライバ(出力回路部)130と、を有して構成されている。
【0026】ここで、トップゲートライン101は、トップゲート電極29とともに、ITO等の透明導電膜で一体的に形成され、ボトムゲートライン102、ドレインライン103並びにソースライン104は、それぞれボトムゲート電極22、ドレイン電極27a、ソース電極27bと同一の励起光に不透明な材料で一体的に形成されている。また、ソースライン104は、ソースパッド群141を介して接地電位に接続されている。なお、図2において、φtgおよびφbgは、それぞれリセットパルスφT1、φT2、…φTi、…φTn、および、読み出しパルスφB1、φB2、…φBi、…φBnを生成するための制御信号、φpgは、プリチャージ電圧Vpgを印加するタイミングを制御するプリチャージ信号である。
【0027】このような構成において、トップゲートドライバ110からトップゲートライン101を介して、トップゲート端子TGに電圧を印加することにより、フォトセンス機能が実現され、ボトムゲートドライバ112からボトムゲートライン102を介して、ボトムゲート端子BGに電圧を印加し、ドレインライン103を介して検出信号をトレインドライバ130に取り込んでシリアルデータ又はパラレルデータとして出力(Vout)することにより、選択読み出し機能が実現される。
【0028】次に、上述したフォトセンサシステムの駆動制御方法について、図面を参照して説明する。図3は、フォトセンサシステムの駆動制御方法の一例を示すタイミングチャートであり、図4は、ダブルゲート型フォトセンサの動作概念図であり、図5は、フォトセンサシステムの出力電圧の光応答特性を示す図である。ここでは、上述したダブルゲート型フォトセンサおよびフォトセンサシステムの構成(図1、図2)を適宜参照して説明する。まず、リセット動作においては、図3、図4(a)に示すように、i番目の行のトップゲートライン101にパルス電圧(リセットパルス;例えばVtg=+15Vのハイレベル)φTiを印加して、各ダブルゲート型フォトセンサ10の半導体層24、および、ブロック絶縁膜25における半導体層24との界面近傍に蓄積されているキャリア(ここでは、正孔)を放出する(リセット期間Treset)。
【0029】次いで、光蓄積動作においては、図3、図4(b)に示すように、トップゲートライン101にローレベル(例えばVtg=−15V)のバイアス電圧φTiを印加することにより、リセット動作を終了し、キャリヤ蓄積動作による光蓄積期間Taがスタートする。光蓄積期間Taにおいては、トップゲート電極側から入射した光量に応じて半導体層24の入射有効領域、すなわちキャリア発生領域で生成された電子−正孔対が生成され、半導体層24、および、ブロック絶縁膜25における半導体層24との界面近傍、すなわちチャネル領域周辺に正孔が蓄積される。
【0030】そして、プリチャージ動作においては、図3、図4(c)に示すように、光蓄積期間Taに並行して、プリチャージ信号φpgに基づいてドレインライン103に所定の電圧(プリチャージ電圧)Vpgを印加し、ドレイン電極27aに電荷を保持させる(プリチャージ期間Tprch)。次いで、読み出し動作においては、図3、図4(d)に示すように、プリチャージ期間Tprchを経過した後、ボトムゲートライン102にハイレベル(例えばVbg=+10V)のバイアス電圧(読み出し選択信号;以下、読み出しパルスという)φBiを印加することにより、ダブルゲート型フォトセンサ10をON状態にする(読み出し期間Tread)。
【0031】ここで、読み出し期間Treadにおいては、チャネル領域に蓄積されたキャリア(正孔)が逆極性のトップゲート端子TGに印加されたVtg(−15V)を緩和する方向に働くため、ボトムゲート端子BGのVbgによりnチャネルが形成され、ドレイン電流に応じてドレインライン103のドレインライン電圧VDは、図5(a)に示すように、プリチャージ電圧Vpgから時間の経過とともに徐々に低下する傾向を示す。
【0032】すなわち、光蓄積期間Taにおける光蓄積状態が暗状態で、チャネル領域にキャリヤ(正孔)が蓄積されていない場合には、図4(e)、図5(a)に示すように、トップゲート端子TGに負バイアスをかけることによって、ボトムゲート端子BGの正バイアスが打ち消され、ダブルゲート型フォトセンサ10はOFF状態となり、ドレイン電圧、すなわち、ドレインライン103の電圧VDが、ほぼそのまま保持されることになる。
【0033】一方、光蓄積状態が明状態の場合には、図4(d)、図5(a)に示すように、チャネル領域に入射光量に応じたキャリヤ(正孔)が捕獲されているため、トップゲート端子TGの負バイアスを打ち消すように作用し、この打ち消された分だけボトムゲート端子BGの正バイアスによって、ダブルゲート型フォトセンサ10はON状態となる。そして、この入射光量に応じたON抵抗に従って、ドレインライン103の電圧VDは、低下することになる。
【0034】したがって、図5(a)に示したように、ドレインライン103の電圧VDの変化傾向は、トップゲート端子TGへのリセットパルスφTiの印加によるリセット動作の終了時点から、ボトムゲート端子BGに読み出しパルスφBiが印加されるまでの時間(光蓄積期間Ta)に受光した光量に深く関連し、蓄積されたキャリアが少ない場合には緩やかに低下する傾向を示し、また、蓄積されたキャリアが多い場合には急峻に低下する傾向を示す。そのため、読み出し期間Treadがスタートして、所定の時間経過後のドレインライン103の電圧VDを検出することにより、あるいは、所定のしきい値電圧を基準にして、その電圧に至るまでの時間を検出することにより、照射光の光量が換算される。
【0035】上述した一連の画像読み取り動作を1サイクルとして、i+1番目の行のダブルゲート型フォトセンサ10にも同等の処理手順を繰り返すことにより、ダブルゲート型フォトセンサ10を2次元のセンサシステムとして動作させることができる。なお、図3に示したタイミングチャートにおいて、プリチャージ期間Tprchの経過後、図4(f)、(g)に示すように、ボトムゲートライン102にローレベル(例えばVbg=0V)を印加した状態を継続すると、ダブルゲート型フォトセンサ10はOFF状態を持続し、図5(b)に示すように、ドレインライン103の電圧VDは、プリチャージ電圧Vpgを保持する。このように、ボトムゲートライン102への電圧の印加状態により、ダブルゲート型フォトセンサ10の読み出し状態を選択する選択機能が実現される。
【0036】図6は、上述したようなフォトセンサシステムを適用した2次元画像の画像読取装置の要部断面図である。図6に示すように、指紋等の2次元画像を読み取る画像読取装置においては、ダブルゲート型フォトセンサ10が形成されたガラス基板(絶縁性基板)21下方側に設けられたバックライト(面光源)40から照射光R1を入射させ、この照射光R1がダブルゲート型フォトセンサ10の形成領域を除く、透明な絶縁性基板21と絶縁膜23、28、30を透過して、保護絶縁膜30上の被写体50に照射される。
【0037】そして、被写体50の画像パターン(あるいは、凹凸パターン)によって決まる反射率(明暗情報)に応じた反射光R2が、透明な絶縁膜30、28、25およびトップゲート電極29を透過して半導体層24に入射することにより、被写体50の画像パターンに対応したキャリヤが蓄積され、上述した一連の駆動制御方法にしたがって、被写体50の画像パターンを明暗情報として読み取ることができる。
【0038】次に、本発明に係るフォトセンサアレイについて、具体的な実施の形態を示して説明する。なお、以下に示す実施形態においては、光電変換素子(フォトセンサ)として、上述したダブルゲート型フォトセンサを適用し、トップゲート電極を第1ゲート電極として電圧を印加することにより、フォトセンス機能を実現するとともに、ボトムゲート電極を第2ゲート電極として電圧を印加することにより、チャネル領域に蓄積された電荷量を読み出す機能を実現するものとして説明する。
【0039】<第1の実施形態>図7は、本発明に係るフォトセンサアレイにおける第1の実施形態の一構成例を示す要部断面図である。ここでは、図1に示した構成と同等のダブルゲート型フォトセンサを適用して、フォトセンサアレイを構成する場合について説明する。なお、図示の都合上、アレイ領域に形成された単一のダブルゲート型フォトセンサのみを示す。また、上述した構成(図1)と同等の構成については、同一の符号を付して、その説明を簡略化する。
【0040】図7に示すように、本構成例におけるフォトセンサアレイ100Aは、大別して、フォトセンサをマトリクス状に配列して構成されるアレイ領域Aaと、アレイ領域Aaの周辺部に配置され、ドライバ等の周辺回路との電気的な接続が行われるパッド領域Apと、を有している。アレイ領域Aaは、上述した図1の構成と同様に、アモルファスシリコン等の半導体層24と、半導体層24の両端にそれぞれ設けられた不純物層26a、26bと、不純物層26a、26b上に形成されたドレイン電極27aおよびソース電極27bと、半導体層24上に設けられたブロック絶縁膜25と、半導体層24の上方にトップゲート絶縁膜28を介して形成されたトップゲート電極29と、半導体層24の下方にボトムゲート絶縁膜23を介して形成されたボトムゲート電極22と、を有して構成された複数のフォトセンサ(図7では、便宜的に1個のみを表記)が、絶縁性基板21上にマトリクス状に配列されている。
【0041】ここで、ブロック絶縁膜25、トップゲート絶縁膜28、ボトムゲート絶縁膜23、保護絶縁膜30は、例えば、窒化シリコン(SiN)等の透光性を有する絶縁膜により構成され、また、トップゲート電極29およびトップゲートライン101は、ITO等の励起光に透過性を示す導電膜からなり、ともに可視光に対して高い透過率を示す。一方、少なくともボトムゲート電極22およびボトムゲートライン102は、クロム等の励起光の透過を遮断する材質により構成されている。
【0042】また、パッド領域Apには、ボトムゲート電極22から延在するボトムゲートライン102の端部に形成されたボトムゲートパッド部Pb(ボトムゲートパッド群121)と、ドレイン電極27aから延在するドレインライン103の端部に形成されたドレインパッド部Pd(ドレインパッド群131)と、トップゲート電極29から延在するトップゲートライン101の端部に形成されたトップゲートパッド部Pt(トップゲートパッド群111)と、が各々所定のピッチで配列されている。
【0043】ここで、ボトムゲートパッド部Pbは、ボトムゲート電極22およびボトムゲートライン102と一体的に形成されたベースパッド22a上に、ドレイン電極27aおよびソース電極27bと同一の導電性材料(例えば、クロム)により構成された第1のボトムパッド電極層22bと、トップゲート電極29と同一の導電性材料(例えば、ITO)により構成された第2のボトムパッド電極層22cが積層された構成を有し、最上層となる第2のボトムパッド電極層22cが、保護絶縁膜30に形成された開口部から露出して、例えば、ボトムゲートドライバ120側に設けられたバンプ(外部端子)Bbを介して電気的に接続される。
【0044】また、ドレインパッド部Pdは、ドレインライン102と一体的に形成されたベースパッド27x上に、トップゲート電極29と同一の導電性材料(例えば、ITO)により構成された第1のドレインパッド電極層27yが積層された構成を有し、最上層となる第1のドレインパッド電極層27yが、保護絶縁膜30から露出して、例えば、ドレインドライバ130(コラムスイッチ132)側に設けられたバンプBdを介して電気的に接続される。
【0045】さらに、トップゲートパッド部Ptは、トップゲートライン101と一体的に形成されたベースパッド29aが保護絶縁膜30から直接露出して、例えば、トップゲートドライバ110側に設けられたバンプBtを介して電気的に接続される。すなわち、ダブルゲート型フォトセンサを適用したフォトセンサアレイにおいては、上述したようにフォトセンサの断面構造が積層構造となるため、アレイ領域およびパッド領域に同等の構成を適用した場合、パッド部に形成される開口部の段差が顕著になり、取り出し電極(パッド部の電極層)の形状不良やドライバ側のバンプとの接合不良等を生じる可能性があった。
【0046】これに対して、本構成例に係るフォトセンサアレイにおいては、パッド領域に形成されるパッド部(特に、ボトムゲートパッド部Pbおよびドレインパッド部Pd)を複数の電極層からなる積層構造としているので、電極層を厚く形成して形状不良を抑制することができるとともに、ドライバ側のバンプとの接合性を向上することができる。また、フォトセンサアレイ100Aは、第2のボトムパッド電極層22c、第1のドレインパッド電極層27yの両方を備えていたが、いずれかのみでもよい。そして図示しないがソースパッド群141は、ドレインパッド部Pdのベースパッド27x、第1のドレインパッド電極層27yと同様に2層構造としてもよく、またベースパッド27xと同じ層からなる1層構造としてもよい。
【0047】図8は、本発明に係るフォトセンサアレイにおける第1の実施形態の他の構成例を示す要部断面図である。ここでは、1素子当たりにフォトセンサ部となる半導体層を2個備えたダブルゲート型フォトセンサによりフォトセンサアレイを構成する場合について説明する。なお、図示の都合上、アレイ領域に形成された単一のダブルゲート型フォトセンサのみを示す。また、上述した構成(図1、図7参照)と同等の構成については、同一の符号を付して、その説明を省略する。
【0048】図8に示すように、本構成例におけるフォトセンサアレイ100Bは、図7に示した構成と同様に、アレイ領域Aaとパッド領域Apとを有して構成され、アレイ領域Aaには、並列に配置され、可視光が入射されると電子−正孔対を発生するアモルファスシリコン等の半導体層24a、24bと、各半導体層24a、24bの両端にそれぞれ設けられたnシリコンからなる不純物層26a、26bおよび26c、26dと、各半導体層24a、24bの不純物層26b、26c上に延在し、半導体層24a、24b間に跨って形成された単一のソース電極27bと、各半導体層24a、24bを挟んでソース電極27bに対向し、不純物層26a、26d上に形成されるとともに、図示しない部分で電気的に接続されたドレイン電極27a、27cと、半導体層24a上に設けられたブロック絶縁膜25aと、半導体層24bの上に設けられたブロック絶縁膜25bと、各半導体層24a、24bの上方に共通のトップゲート絶縁膜28を介して形成された単一のトップゲート電極29と、各半導体層24a、24bの下方に共通のボトムゲート絶縁膜23を介して形成された単一のボトムゲート電極22と、を有して構成された複数のフォトセンサ(図8では、便宜的に1個のみを表記)が、絶縁性基板21上にマトリクス状に配列されている。なお、パッド領域Apは、図7に示した構成と同様に、積層構造を有するパッド部を有している。
【0049】すなわち、本構成例におけるフォトセンサアレイ100Bに適用されるダブルゲート型フォトセンサは、絶縁性基板21上に、半導体層24aを共通のチャネル領域として、半導体層24a、ドレイン電極27a、ソース電極27b、トップゲート絶縁膜28およびトップゲート電極29により形成される第1の上部MOSトランジスタと、半導体層24a、ドレイン電極27a、ソース電極27b、ボトムゲート絶縁膜23およびボトムゲート電極22により形成される第1の下部MOSトランジスタからなる第1のダブルゲート型フォトセンサ、および、半導体層24bを共通のチャネル領域として、半導体層24b、ソース電極27b、ドレイン電極27c、トップゲート絶縁膜28およびトップゲート電極29により形成される第2の上部MOSトランジスタと、半導体層24b、ソース電極27b、ドレイン電極27c、ボトムゲート絶縁膜23およびボトムゲート電極22により形成される第2の下部MOSトランジスタからなる第2のダブルゲート型フォトセンサを、並列に連結配置した構成を有している。
【0050】このような構成を有するフォトセンサアレイ100Bによれば、上述した構成例と同様に、パッド部を積層構造とすることができるので、電極層の形状不良を抑制することができるとともに、ドライバとの接合性を向上することができる。また、第1および第2のダブルゲート型フォトセンサを構成するトップゲート電極29とボトムゲート電極22を、各々共通電極により構成し、かつ、ドレイン電極27a、27cを共通のソース電極27bに対向して、分割(または、分岐)した構成を有しているので、フォトセンサ部となる半導体層が1素子当たり2個備えたダブルゲート型フォトセンサを、上述した駆動制御方法を適用して、1素子当たり1個の半導体層を備えたダブルゲート型フォトセンサと同様に動作させることができる。
【0051】次に、上述した構成を有するフォトセンサアレイの製造方法について、図面を参照して詳しく説明する。図9乃至図11は、図8に示した構成を有するフォトセンサアレイの製造方法を示す各工程断面図である。なお、図7に示した構成を有するフォトセンサアレイの製造方法も、本製造方法と略同等の製造プロセスにより実現される。また、以下の説明において、「第1の工程」乃至「第7の工程」の表記は、説明の都合上、便宜的に用いたものであって、実際の製造プロセスに関連付けられたものではない。
【0052】まず、第1の工程は、図9(a)に示すように、ガラス基板等の絶縁性基板21上に、スパッタリング法や蒸着法等により、例えば、膜厚100nm(1000Å)のクロム等の金属層を成膜した後、この金属層を、フォトリソグラフィ技術および反応性イオンエッチング(RIE)法等を用いて選択的にエッチングすることにより、所定の形状を有するボトムゲート電極22、ベースパッド22aおよびボトムゲートライン102を形成する。
【0053】次に、第2の工程は、図9(b)に示すように、絶縁性基板21上の全域に、プラズマCVD法等の成膜法により、例えば、膜厚250nmの窒化シリコン等の絶縁膜(以下、ボトムゲート絶縁膜と記す)23、膜厚50nmのアモルファスシリコン膜(以下、a−Si膜と記す)24p、および、膜厚100nmの窒化シリコン等の絶縁膜(以下、SiN膜と記す)を形成する。
【0054】次いで、フォトリソグラフィ技術およびドライエッチング法等を用いて、ボトムゲート電極22上方のSiN膜を選択的にエッチングすることにより、所定の形状を有するブロック絶縁膜25a、25bを形成する。次いで、ブロック絶縁膜25a、25bを含むa−Si膜24p上の全域に、プラズマCVD法等により、例えば、リンイオン(P+)等のn型不純物イオンを含むアモルファスシリコンからなる膜厚25nmのn型シリコン膜26pを堆積する。n型シリコン膜26pは真性アモルファスシリコン膜を形成した後、このアモルファスシリコン膜にイオン注入法や熱拡散法を用いてn型不純物イオンを導入しても得ることができる。
【0055】次に、第3の工程は、図9(c)に示すように、フォトリソグラフィ技術およびドライエッチング法等を用いて、a−Si膜24pおよびn型シリコン膜26pを選択的にエッチングすることにより、ボトムゲート電極22上方に形成されたブロック絶縁膜25a、25bの各々の下層に、所定の形状を有する半導体層(チャネル層)24a、24bを形成するとともに、半導体層24aの両端に、ブロック絶縁膜膜25a上に延在する所定の形状を有する不純物層26a、26b、および、半導体層24bの両端に、ブロック絶縁膜膜25b上に延在する所定の形状を有する不純物層26c、26dを形成する。次いで、フォトリソグラフィ技術およびドライエッチング法等を用いて、ベースパッド22a上のボトムゲート絶縁膜23をエッチングすることにより、ベースパッド22aが露出する開口部23aを形成する。
【0056】次に、第4の工程は、図10(a)に示すように、上記第3の工程により形成された半導体層24a、24b、ブロック絶縁膜25a、25bおよび不純物層26a、26b、26c、26dを含むボトムゲート絶縁膜23上の全域に、スパッタリング法等により、例えば、膜厚50nmのクロム等の金属層を成膜し、この金属層を、フォトリソグラフィ技術およびRIE法を用いて、選択的にエッチングすることにより、各半導体層24a、24b間に跨り、不純物層26b、26c上に延在して形成された単一のソース電極27bと、各半導体層24a、24bを挟んでソース電極27bに対向し、各不純物層26a、26d上に延在して形成されるとともに、図示を省略した配線層により互いに接続されたドレイン電極27a、27cと、所定の位置に配置されたベースパッド27xと、ドレイン電極27aとベースパッド27xを接続するドレインライン103を形成する。このとき同時に、ボトムゲート絶縁膜23に形成された開口部23aを介して、ベースパッド22aに接続された第1のボトムパッド電極層22bを形成する。
【0057】次に、第5の工程は、図10(b)に示すように、上記第4の工程により形成されたドレイン電極27a、27c、ソース電極27b、ベースパッド27x、ドレインライン103および第1のボトムパッド電極層22bを含むボトムゲート絶縁膜23上の全域に、プラズマCVD法等により、例えば、膜厚150nmの窒化シリコン等の絶縁膜(以下、トップゲート絶縁膜と記す)28を形成した後、フォトリソグラフィ技術およびドライエッチング法等を用いて、第1のボトムパッド電極層22bおよびベースパッド27x上のトップゲート絶縁膜28をエッチングすることにより、第1のボトムパッド電極層22bおよびベースパッド27xが露出する開口部28a、28bを形成する。
【0058】次に、第6の工程は、図11(a)に示すように、トップゲート絶縁膜28上の全域に、スパッタリング法やイオンプレーティング法等により、例えば、膜厚50nmのITO等の透明導電層を成膜した後、この透明導電層を、フォトリソグラフィ技術およびウェットエッチング法等を用いて、選択的にエッチングすることにより、半導体層24a、24bの上方に延在して形成された単一のトップゲート電極29と、所定の位置に配置されたベースパッド29aと、トップゲート電極29とベースパッド29aを接続するトップゲートライン101を形成する。このとき同時に、開口部28aを介して、第1のボトムパッド電極層22bに接続された第2のボトムパッド電極層22cと、開口部28bを介して、ベースパッド27xに接続された第1のドレインパッド電極層27yを形成する。
【0059】次に、第7の工程は、図11(b)に示すように、上記第6の工程により形成されたトップゲート電極29、ベースパッド29a、トップゲートライン101、第2のボトムパッド電極層22cおよび第1のドレインパッド電極層27yを含むトップゲート絶縁膜28上の全域に、プラズマCVD法等により、例えば、膜厚200〜800nmの窒化シリコン等の絶縁膜(以下、保護絶縁膜と記す)30を形成した後、フォトリソグラフィ技術およびドライエッチング法等を用いて、第2のボトムパッド電極層22c、第1のドレインパッド電極層27yおよびベースパッド29a上の保護絶縁膜30をエッチングすることにより、第2のボトムパッド電極層22c、第1のドレインパッド電極層27yおよびベースパッド29aが各々露出する開口部30a、30b、30cを形成する。
【0060】そして、上述した一連の工程により製造されたフォトセンサアレイ100Bは、図8に示したように、パッド領域Apに配列され、保護絶縁膜30に形成された開口部30a、30b、30cにおいて露出する、第2のボトムパッド電極層22c、第1のドレインパッド電極層27yおよびベースパッド29aの各々に接合されるバンプ(外部端子)Bb、Bd、Btを介して、ボトムゲートドライバ120、ドレインドライバ130およびトップゲートドライバ110に接続される。
【0061】したがって、このようなフォトセンサアレイの製造方法によれば、アレイ領域に配置されるダブルゲート型フォトセンサの各導電層と同一の材料および同一の工程で、パッド領域に配置される各パッド部の電極層を積層形成しているので、アレイ領域とパッド領域の構成とを個別の工程により形成する場合に比較して、製造プロセス(特に、フォトリソグラフィ技術およびエッチング法を用いたパターニング工程)を削減(本製造方法では8回)して、製造コストの低減や製造時間の短縮を図ることができるとともに、パッド部における電極層を厚く形成して、形状不良の抑制や周辺回路のバンプとの接合性の向上を図ることができる。
【0062】ここで、上述したフォトセンサアレイを構成するダブルゲート型フォトセンサにおける半導体層への励起光の実質的な入射有効領域(キャリア発生領域)の形状と、ダブルゲート型フォトセンサの受光感度との関係について、図7および図8に示した構成毎に説明し、比較検討する。
【0063】図12(a)は、図7に示した1素子当たりにフォトセンサ部となる半導体層が1個のダブルゲート型フォトセンサの入射有効領域を示す図であり、図12(b)は、フォトセンサアレイにおける配置構造を示す図であり、図13は、図12(a)に示した構成における受光感度のバラツキ(分布特性;以下、「光検知領域の広がり」という)を示す概念図である。また、図14(a)は、図8に示した1素子当たりにフォトセンサ部となる半導体層が2個のダブルゲート型フォトセンサの入射有効領域を示す図であり、図14(b)は、フォトセンサアレイにおける配置構造を示す図であり、図15は、図14(a)に示した構成における光検知領域の広がりを示す概略図である。ここで、図13、図15に示した光検知領域の広がりは、半導体層(詳しくは、チャネル領域)を中心として、所定の受光感度が得られる領域を模式的に示したものであって、受光感度の分布範囲を厳密に示すものではない。
【0064】図12(a)に示すように、図7に示したフォトセンサアレイ100Aに適用されるダブルゲート型フォトセンサ10Aの平面構造は、半導体層24の下層に形成されるボトムゲート電極22、および、半導体層24の上層に形成されるトップゲート電極29の各々に対して一体的に、x方向(図面左右方向)に延在するボトムゲートライン102、および、トップゲートライン101が形成された構成を有している。また、半導体層24の両端に、互いに対向して形成されたドレイン電極27aおよびソース電極27bの各々に対して一体的に、y方向(図面上下方向)に延在するドレインライン103およびソースライン104が形成された構成を有している。
【0065】このような平面構造を有するダブルゲート型フォトセンサ10Aにおいて、光量に応じて流れるドレイン電流Idsは、一般に、次式のような関係を有している。
Ids ∝ W/L ……(1)
ここで、W、Lは、図7、図12(a)に示すように、それぞれ半導体層24のチャネル幅、チャネル長である。上記(1)式の関係において、光の明時と暗時との電圧比を大きくするためには、ドレイン電流Idsが大きい方がよいため、ダブルゲート型フォトセンサ10Aのトランジスタ感度はW/Lが大きい方が望ましく、プリチャージされたドレイン電圧の変位から光の明暗を十分に判断するためには、比W/Lは、3.0以上が望ましく、7.0以上がより望ましい。
【0066】一方、上述したようなダブルゲート型フォトセンサを用いて、外部から入射される励起光に応じて電荷を蓄積するフォトセンサとして機能させる場合、その受光感度は、ドレイン電極27a、ソース電極27bから露出した半導体層24に入射される励起光の入射有効領域の形状、すなわち、実質的に半導体層24のチャネル長L方向およびチャネル幅W方向の長さに大きく依存することが判明している。ここで、ドレイン電極27a、ソース電極27bは、可視光に対して不透明であるため、半導体層24のうちドレイン電流Idsに有効なキャリアが形成される領域である入射有効領域は、ドレイン電極27aおよびソース電極27bに囲まれた領域であり、この領域は、x方向におけるソース電極12、ドレイン電極13間の距離Kおよびy方向におけるチャネル幅Wで規定(定義)される。
【0067】このように、フォトセンサの感度領域は、チャネル幅Wおよびチャネル長方向の長さKに依存し、トランジスタのソース−ドレイン電流値Idsは、半導体層24のチャネル幅Wおよびチャネル長Lの比に依存しているため、ダブルゲート型フォトセンサ10のドレイン電流を向上させるためには、比W/Lの設計値をできるだけ大きく設計する必要があるが、比W/Lを大きくすると、図7、図12(a)に示したダブルゲート型フォトセンサ10Aでは、その平面構造は、必然的にチャネル幅方向の長さW(または、半導体層24の長手方向の寸法)が大きく、チャネル長方向の長さK(または、半導体層24の幅方向の寸法)が短い長方形形状となり、これに伴って、高い受光感度を有する光検知領域の広がりがx方向に比較してy方向に偏ることになる。
【0068】具体的には、半導体層24の入射有効領域が長方形形状となるため、図13に示すように、半導体層24上方の光検知領域の広がりは、必然的に半導体層24の長手方向(図面上下方向;y方向)に延伸する縦長の領域Ea(半導体層24の入射有効領域の略相似形)となり、図面左右方向(x方向)については、所望の受光感度が得られる領域がy方向に対し相対的に狭くなる特性を有している。したがって、x、y方向における光検知領域の広がりの偏りに起因して、被写体からの明暗情報(読み取り画像)が歪んだ状態で読み取られることになり、高い受光感度と、歪みを抑制した良好な画像情報の読み取り動作とを同時に実現することができないという問題を有していた。
【0069】また、このようなダブルゲート型フォトセンサ10Aにより構成されるフォトセンサアレイ100Aの平面構造は、例えば、図12(b)に示すように、ダブルゲート型フォトセンサ10A相互が、直交するx、yの2方向(行、列方向)にそれぞれ所定のピッチPspで等間隔に格子(マトリクス)状に配置され、さらに、格子内部の素子間領域Rpを通して、絶縁性基板(ガラス基板)21面側からの光が被写体に照射されるように考慮されている。そのため、被写体に十分な量の光を照射するためには、素子間領域Rpを極力大きく確保する必要もある。
【0070】一方、図14(a)に示すように、図8に示したフォトセンサアレイ100Aに適用されるダブルゲート型フォトセンサ10Bの平面構造は、ボトムゲート電極22およびトップゲート電極29の各々に対して一体的に、x方向(図面左右方向)に延在するボトムゲートライン102およびトップゲートライン101が形成された構成を有している。また、平行して配置された2個の半導体層24a、24b間に延在して形成されたソース電極27bに対して一体的に、y方向(図面上下方向)に延在するソースライン104が形成され、さらに、ソース電極27bに対向して、2個の半導体層24a、24bの他端に、個別に形成されたドレイン電極27a、27bに対して一体的に、y方向(図面上下方向)に延在するドレインライン103が形成された構成を有している。
【0071】このような平面構造を有するダブルゲート型フォトセンサ10Bにおいては、2個の半導体層24a、24bが、幅方向(長手方向)を対向させて、チャネル長方向に並行に連続配置された構成を有しているので、ドレイン電極27a、27cおよびソース電極27bにより規定される、半導体層24a、24bにおける入射有効領域のチャネル幅方向の長さをW、チャネル長方向の長さを各々K1、K2とした場合、半導体層24a、24bの入射有効領域の長手寸法(チャネル幅方向の長さ)は“W”に設定され、入射有効領域の幅寸法はそれぞれ半導体層24a、24bのチャネル長方向の長さK1、K2に設定され、半導体層24aの受光感度は、幅W、長さK1の略長方形となり、半導体層24bの受光感度は、幅W、長さK2の略長方形となり、ダブルゲート型フォトセンサ10Bとして、この2つの長方形で示す領域が入射有効領域となる。
【0072】そして、この場合、各半導体層24a、24bにおける入射有効領域の形状(縦横W×K1からなる矩形領域と、縦横W×K2からなる矩形領域との合成形状)が、正方形状に近似するほど、半導体層24a、24bへの励起光の入射角度による受光感度のバラツキが補正されることになる。すなわち、チャネル幅方向の長さWとチャネル長方向の長さの総和(K1+K2)との比W/(K1+K2)が1に近づくほど、図15に示すように、x方向(矢印A;詳しくは、x方向を中心にして、それぞれ±45°の角度を有する領域)から半導体層24a、24bに入射する光の感度と、y方向(矢印B;詳しくは、y方向を中心にして、それぞれ±45°の角度を有する領域)から半導体層24a、24bに入射する光の感度がより等しくなるように作用して、受光感度のバラツキ(方向性)が補正され、光検知領域の広がりは、x、y方向に略均等な広がり(略正方形状に近づいた矩形)を有する領域Ebを得ることができる。
【0073】ここで、ダブルゲート型フォトセンサ10Bの受光感度を左右する、チャネル幅方向の長さWとチャネル長方向の長さの総和(K1+K2)との比W/(K1+K2)において、チャネル長方向の長さの総和(K1+K2)は、1素子中に形成される半導体層の数に応じて、各半導体層における入射有効領域のチャネル長方向の長さKiの総和ΣKiと置き換えることができる。
【0074】これは、図12(a)、(b)に示した構成においても同様であるが、図14(a)に示した構成によれば、入射光の指向性をより平準化できることはいうまでもない。また、上記条件に加え、図14(a)、図15において複数の半導体層24a、24bの入射有効領域のx方向の両外端部で定義される2辺と、y方向の両外端部で定義される2辺(ドレイン電極27aと半導体層24aの入射有効領域との境界線、および、ドレイン電極27cと半導体層24bの入射有効領域との境界線)とで囲まれた矩形領域Aeの形が正方形に近いほど、受光感度バランスの観点からさらに望ましい。
【0075】また、図8、14(a)に示したダブルゲート型フォトセンサ10Bにおいて、光量に応じて流れるドレイン電流Idsは、一般に、次式のような関係を有している。
Ids ∝ W/L1+W/L2 ……(2)
ここで、Wは半導体層24a、24bのチャネル幅、L1、L2は、それぞれ半導体層24a、24bのチャネル長である。2個の半導体層24a、24bにおけるチャネル長を、L1=L2=Lの関係になるように設定することにより、上記(2)式に基づいて、ソース−ドレイン電流Idsを、図12に示したダブルゲート型フォトセンサ10Aに比較して、理論上2倍に増大させることができるので、トランジスタ特性を顕著に向上させることができる。
【0076】したがって、このようなダブルゲート型フォトセンサ10Bを、図14(b)に示すように、マトリクス状に配置してフォトセンサアレイ100Bを構成することにより、光検知領域の広がりを均一化して、2次元画像の読み取り時における歪みを抑制しつつ、高いトランジスタ特性を有する光受光部を備えたフォトセンサアレイ、および、2次元画像の読取装置を実現することができる。
【0077】また、上述したダブルゲート型フォトセンサ10Bによれば、トランジスタ特性を大幅に高めたことにより、図7に示したダブルゲート型フォトセンサ10Aに比較して、小さな(僅かな)入射光量であっても、明暗情報の読み取り動作を良好に行うことができるので、読取装置に付設される面光源の照度を低減(抑制)することができ、2次元画像の読取装置の消費電力を低減することができる。あるいは、面光源の照度を一定とした場合には、トランジスタ特性の向上に伴い光蓄積時間を大幅に短縮することができ、2次元画像の読み取り性能に優れた読取装置を提供することができる。
【0078】さらに、トランジスタ特性が大幅に向上したことにより、ダブルゲート型フォトセンサ10Aの場合と同等の入射光量に対して、過度の光オン電流が生じるため、このようなオン電流を抑制する目的で、トップゲート電極およびボトムゲート電極に印加する駆動電圧の最大値と最小値の差を小さくさせて動作を制御することができるので、駆動電圧の低減によって、ダブルゲート型フォトセンサの特性の経時的な劣化を抑制し、フォトセンサアレイの信頼性を長く持続(延命)させることもできる。
【0079】なお、図12、図14に示したダブルゲート型フォトセンサ10Aまたは10Bにおいて、トップゲート電極29相互を接続するトップゲートライン101は、隣接するダブルゲート型フォトセンサ10A又は10B間で、互いに平面的に複数本(本実施形態においては、2本)に分岐して、y方向に均等(対称)な位置関係かつ同等の配線幅、配線厚で平行に延在するように配置形成されている。すなわち、ダブルゲート型フォトセンサ10A又は10Bの略中央を接続して延伸するボトムゲートライン102に対して、トップゲートライン101が列方向の上下に略対称な位置関係で配置形成された構成を有している。
【0080】このように、x方向に沿ったボトムゲートライン102を軸として、分岐して形成されたトップゲートライン101相互が実質的に線対称構造を有することにより、トップゲートライン101を透過することにより減衰する光が、半導体層24または24a、24bに入射される際のy方向の入射バランスを均一にすることができる。また、半導体層24または24a、24bの中央からy方向に沿った線を軸として、ドレインライン103側とソースライン104側とが実質的に線対称構造を有することにより、トップゲートライン101を透過することにより減衰される光が、半導体層24または24a、24bに入射される際のx方向の入射バランスを均一にすることができる。
【0081】したがって、光の入射バランスがそれぞれ上下方向(y方向)および左右方向(x方向)で均等になるようにトップゲートラインを分岐しているので、感知される光の指向性のバランスを良好にすることができる。また、隣接するフォトセンサ10Aまたは10B相互間に配置されるトップゲートライン101とボトムゲートライン102との上下方向(y方向)の重なりがほとんどないので、トップゲートライン101とボトムゲートライン102との間の寄生容量が生じず、信号の遅延や電圧降下を抑制することができる。
【0082】<第2の実施形態>次に、本発明に係るフォトセンサアレイの第2の実施形態について、図面を参照して説明する。図16は、本発明に係るフォトセンサアレイにおける第2の実施形態を示す要部断面図であり、図17は、図16に示したフォトセンサアレイを備えたフォトセンサシステムの一例を示す概略構成図である。ここでは、図8に示した構成と同等のダブルゲート型フォトセンサを適用した場合について説明する。なお、図示の都合上、アレイ領域に形成された単一のダブルゲート型フォトセンサのみを示す。また、上述した実施形態(図8)と同等の構成については、同一の符号を付して、その説明を簡略化する。
【0083】本実施形態に係るフォトセンサアレイ100Cは、図8に示したフォトセンサアレイ100Bの構成において、最上層に形成された保護絶縁膜30上に、アース電極を設けるとともに、該アース電極と同一の導電性材料かつ同一の工程で、パッド部に最上層となる電極層を積層形成した構成を有している。具体的には、図16に示すように、本実施形態に係るフォトセンサアレイ100Cは、図8に示したフォトセンサアレイ100Bの構成において、最上層に形成された保護絶縁膜30のアレイ領域Aa上に、ITO等の透光性を有する導電膜からなり、所定の電位が印加されたアース電極31と、保護絶縁膜30のパッド領域Apに形成された開口部30a、30b、30c(図11(b)参照)の各々に、アース電極31と同一の導電性材料(例えば、ITO)により構成された電極層22d、27z、29bが積層された構成を有している。
【0084】すなわち、ボトムゲートパッド部Pbにおいては、保護絶縁膜30に形成された開口部30a内に露出する第2のボトムパッド電極層22cに接続するように、第3のボトムパッド電極層22dが積層形成され、ドレインパッド部Pdにおいては、保護絶縁膜30に形成された開口部30b内に露出する第1のドレインパッド電極層27yに接続するように、第2のドレインパッド電極層27zが積層形成され、トップゲートパッド部Ptにおいては、保護絶縁膜30に形成された開口部30c内に露出するベースパッド29aに接続するように、トップパッド電極層29bが積層形成されている。
【0085】また、フォトセンサアレイ100Bは、第2のボトムパッド電極層22c、第1のドレインパッド電極層27yの両方を備えていたが、いずれかのみでもよい。そして、図示しないが、ソースパッド群141は、ドレインパッド部Pdのベースパッド27x、第1のドレインパッド電極層27yと同様に2層構造としてもよく、また、ベースパッド27xと同じ層からなる1層構造としてもよい。
【0086】このような構成を有するフォトセンサアレイ100Cの製造方法は、まず、図9乃至図11に示した製造プロセスにより図8に示したフォトセンサアレイ100Bの構成を形成した後、第8の工程として、保護絶縁膜30上の全域に、スパッタリング法やイオンプレーティング法等により、例えば、膜厚50nmのITO等の透明導電層を成膜し、この透明導電層を、フォトリソグラフィ技術およびウェットエッチング法等を用いて、選択的にエッチングすることにより、アレイ領域Aa上に、アース電極31を形成するとともに、パッド領域Apの開口部30aを介して、第2のボトムパッド電極層22cに接続された第3のボトムパッド電極層22dと、開口部30bを介して、第1のドレインパッド電極層27yに接続された第2のドレインパッド電極層27zと、開口部30cを介して、ベースパッド29aに接続されたトップパッド電極層29bを形成する。
【0087】また、フォトセンサアレイ100Cは、第3のボトムパッド電極層22d、第2のドレインパッド電極層27z、トップパッド電極層29bを備えていたが、これらのうち1種又は2種のみを有してもよい。そして、図示しないがソースパッド群141は、ドレインパッド部Pdのベースパッド27x、第1のドレインパッド電極層27y、及び第2のドレインパッド電極層27zと同様に3層構造としてもよく、またベースパッド27xと同じ層からなる1層構造、或いはベースパッド27x、第1のドレインパッド電極層27yと同じ層からなる2層構造、或いはベースパッド27x、第2のドレインパッド電極層27zと同じ層からなる2層構造、或いは第1のドレインパッド電極層27y、第2のドレインパッド電極層27zと同じ層からなる2層構造のいずれであってもよい。
【0088】そして、このような工程により製造されたフォトセンサアレイ100Cは、図16に示したように、パッド領域Apに配列され、保護絶縁膜30上に露出して形成された第3のボトムパッド電極層22d、第2のドレインパッド電極層27zおよびトップパッド電極層29bの各々に、バンプ(外部端子)Bb、Bd、Btを接合することにより、ボトムゲートドライバ120、ドレインドライバ130およびトップゲートドライバ110に接続される。このようなフォトセンサアレイ100Cの構成および製造方法によれば、上述した構成例と同様の作用効果を得ることができるとともに、アース電極により、フォトセンサアレイ上に載置される被写体に帯電していた電荷が放電されるので、フォトセンサアレイを構成するダブルゲート型フォトセンサの静電破壊や動作不良を良好に防止することができる。
【0089】なお、アース電極31は、たとえば、図17に示すように、アレイ領域Aaを2分するように、僅かな間隙を介して、互いに離間する第1の電極31aおよび第2の電極31bにより構成され、第1の電極31aは、所定の正電圧を印加する電源151に接続されるとともに、第2の電極31bは、その印加電圧の変化を検出する検出器152を介して、接地電位に接続された構成を適用することもできる。
【0090】ここで、検出器152は、第1の電極31aおよび第2の電極31b上に跨って指等の被写体が載置されると、被写体に帯電していた電荷が放電されるとともに、第1の電極および第2の電極間が短絡することにより生じる電圧変化を検出し、フォトセンサアレイ100C上への被写体の載置の有無を判断して、トップゲートドライバ110、ボトムゲートドライバ120、ドレインドライバ130の動作を制御する制御信号を出力するスイッチ機能を有している。
【0091】<第3の実施形態>次に、本発明に係るフォトセンサアレイの第3の実施形態について、図面を参照して説明する。図18は、本発明に係るフォトセンサアレイにおける第3の実施形態を示す要部断面図である。ここでは、図8に示した構成と同等に、1素子当たりにフォトセンサ部となる半導体層を2個備えたダブルゲート型フォトセンサを適用した場合について説明する。なお、図示の都合上、アレイ領域に形成された単一のダブルゲート型フォトセンサのみを示す。また、上述した実施形態(図8)と同等の構成については、同一の符号を付して、その説明を簡略化する。
【0092】図18に示すように、本構成例におけるフォトセンサアレイ100Dは、アレイ領域Aaとパッド領域Apとを有して構成され、アレイ領域Aaには、可視光が入射されると電子−正孔対を発生する単一のアモルファスシリコン等の半導体層24dと、該半導体層24dのチャネル領域となる2つの領域上に設けられたブロック絶縁膜25aおよびブロック絶縁膜25bと、ブロック絶縁膜25a、25b間に跨って設けられた単一の不純物層26fと、各ブロック絶縁膜25a、25b(チャネル領域)を挟んで不純物層26fに対向し、各ブロック絶縁膜25a、25b(チャネル領域)の端部にそれぞれ設けられ、かつ、図示しない部分で接続された不純物層26e、26gと、ブロック絶縁膜25a、25b間に設けられた不純物層26f上に延在し、ブロック絶縁膜25a、25b間に跨って形成された単一のソース電極27bと、各ブロック絶縁膜25a、25b(チャネル領域)を挟んでソース電極27bに対向し、不純物層26e、26g上に形成されるとともに、図示しない部分で電気的に接続されたドレイン電極27a、27cと、各ブロック絶縁膜25a、25b(チャネル領域)の上方に共通のトップゲート絶縁膜28を介して形成された単一のトップゲート電極29と、各ブロック絶縁膜25a、25b(チャネル領域)の下方に共通のボトムゲート絶縁膜23を介して形成された単一のボトムゲート電極22と、を有して構成された複数のフォトセンサ(図18では、便宜的に1個のみを表記)が、絶縁性基板21上にマトリクス状に配列されている。
【0093】また、パッド領域Apには、ボトムゲート電極22から延在するボトムゲートライン102の端部に形成されたボトムゲートパッド部Pbと、ドレイン電極27aから延在するドレインライン103の端部に形成されたドレインパッド部Pdと、トップゲート電極29から延在するトップゲートライン101の端部に形成されたトップゲートパッド部Ptと、が各々所定のピッチで配列されている。ここで、ドレインライン103およびドレインパッド部Pdの下層には、半導体層24eおよび不純物層26hが、同一の形状を有して延在するように設けられているとともに、ボトムゲートパッド部Pbの近傍にも、半導体層24fおよび不純物層26iが設けられている。
【0094】すなわち、本実施形態に係るフォトセンサアレイ100Dに適用されるダブルゲート型フォトセンサは、絶縁性基板21上に、ドレイン電極27aおよびソース電極27b間の半導体層24dを共通のチャネル領域として、半導体層24d、ドレイン電極27a、ソース電極27b、トップゲート絶縁膜28およびトップゲート電極29により形成される第1の上部MOSトランジスタと、半導体層24d、ドレイン電極27a、ソース電極27b、ボトムゲート絶縁膜23およびボトムゲート電極22により形成される第1の下部MOSトランジスタからなる第1のダブルゲート型フォトセンサ、および、ソース電極27bおよびドレイン電極27c間の半導体層24dを共通のチャネル領域として、半導体層24d、ソース電極27b、ドレイン電極27c、トップゲート絶縁膜28およびトップゲート電極29により形成される第2の上部MOSトランジスタと、半導体層24、ソース電極27b、ドレイン電極27c、ボトムゲート絶縁膜23およびボトムゲート電極22により形成される第2の下部MOSトランジスタからなる第2のダブルゲート型フォトセンサを、並列に連結配置した構成を有している。
【0095】このような構成を有するフォトセンサアレイ100Dによれば、上述した実施形態(図8)に比較して、パッド部(特に、ドレインパッド部)の積層構造をより厚く形成することができるので、電極層の形状不良を一層抑制して、ドライバ側のバンプとの接合性をさらに向上させることができるとともに、ドレインライン103およびドレインパッド部Pdの下層に、半導体層24d、24fおよび不純物層26e、26iが、半導体層24d、不純物層26eから延在するように構成されているので、上層に設けられるトップゲート絶縁膜28およびトップゲート電極29に生じる段差を緩和することができ、絶縁特性や信号伝達特性の劣化等を抑制することができる。
【0096】また、フォトセンサアレイ100Dは、第2のボトムパッド電極層22c、第1のドレインパッド電極層27yの両方を備えていたが、いずれかのみでもよい。そして、図示しないが、ソースパッド群141は、ドレインパッド部Pdのベースパッド27x、第1のドレインパッド電極層27yと同様に2層構造としてもよく、また、ベースパッド27xと同じ層からなる1層構造としてもよい。
【0097】次に、上述した構成を有するフォトセンサアレイの製造方法について、図面を参照して詳しく説明する。図19乃至図21は、図18に示した構成を有するフォトセンサアレイの製造方法を示す各工程断面図である。なお、以下の説明において、「第1の工程」乃至「第6の工程」の表記は、説明の都合上、便宜的に用いたものであって、実際の製造プロセスに関連付けられたものではない。また、上述した実施形態と同等の構成および製造プロセスについては、その説明を簡略化する。
【0098】まず、第1の工程は、図19(a)に示すように、ガラス基板等の絶縁性基板21上に、例えば、膜厚100nm(1000Å)のクロム等の金属層を成膜した後、この金属層を選択的にエッチングすることにより、所定の形状を有するボトムゲート電極22、ベースパッド22aおよびボトムゲートライン102を形成する。次いで、絶縁性基板21上の全域に、例えば、膜厚250nmの窒化シリコン等のボトムゲート絶縁膜23、膜厚50nmのa−Si膜24p、および、膜厚100nmのSiN膜を形成する。
【0099】次いで、a−Si膜24pのチャネル領域となる領域の上方のSiN膜を選択的にエッチングすることにより、所定の形状を有するブロック絶縁膜25a、25bを形成し、さらに、ブロック絶縁膜25a、25bを含むa−Si膜24p上の全域に、例えば、リンイオン(P+)等のn型不純物イオンを含むアモルファスシリコンからなる膜厚25nmのn型シリコン膜26pを堆積する。n型シリコン膜26pは真性アモルファスシリコン膜を形成した後、このアモルファスシリコン膜にイオン注入法や熱拡散法を用いてn型不純物イオンを導入しても得ることができる。次いで、ベースパッド22a上のボトムゲート絶縁膜23、a−Si膜24pおよびn型シリコン膜26pをエッチングすることにより、ベースパッド22aが露出する開口部23aを形成する。
【0100】次に、第2の工程は、図19(b)に示すように、不純物層26p上の全域に、例えば、膜厚50nmのクロム等の金属層27pを成膜する。ここで、金属層27pは、ボトムゲート絶縁膜23、a−Si膜24pおよびn型シリコン膜26pに形成された開口部23aを介して、ベースパッド22aに接続されるように形成される。
【0101】次に、第3の工程は、図20(a)に示すように、上記第2の工程により形成された金属層27p、a−Si膜24pおよびn型シリコン膜26pを、選択的にエッチングすることにより、ブロック絶縁膜25a、25b(チャネル領域)間に跨るように延在する単一のソース電極27bと、各ブロック絶縁膜25a、25b(チャネル領域)を挟んでソース電極27bに対向するように延在し、図示を省略した配線層により互いに接続されたドレイン電極27a、27cと、所定の位置に配置されるベースパッド27xと、ドレイン電極27aとベースパッド27xを接続するドレインライン103を形成するとともに、開口部23aおよびその近傍に所定の形状を有する第1のボトムパッド電極層22bを形成する。
【0102】このとき、ドレイン電極27a、27c、ソース電極27b等の導電層の形成と同時に、導電層の下層に、不純物層26e、26f、26gおよび半導体層24dが同一の形状を有するようにパターニングされる。なお、半導体層24dは、ドレイン電極27a、27c、ソース電極27bが形成される領域、および、チャネル領域となる領域を含むボトムゲート電極22上方に形成される。ドレインライン103の下層には、ドレインライン103と同一形状の不純物層26h及び半導体層24eが形成され、ベースパッド27xの下方には、ベースパッド27xと同一形状の不純物層26i及び半導体層24fが形成される。
【0103】次に、第4の工程は、図20(b)に示すように、上記第3の工程により形成されたドレイン電極27a、27c、ソース電極27b、ベースパッド27x、ドレインライン103および第1のボトムパッド電極層22bを含むボトムゲート絶縁膜23上の全域に、例えば、膜厚150nmの窒化シリコン等のトップゲート絶縁膜28を形成した後、第1のボトムパッド電極層22bおよびベースパッド27x上のトップゲート絶縁膜28をエッチングすることにより、第1のボトムパッド電極層22bおよびベースパッド27xが露出する開口部28a、28bを形成する。
【0104】次に、第5の工程は、図21(a)に示すように、トップゲート絶縁膜28上の全域に、例えば、膜厚50nmのITO等の透明導電層を成膜した後、この透明導電層を選択的にエッチングすることにより、半導体層24の上方に延在して形成された単一のトップゲート電極29と、所定の位置に配置されたベースパッド29aと、トップゲート電極29とベースパッド29aを接続するトップゲートライン101を形成する。このとき同時に、開口部28aを介して、第1のボトムパッド電極層22bに接続された第2のボトムパッド電極層22cと、開口部28bを介して、ベースパッド27xに接続された第1のドレインパッド電極層27yを形成する。
【0105】次に、第6の工程は、図21(b)に示すように、上記第5の工程により形成されたトップゲート電極29、ベースパッド29a、トップゲートライン101、第2のボトムパッド電極層22cおよび第1のドレインパッド電極層27yを含むトップゲート絶縁膜28上の全域に、例えば、膜厚200〜400nmの窒化シリコン等の保護絶縁膜30を形成し、第2のボトムパッド電極層22c、第1のドレインパッド電極層27yおよびベースパッド29a上の保護絶縁膜30をエッチングすることにより、第2のボトムパッド電極層22c、第1のドレインパッド電極層27yおよびベースパッド29aが各々露出する開口部30a、30b、30cを形成する。
【0106】そして、上述した一連の工程により製造されたフォトセンサアレイ100Dは、図18に示したように、保護絶縁膜30に形成された開口部30a、30b、30cを介して、第2のボトムパッド電極層22c、第1のドレインパッド電極層27yおよびベースパッド29aが、各々ボトムゲートドライバ120、ドレインドライバ130およびトップゲートドライバ110のバンプ(外部端子)Bb、Bd、Btに接合される。
【0107】したがって、このようなフォトセンサアレイの製造方法によれば、アレイ領域およびパッド領域の各構成を、同一の材料および同一の工程を適用して製造することができるとともに、上述した実施形態(図9乃至図11)に比較して、製造プロセス(特に、フォトリソグラフィ技術およびエッチング法を用いたパターニング工程)をさらに削減(本製造方法では7回)して、製造コストの低減や製造時間の短縮を図ることができる。また、パッド部における電極層(特に、ドレインパッド部)を厚く形成して、形状不良の抑制や周辺回路のバンプとの接合性の向上を図ることができるとともに、半導体層および不純物層を、ドレインラインおよびドレインパッド部下層にまで延在させているので、上層に設けられる絶縁層および導電層に生じる段差を緩和することができ、絶縁特性や信号伝達特性の劣化等を抑制することができる。
【0108】<第4の実施形態>次に、本発明に係るフォトセンサアレイの第4の実施形態について、図面を参照して説明する。図22は、本発明に係るフォトセンサアレイにおける第4の実施形態を示す要部断面図である。ここでは、図18に示した構成と同等のダブルゲート型フォトセンサを適用した場合について説明する。なお、図示の都合上、アレイ領域に形成された単一のダブルゲート型フォトセンサのみを示す。また、上述した実施形態(図16、図18)と同等の構成については、同一の符号を付して、その説明を簡略化する。
【0109】本実施形態に係るフォトセンサアレイ100Eは、図18に示したフォトセンサアレイ100Dの構成において、最上層に形成された保護絶縁膜30のアレイ領域Aa上に、ITO等の透光性を有する導電膜からなり、所定の電位が印加されたアース電極31と、保護絶縁膜30のパッド領域Apに形成された開口部30a、30b、30c(図21(b)参照)の各々を介して、第2のボトムパッド電極層22c、第1のドレインパッド電極層27y、ベースパッド29aに接続するように、アース電極31と同一の導電性材料(例えば、ITO)により構成された電極層(第3のボトムパッド電極層22d、第2のドレインパッド電極層27z、トップパッド電極層29b)が積層された構成を有している。
【0110】このような構成を有するフォトセンサアレイ100Dの製造方法は、まず、図19乃至図21に示した製造プロセスにより図18に示したフォトセンサアレイ100Dの構成を形成した後、第7の工程として、保護絶縁膜30上の全域に、例えば、膜厚50nmのITO等の透明導電層を成膜した後、この透明導電層を選択的にエッチングすることにより、アレイ領域Aa上に、アース電極31を形成するとともに、パッド領域Apの開口部30aを介して、第2のボトムパッド電極層22cに接続された第3のボトムパッド電極層22dと、開口部30bを介して、第1のドレインパッド電極層27yに接続された第2のドレインパッド電極層27zと、開口部30cを介して、ベースパッド29aに接続されたトップパッド電極層29bを形成する。
【0111】また、フォトセンサアレイ100Eは、第3のボトムパッド電極層22d、第2のドレインパッド電極層27z、トップパッド電極層29bを備えていたが、これらのうち1種又は2種のみを有してもよい。そして、図示しないが、ソースパッド群141は、ドレインパッド部Pdのベースパッド27x、第1のドレインパッド電極層27y、及び第2のドレインパッド電極層27zと同様に3層構造としてもよく、また、ベースパッド27xと同じ層からなる1層構造、或いはベースパッド27x、第1のドレインパッド電極層27yと同じ層からなる2層構造、或いは、ベースパッド27x、第2のドレインパッド電極層27zと同じ層からなる2層構造、或いは第1のドレインパッド電極層27y、第2のドレインパッド電極層27zと同じ層からなる2層構造のいずれであってもよい。
【0112】そして、このような工程により製造されたフォトセンサアレイ100Eは、図22に示したように、パッド領域Apに配列された第3のボトムパッド電極層22d、第2のドレインパッド電極層27zおよびトップパッド電極層29bの各々に、バンプBb、Bd、Btを接合することにより、ボトムゲートドライバ120、ドレインドライバ130およびトップゲートドライバ110に接続される。
【0113】このようなフォトセンサアレイ100Eの構成および製造方法によれば、上述した実施形態(図18)と同様の作用効果を得ることができるとともに、アース電極により、フォトセンサアレイ上に載置される被写体に帯電していた電荷が放電されるので、フォトセンサアレイを構成するダブルゲート型フォトセンサの静電破壊や動作不良を良好に防止することができる。なお、本実施形態においては、アレイ領域の保護絶縁膜上に、単一のアース電極を形成した構成について説明したが、上述した実施形態(図17)に示したように、複数分割されたアース電極を形成して、被写体に帯電していた電荷を放電するとともに、アース電極間の短絡による電圧変化に基づいて、各ドライバの動作を制御するように構成しても良い。
【0114】次に、本発明に適用されるフォトセンサアレイの他の構成例について、図面を参照して説明する。図23は、本発明に係るフォトセンサアレイに適用される他のダブルゲート型フォトセンサであって、1素子当たりにフォトセンサ部となる半導体層が3個のダブルゲート型フォトセンサの概略構成図であり、図24は、そのダブルゲート型フォトセンサをマトリクス状に配置したフォトセンサアレイの平面構成図である。ここで、上述した実施形態と同等の構成については、同一の符号を付して、その説明を簡略化する。
【0115】図23(a)、(b)に示すように、本構成例に適用されるダブルゲート型フォトセンサ10Fは、並列に配置された半導体層24a、24b、24cと、半導体層24aと24b間に跨って形成された単一のソース電極27bと、半導体層24bと24c間に跨って形成された単一のドレイン電極27cと、半導体層24aを挟んでソース電極27bに対向して形成されたドレイン電極27aと、半導体層24cを挟んでドレイン電極27cに対向して形成されたソース電極27dと、半導体層24aとドレイン電極27aとの間に介在する不純物層26jと、半導体層24aとソース電極27bとの間に介在する不純物層26kと、半導体層24bとソース電極27bとの間に介在する不純物層26mと、半導体層24bとドレイン電極27cとの間に介在する不純物層26nと、半導体層24cとドレイン電極27cとの間に介在する不純物層26pと、半導体層24cとソース電極27dとの間に介在する不純物層26qと、各半導体層24a、24b、24cの上層に上方に形成されたブロック絶縁膜25a、25b、25cと、半導体層24a、24b、24cの上方にトップゲート絶縁膜28を介して、各半導体層24a、24b、24cに対して共通に形成された単一のトップゲート電極29と、各半導体層24a、24b、24cの下方にボトムゲート絶縁膜23を介して、各半導体層24a、24b、24cに対して共通に形成された単一のボトムゲート電極22と、を有し、これらの構成がガラス基板等の絶縁性基板21上に形成されている。なお、各絶縁膜や導電層の材質、また、その製造方法については、上述した実施形態(図8)と同等であるので、その説明を省略する。
【0116】すなわち、ダブルゲート型フォトセンサ10Fは、絶縁性基板21上に、チャネル長がL3、チャネル幅Wの半導体層24aを共通のチャネル領域として、半導体層24a、ドレイン電極27a、ソース電極27b、トップゲート絶縁膜28、ボトムゲート絶縁膜23、トップゲート電極29およびボトムゲート電極22により構成される第1のダブルゲート型フォトセンサと、チャネル長がL4、チャネル幅Wの半導体層24bを共通のチャネル領域として、半導体層24b、ソース電極27b、ドレイン電極27c、トップゲート絶縁膜28、ボトムゲート絶縁膜23、トップゲート電極29およびボトムゲート電極22により構成される第2のダブルゲート型フォトセンサと、チャネル長がL5、チャネル幅Wの半導体層24cを共通のチャネル領域として、半導体層24c、ドレイン電極27c、ソース電極27d、トップゲート絶縁膜28、ボトムゲート絶縁膜23、トップゲート電極29およびボトムゲート電極22により構成される第3のダブルゲート型フォトセンサとを、並列に連結配置した構成を有している。
【0117】特に、第1乃至第3の各ダブルゲート型フォトセンサを構成するトップゲート電極29とボトムゲート電極22を、各々共通電極により構成し、かつ、ドレイン電極27a、27cを共通のドレインライン103から突出形成し、また、ソース電極27b、27dを共通のソースライン104から突出形成した構成を有しているので、連結配置された3個のダブルゲート型フォトセンサを、上述した駆動制御方法を適用して、1個のダブルゲート型フォトセンサとして動作させることができる。
【0118】ダブルゲート型フォトセンサ10Fにおいて、光量に応じて流れるドレイン電流Idsは、一般に、次式のような関係を有している。
Ids ∝ W/L3+W/L4+W/L5 ……(3)
ここで、チャネル長L3=L4=L5=Lの関係になるように設定することにより、上記(3)式に基づいて、ソース−ドレイン電流Idsを、図12に示したダブルゲート型フォトセンサ10Aに比較して、理論上3倍に増大させることができるので、トランジスタ特性を顕著に向上させることができる。
【0119】そして、このような構成を有するダブルゲート型フォトセンサ10Fによれば、チャネル領域を構成する半導体層24a、24b、24cが、各々幅方向(長手方向)を対向させて、チャネル長L3、L4、L5の延在方向に並行に連続配置されているので、各半導体層24a、24b、24cにおける入射有効領域のチャネル幅方向の長さをW、各入射有効領域のチャネル長方向の長さをK3、K4、K5とし、たとえば、K3=K4=K5=Kに設定した場合、チャネル長方向の長さを3倍(3×K)に設定したダブルゲート型フォトセンサとして取り扱うことができる。
【0120】したがって各半導体層24a、24b、24cのチャネル長方向(図24の上下方向;y方向)の光検知領域の広がりが最大でダブルゲート型フォトセンサ10Aの3倍となり、より一層光検知領域の広がりを正方形化することができる。そのため、上述した図7、図8に示した実施形態と同様に、このようなダブルゲート型フォトセンサ10Fを、図24に示すように、マトリクス状に配列してフォトセンサアレイ100Fを構成することにより、光検知領域の広がりを一層均一化して、2次元画像の読み取り時における歪みを抑制し、さらに、高いトランジスタ特性を有する光受光部を備えたフォトセンサアレイ、および、2次元画像の読取装置を実現することができる。
【0121】なお、上述した各実施形態においては、ダブルゲート型フォトセンサ10A〜10Fは、半導体層(あるいは、ダブルゲート型フォトセンサ)を1〜3個、並列に連続配置した構成を示したが、本発明は、この形態に限定されるものではない。したがって、連続配置する半導体層の個数に応じて、光受光感度および光検知領域の広がりを任意に設定することができる。
【0122】この場合、図14(b)又は図24に示したように、ダブルゲート型フォトセンサ10B、10Fをマトリクス状に配置してフォトセンサアレイ100B、100Fを構成し、2次元画像の読取装置に適用した場合、マトリクスの格子内部の素子間領域Ra、Rbを通して、絶縁性基板(ガラス基板)21側からの光が被写体に照射されるので、被写体への照射光量を十分に確保するように素子間領域Ra、Rbを設定した上で、光受光部の形成領域に連続配置される半導体層(ダブルゲート型フォトセンサ)の数を任意に設定する必要がある。
【0123】図25は、本発明に係るフォトセンサアレイのさらに他の実施形態を示す概略構成図であり、図26は、本発明に係るフォトセンサアレイを適用した2次元画像の読取装置の概略構成図である。なお、図26においては、図示の都合上、ダブルゲート型フォトセンサを簡略化して示す。図25に示すように、本実施形態に係るフォトセンサアレイ100Gは、上述した図14(a)に示したダブルゲート型フォトセンサ10Bと同等の構成を有するダブルゲート型フォトセンサ10Gを有し、各ダブルゲート型フォトセンサ10Gが、2次元平面に連続して設定された一辺がPsa(=Psp:図12(b)に示したダブルゲート型フォトセンサ10A相互のピッチ)の仮想の正三角形の各頂点位置に配置された、いわゆるデルタ配列構造を有している。
【0124】すなわち、図12(b)に示したフォトセンサアレイ100Aにおけるダブルゲート型フォトセンサ10Aの配置と対比すると、図12(b)におけるフォトセンサアレイ100Aの場合には、ダブルゲート型フォトセンサ10A相互が、x、yの直交する2方向にのみ、均等な寸法Pspだけ離間するように配置されているため、マトリクスに対応するx、y方向に対して、斜め方向(0°、90°、180°、270°以外の適当な角度。例えば、45°や60°方向)においては、ダブルゲート型フォトセンサ10A相互のピッチがx、y方向に対して増大して不均一となり(例えば、45°の場合にはPspの√2倍)、斜め方向に載置された被写体に対して、均一かつ高精度な読み取り動作を実現することができないという問題を有していた。
【0125】これに対して、本実施形態に係るフォトセンサアレイ100Gにおいては、2次元平面に連続して設定された各正三角形の各頂点位置に光受光部となるダブルゲート型フォトセンサ10Gが配置されているので、x方向に均等にダブルゲート型フォトセンサ10Gが配置されるとともに、斜め方向(60°、120°、240°、300°)にも、均等にダブルゲート型フォトセンサ10Gが配置されることになり、光受光部相互間のピッチがPsaに均一化される。
【0126】したがって、2次元平面上に配置される全てのダブルゲート型フォトセンサが、略全周方向に隣接するダブルゲート型フォトセンサに対して等間隔なピッチPsaで配置されることになるので、読み取り対象となる2次元画像がx、y方向に対して斜めに載置された場合であっても、画像読み取り時の歪みを抑制しつつ、高い読み取り精度で正確に読み取ることができる。また、各ダブルゲート型フォトセンサがデルタ配列されているので、x方向のピッチを図12(b)のフォトセンサと同等のPsa(=Psp)に設定した場合、y方向のピッチPsbは、次式により表される。
Psb=Psa×sin60° ……(4)
【0127】このように、y方向のピッチPsbは、x方向のピッチPsa(=Psp)よりも短くなるため、図12(b)に示したフォトセンサアレイ100Aと同等の平面領域Mpに対して、y方向に縮小された平面領域Mcで、同数のダブルゲート型フォトセンサ10Gを配置することができ、2次元画像の読取装置の小型化を図ることができる。換言すれば、図12(b)に示したフォトセンサアレイ100Aと同等の平面領域Mpに、1/sin60°倍(≒1.15倍)の数のダブルゲート型フォトセンサ10Gを配置することができ、高密度化を図ることができる。なお、デルタ配列においては、各光受光部を構成するダブルゲート型フォトセンサとして、図14(a)に示した実施形態の構成を適用したが、図12(a)や図23(a)に示した実施形態の構成や、さらに他の構成のダブルゲート型フォトセンサを適用してもよいことはいうまでもない。
【0128】以上説明したフォトセンサアレイを、図26に示すような2次元画像の読取装置(図では、指紋読取装置)に適用することにより、フォトセンサアレイ100Mのガラス基板側に設けられた面光源40から、素子間領域の透明な絶縁膜を透過して、指等の被写体50aに照射された光Rの反射光が、マトリクス状に配置された各ダブルゲート型フォトセンサ10Mに入射され、上述したように、読み取り時の歪みを低減しつつ、高精度、かつ、短時間で被写体50aの明暗情報の読み取りを実行することができる。また、フォトセンサアレイ100Mにおけるトランジスタ特性を大幅に向上することができるため、相対的に面光源の照度を低減することができ、読取装置の消費電力を削減することができる。
【0129】
【発明の効果】請求項1記載の発明によれば、ソース、ドレイン端子、第1ゲート端子および第2ゲート端子のいずれかが、第1ゲート電極または前記第2ゲート電極を構成する透明電極層を含む積層構造を有しているので、各端子の構成を厚く形成することができるのでシート抵抗を低くし、また端子の形状不良を抑制しつつ、周辺回路との良好な電気的接続状態を実現することができる。特に透明電極層をITOとすると、ITO以外の金属端子に比べ周辺回路との接合性を向上することができる。
【0130】また、請求項2または3記載の発明によれば、ソース、ドレイン端子、第1ゲート端子および第2ゲート端子のいずれかは、構成する積層構造のうち、少なくとも最上層が、透明電極層により構成されているものであればよい。これにより、半導体層に対する励起光の入射側に形成される電極層と同一の材料かつ同一の工程を用いて、各端子を積層形成することができる。ここで、光電変換素子の最上層に形成される透明電極層に、所定の電位(接地電位)を印加することにより、画像読み取り時に被写体に帯電した電荷を放電することができ、光電変換素子の静電破壊や動作不良を防止することができる。
【0131】また、少なくとも、ソース、ドレイン電極、ソース、ドレイン端子およびソース、ドレイン配線の下層に、半導体層が延在して設けられているものであればよく、これにより、各端子部の積層構造をより厚く形成することができ、端子の形状不良を一層抑制して、周辺回路との接合性をさらに向上させることができるとともに、半導体層よりも上層に設けられる絶縁層や第2ゲート電極等の導電層に生じる段差を緩和することができ、絶縁特性や信号伝達特性の劣化等を抑制することができる。また、上記構成を有する複数の光電変換素子は、各端子を介してドレインドライバ、第1ゲートドライバ及び第2ゲートドライバ等の所定の周辺回路に接続されるので、良好な絶縁特性や信号伝達特性、接合性を有するフォトセンサシステムを簡易な製造プロセスにより抵抗することができる。
【0132】また、請求項6記載の発明によれば、半導体層のソース、ドレイン電極間の励起光が入射される有効領域が、容易に所定の形状比率を満たすように構成することが可能になり、光検知領域の偏りを改善するように任意に配置することができる。したがって、半導体層の入射有効領域を最適な形状比率になるように設定することができるので、励起光の入射量が微量であっても十分ソース−ドレイン電流を流すことができ、良好な受光感度を実現することができる。請求項6記載のフォトセンサアレイにおいて、複数の半導体層のソース電極は互いに接続され、複数の半導体層のドレイン電極は互いに接続されていてもよく、ソース電極又はドレイン電極が、複数の半導体層のうち隣接する2つに跨って形成されていてもよい。
【0133】また、複数の光電変換素子の各々の複数の半導体層が、半導体層のチャネル長方向に並んで配列されていてもよい。さらに、複数の光電変換素子がデルタ配列されていれば、2次元的に隣接する光電変換素子間の距離をより均等にすることができるため、同じ被写体をフォトセンサアレイに対し平面的に異なる角度で載置したときの、方向に応じて異なる受光感度の不均一さによる光情報のずれを抑制することができるので、被写体が載置する角度の制限が少なくて済み、一層の画像読み取り特性に優れたフォトセンサアレイを実現することができる。
【0134】請求項11記載の発明によれば、フォトセンサアレイを構成する光電変換素子の各導電層と同一の材料かつ同一の工程で、第1ゲート端子、ドレイン端子のいずれかを構成する各電極層を積層形成しているので、フォトセンサアレイ全体を共通する一連の製造プロセスで各構成の形成や処理を行うことができ、製造プロセスを削減して、製造コストの低減や製造時間の短縮を図ることができるとともに、第1ゲート端子、ドレイン端子のいずれかを構成する各電極層を良好に厚くし端子のシート抵抗を低くすることができる。
【0135】また、請求項13記載の発明によれば、保護絶縁膜上に、アース電極と、第1ゲート端子最上層又はドレイン端子最上層又は第2ゲート端子上層と、を同一の工程で形成するものであってもよい。これにより、製造プロセスを増加することなく、被写体に帯電した電荷による光電変換素子の静電破壊や動作不良を防止するすることができるとともに、各端子の積層構造をより厚く形成して周辺回路との接合性をより向上させることができる。また、ドレイン端子、第1ゲート端子および第2ゲート端子を構成する積層構造のうち、少なくとも最上層となる導電層が、透明電極層により構成されているものであればよい。これにより、半導体層に対する励起光の入射側に形成される電極層と同一の材料かつ同一の工程を用いて、製造プロセスを増加することなく、各端子を積層形成することができる。
【0136】また、少なくとも、ソース、ドレイン電極、ソース、ドレイン端子およびソース、ドレイン配線の下層に、半導体層が延在して設けられているものであればよく、これにより、各端子部の積層構造をより厚く形成して、端子の形状不良を一層抑制し、周辺回路との接合性をさらに向上させることができるとともに、半導体層よりも上層に設けられる絶縁層や第2ゲート電極等の導電層に生じる段差を緩和して、絶縁特性や信号伝達特性の劣化等を抑制することができるフォトセンサシステムを簡易な製造プロセスで提供することができる。




 

 


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