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発明の名称 半導体素子およびそれを備えた半導体パッケージ
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2001−257309(P2001−257309A)
公開日 平成13年9月21日(2001.9.21)
出願番号 特願2000−68467(P2000−68467)
出願日 平成12年3月13日(2000.3.13)
代理人 【識別番号】100073221
【弁理士】
【氏名又は名称】花輪 義男
【テーマコード(参考)】
5F044
【Fターム(参考)】
5F044 MM03 MM13 MM39 RR18 
発明者 枝澤 健二 / 尾崎 史郎
要約 目的


構成
特許請求の範囲
【請求項1】 アウタリードホールを有する基板と、該基板の一の面側に設けられた配線と、前記アウタリードホール内の一部に前記配線に接続されて設けられたアウタリードと、前記基板に前記配線に接続されて搭載された半導体チップとを具備することを特徴とする半導体素子。
【請求項2】 請求項1に記載の発明において、前記アウタリードは前記アウタリードホールから前記基板の他の面側に突出されていることを特徴とする半導体素子。
【請求項3】 請求項1または2に記載の発明において、前記アウタリードは絞り加工によりほぼ円筒状に形成されていることを特徴とする半導体素子。
【請求項4】 請求項1〜3のいずれかに記載の発明において、前記基板はデバイスホールを有するフィルム基板からなり、前記半導体チップは前記デバイスホール内に配置されていることを特徴とする半導体素子。
【請求項5】 請求項4に記載の発明において、前記半導体チップの厚さは30〜50μm程度であることを特徴とする半導体素子。
【請求項6】 アウタリードホールを有する基板と、該基板の上面側に設けられた配線と、前記アウタリードホール内の一部に前記配線に接続されて設けられたアウタリードと、前記基板に前記配線に接続されて搭載された半導体チップとを具備する複数の半導体素子をベース基板上に積層するとともに、前記ベース基板上に設けられた接続端子上に前記複数の半導体素子のアウタリードホールを配置し、前記ベース基板の接続端子上において前記複数の半導体素子のアウタリードホール内に導電材を充填したことを特徴とする半導体パッケージ。
【請求項7】 請求項6に記載の発明において、前記半導体素子のアウタリードは前記アウタリードホールから前記基板の下面側に突出され、当該突出部がその下側の前記半導体素子のアウタリードに重ね合わされていることを特徴とする半導体パッケージ。
【請求項8】 請求項6または7に記載の発明において、前記半導体素子のアウタリードは絞り加工によりほぼ円筒状に形成されていることを特徴とする半導体パッケージ。
【請求項9】 請求項6〜8のいずれかに記載の発明において、前記導電材は半田からなることを特徴とする半導体パッケージ。
【請求項10】 請求項6〜9のいずれかにに記載の発明において、前記半導体素子の基板はデバイスホールを有するフィルム基板からなり、前記半導体チップは前記デバイスホール内に配置されていることを特徴とする半導体パッケージ。
【請求項11】 請求項10に記載の発明において、前記半導体チップの厚さは30〜50μm程度であることを特徴とする半導体パッケージ。
発明の詳細な説明
【0001】
【発明の属する技術分野】この発明は半導体素子およびそれを備えた半導体パッケージに関する。
【0002】
【従来の技術】従来の例えばメモリ用の半導体パッケージには、図5に示すようなものが知られている。この半導体パッケージはベース基板1を備えている。ベース基板1の上面の所定の箇所には接続端子2が設けられている。ベース基板1上には4つの半導体素子3が積層されている。
【0003】半導体素子3はボリイミド等からなるフィルム基板4を備えている。フィルム基板4の中央部にはデバイスホール5が設けられている。フィルム基板4の上面側には、デバイスホール5内に突出されたインナリード6と、フィルム基板4の外部に突出されたアウタリード7と、その間の引き回し線8とからなる配線が設けられている。デバイスホール5内には半導体チップ9が配置されている。半導体チップ9は、その上面周辺部に設けられたバンプ電極(図示せず)がインナリード6の先端部に接合されていることにより、フィルム基板4に搭載されている。デバイスホール5内における半導体チップ9の周囲には樹脂封止層10が設けられている。ここで、フィルム基板4の厚さは75μm程度となっており、半導体チップ9の厚さは30〜50μm程度となっている。
【0004】そして、第1番目の半導体素子3は、そのアウタリード7の先端部がベース基板1の上面の所定の箇所に設けられた接続端子9上に半田(図示せず)を介して接合されていることにより、ベース基板1上に実装されている。第2〜第4番目の半導体素子3は、第1〜第3番目の半導体素子3上に積層され、且つ、そのアウタリード7の先端部が第1〜第3番目の半導体素子3のアウタリード7の先端部上に半田(図示せず)を介して接合されていることにより、ベース基板1上に実装されている。
【0005】ところで、従来のこのような半導体パッケージでは、ベース基板1上に4つの半導体素子3を積層しているので、半導体素子3のアウタリード7の長さが上に積層されたものほど長くなってしまう。しかるに、半導体素子3のアウタリード7の強度はその長さが長くなるほど弱くなり、このため、衝撃等を受けると、長いアウタリード7にクラックが生じやすく、最悪の場合には断線してしまうことがある。
【0006】そこで、このような不都合を解消するものとして、図6に示すようなものが考えられる。すなわち、半導体素子3のアウタリード7の部分を両面配線のスルーホール構造とし、第1番目の半導体素子3のアウタリード7の下ランド7aをベース基板1の接続端子9上に半田(図示せず)を介して接合し、第2〜第4番目の半導体素子3のアウタリード7の下ランド7aを第1〜第3の半導体素子3のアウタリード7の上ランド7bに半田(図示せず)を介して接合するようにしたものが考えられる。
【0007】
【発明が解決しようとする課題】しかしながら、このような半導体パッケージでは、半導体素子3のアウタリード7の部分を両面配線のスルーホール構造とすることになるので、コスト高となってしまう。この発明の課題は、半導体素子のアウタリードが断線しないようにするとともに、コストを低減することである。
【0008】
【課題を解決するための手段】請求項1に記載の発明に係る半導体素子は、アウタリードホールを有する基板と、該基板の一の面側に設けられた配線と、前記アウタリードホール内の一部に前記配線に接続されて設けられたアウタリードと、前記基板に前記配線に接続されて搭載された半導体チップとを具備したものである。請求項6に記載の発明に係る半導体パッケージは、アウタリードホールを有する基板と、該基板の上面側に設けられた配線と、前記アウタリードホール内の一部に前記配線に接続されて設けられたアウタリードと、前記基板に前記配線に接続されて搭載された半導体チップとを具備する複数の半導体素子をベース基板上に積層するとともに、前記ベース基板上に設けられた接続端子上に前記複数の半導体素子のアウタリードホールを配置し、前記ベース基板の接続端子上において前記複数の半導体素子のアウタリードホール内に導電材を充填したものである。請求項1または6に記載の発明によれば、基板のアウタリードホール内の一部にアウタリードを設けているので、アウタリードが断線しないようにすることができ、しかもアウタリードの部分が両面配線のスルーホール構造でないので、コストを低減することができる。
【0009】
【発明の実施の形態】図1はこの発明の一実施形態における半導体パッケージの断面図を示したものである。この半導体パッケージはベース基板21を備えている。ベース基板21の上面の所定の箇所には接続端子22が設けられている。ベース基板21上には複数の例えば4つの半導体素子23が積層されている。
【0010】半導体素子23はボリイミド等からなるフィルム基板24を備えている。フィルム基板24の中央部にはデバイスホール25が設けられている。フィルム基板24の周辺部にはアウタリードホール26が設けられている。フィルム基板24の上面側には、デバイスホール25内に突出されたインナリード27と、アウタリードホール26内に設けられたアウタリード28と、その間の引き回し線29とからなる配線が設けられている。デバイスホール25内には半導体チップ30が配置されている。半導体チップ30は、その上面周辺部に設けられたバンプ電極(図示せず)がインナリード27の先端部に接合されていることにより、フィルム基板24に搭載されている。デバイスホール25内における半導体チップ30の周囲には樹脂封止層31が設けられている。なお、この場合も、フィルム基板4の厚さは75μm程度となっており、半導体チップ30の厚さは30〜50μm程度となっているが、これに限定されるものではない。
【0011】ここで、アウタリード28の構造についてその形成方法と併せ説明する。まず、図2(A)および(B)に示すように、フィルム基板24に形成された円形のアウタリードホール26の部分におけるフィルム基板24の上面に、外径がアウタリードホール26よりも大きくて内径がアウタリードホール26よりも小さい銅からなるリング状部28aを引き回し線29に接続させて形成する。次に、図3に示すように、絞り加工治具32を用いて絞り加工を行うことにより、アウタリードホール26内に円筒状のアウタリード28を形成する。この場合、アウタリード28の下端面はフィルム基板24の下面と同じであってもよく、同下面よりも上側であってもよい。
【0012】そして、図1に示すように、4つの半導体素子23は、その各アウタリードホール26をベース基板21の接続端子22上に配置された状態で、ベース基板21上に積層され、ベース基板21の接続端子22上における4つのアウタリードホール26内のアウタリード28内に半田(導電材)33が充填されていることにより、ベース基板21上に実装されている。この状態では、各アウタリード28は半田33を介してベース基板21の接続端子22に接続されている。
【0013】このように、この半導体パッケージでは、フィルム基板21上に積層した4つの半導体素子23のアウタリードホール26内のアウタリード28内に充填した半田33を介して、各アウタリード28をベース基板21の接続端子22に接続しているので、各半導体素子23においては、フィルム基板21のアウタリードホール26内に円筒状のアウタリード28を設ければよく、したがってアウタリード28が断線しないようにすることができる。しかも、アウタリード28を絞り加工により形成しているので、アウタリードの部分を両面配線のスルーホール構造とする場合と比較して、コストを低減することができる。
【0014】なお、上記実施形態では、アウタリード28の下端面をフィルム基板24の下面と同じか同下面よりも上側とする場合について説明したが、これに限定されるものではない。例えば、図4に示すように、上側の3つの半導体素子23のアウタリード28を上側が大径で下側が小径のほぼ円筒状とし、且つ、その下端面がフィルム基板24の下面側に適宜に突出するようにしてもよい。このようにした場合には、上側の半導体素子23のアウタリード28の下部突出部を下側の半導体素子23のアウタリード28に重ね合わせ、各アウタリード28内に半田(図示せず)を充填すると、電気的接続をより一層安定したものとすることができる。
【0015】また、アウタリード28を円筒状ではなく、例えば複数に分割したものとしてもよい。さらに、アウタリード28を各半導体素子23ごとに絞り加工により形成するのではなく、複数の半導体素子23を積層した後に、一度の絞り加工で形成するようにしてもよい。また、上記実施形態では、半導体チップ30をフィルム基板24に形成したデバイスホール25内に配置した、いわゆるテープキャリアパッケージといわれる半導体素子の場合で説明したが、これに限定されるものではなく、フィルム基板24にデバイスホールを形成せず、直接、フェースダウンやフェースアップでボンディングするCOFといわれる半導体素子等への適用も可能である。
【0016】
【発明の効果】以上説明したように、この発明によれば、基板のアウタリードホール内の一部にアウタリードを設けているので、アウタリードが断線しないようにすることができ、しかもアウタリードの部分が両面配線のスルーホール構造でないので、コストを低減することができる。




 

 


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