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発明の名称 タイミング調整機能を備えたクロック発生回路
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2001−127606(P2001−127606A)
公開日 平成13年5月11日(2001.5.11)
出願番号 特願平11−303621
出願日 平成11年10月26日(1999.10.26)
代理人 【識別番号】100091340
【弁理士】
【氏名又は名称】高橋 敬四郎 (外1名)
発明者 長谷川 潤
要約 目的


構成
特許請求の範囲
【請求項1】 入力端子、出力端子および遅延時間制御信号が印加される遅延時間制御端子を有する複数の遅延素子をn段カスケード接続し、初段の遅延素子の入力端子に基準クロック信号が入力され、最終段のn段目の遅延素子の出力端子から遅延クロック信号が出力する遅延素子アレイと、前記基準クロックの位相と前記遅延クロック信号の位相とを比較する比較手段と、該比較手段による比較の結果に基づいて変化する遅延時間制御信号を前記各遅延素子の遅延時間制御端子に出力する出力手段とを含む制御信号出力手段と、遅延素子アレイに含まれる各段の遅延素子の出力の中から1つ或いは複数を選択して出力する選択出力手段とを有するタイミング調整機能を備えたクロック発生回路。
【請求項2】 前記遅延素子は、ゲート同士及びドレイン同士を共通接続した2つのCMOSトランジスタを含む第1のCMOSインバータと、該第1のCMOSインバータと直列接続され、前記遅延時間制御信号によって制御される第1の電流負荷トランジスタとを含む第1遅延段と、該第1遅延段の出力端子と接続され、ゲート同士及びドレイン同士を共通接続した2つのCMOSトランジスタを含む第2のCMOSインバータと、該第2のCMOSインバータと直列接続され、前記遅延時間制御信号によって制御される第2の電流負荷トランジスタとを含む第2遅延段とを含む請求項1記載のタイミング調整機能を備えたクロック発生回路。
【請求項3】 前記遅延素子は、各ドレインが相互接続された、第1導電型の第1のMOSトランジスタと第2導電型の第2のMOSトランジスタとの直列接続を含み前記第1のMOSトランジスタのソースが電源電圧と接続され、基準クロック信号又は前段の遅延素子の出力信号が前記第1、第2のMOSトランジスタのゲートに入力され、前記第1、第2のMOSトランジスタのドレインの相互接続点が出力信号を供給する第1のCMOSインバータと、前記第2のMOSトランジスタのソースと接続されたドレインと、接地されたソースと、前記遅延時間制御用出力端子と接続されたゲートを有する第2導電型の第3のMOSトランジスタとを含む第1の遅延段と、各ドレインが相互接続された第1導電型の第4のMOSトランジスタと第2導電型の第5のMOSトランジスタとの直列接続を含み、前記第4のMOSトランジスタのソースが電源電圧と接続され、前記第1の遅延段の出力信号が前記第4、第5のMOSトランジスタのゲートに入力され、前記第4、第5のMOSトランジスタのドレインの相互接続点が出力信号を供給する第2のCMOSインバータと、前記第5のMOSトランジスタのソースと接続されたドレインと、接地されたソースと、前記遅延時間制御用出力端子と接続されたゲートを有する第2導電型の第6のMOSトランジスタとを含む第2の遅延段と、前記第2の遅延段の出力信号を次段の遅延素子の入力端子に供給する第1の配線と、該第1の配線から分岐されて前記選択出力手段と接続される第2の配線とを含む請求項1記載のタイミング調整機能を備えたクロック発生回路。
【請求項4】 さらに、前記第2の配線の途中に設けられる第1のインバータ回路と、前記第1の遅延段の出力端と前記第2の遅延段の入力端との間を結ぶ第3の配線と、該第3の配線から分岐された第4の配線と、該第4の配線の途中に設けられる第2のインバータ回路とを含む請求項2記載のタイミング調整機能を備えたクロック発生回路。
【請求項5】 前記制御信号出力手段は、前記比較手段の基準出力信号がそのゲート端子に入力される第1のトランジスタと、該第1のトランジスタのソース端子と電源との間に接続された第1の電流源と、前記比較手段の遅延出力信号がそのゲート端子に入力され、そのドレイン端子が前記第1のトランジスタのドレイン端子と接続される第2のトランジスタと、該第2のトランジスタと接地電位との間に接続された第2の電流源と、前記比較手段のリセット出力信号がそのゲート端子に入力される第3のトランジスタと、該第3のトランジスタのソース端子と接地との間に接続され、前記第1及び第2の電流源よりも大きな電流を供給する第3の電流源と、反転リセット信号がそのゲート端子に入力され、そのドレイン端子が前記第3のトランジスタのドレイン端子と接続され、そのソース端子と電源とが接続される第4のトランジスタと、前記第1から第4までのトランジスタのドレイン端子と電源との間に形成されるコンデンサと、前記第1から第4までの各トランジスタのスイッチング制御を行うスイッチ制御手段とを含む請求項1記載のタイミング調整機能を備えたクロック発生回路。
【請求項6】 前記スイッチ制御手段は、初期状態である第1の期間に第4のトランジスタのみを導通させ、前記遅延時間制御端子の電位を前記第1の電源と同じ電位に保ち、リセット信号が変化した後の第2の期間は第3のトランジスタのみを導通させて前記コンデンサに蓄積された電荷を放電させて前記遅延時間制御端子の電位を前記第1の電源の電位から下げて所定の電圧値に近づけ、第3の期間は前記比較手段からの出力に基づいて前記第1のトランジスタと前記第2のトランジスタとを交互に導通させて前記遅延時間制御信号の電圧を一定値に保つ請求項5記載のタイミング調整機能を備えたクロック発生回路。
発明の詳細な説明
【0001】
【発明の属する技術分野】本発明は、CCD固体撮像装置の出力信号を処理する回路である相関二重サンプリング回路に供給するサンプリングパルスの位相調整のため、クロック信号の立ち上がり時刻或いは立ち下がり時刻の微調整を行うタイミング調整機能を備えたクロック発生回路に関する。
【0002】
【従来の技術】図9に、一般的なCCD固体撮像装置の出力波形と、相関二重サンプリング回路のクロック波形との関係を示す。相関二重サンプリング処理は、CCD固体撮像装置の出力信号の肩の部分(図9において、Aで示される)と底の部分(図9において、Bで示される)の差を取り出す回路である。
【0003】相関二重サンプリング処理においては、上記のAの部分をサンプリングするクロック波形(SHP)と上記Bの部分をサンプリングするクロック(SHD)の位相をそれぞれ調整し、信号波形が平坦になっている箇所で確実に立ち下がるようにする。
【0004】最近、CCD固体撮像装置の画素数が飛躍的に増大し、それに伴って出力のデータレートが高くなる傾向にある。出力のデータレートが高くなると、調整マージンが乏しくなり、微調整を行う必要が生じる。
【0005】図10に、SHPあるいはSHDの微調整を行うための回路と動作波形を示す。なお、SHPに対する調整回路とSHDに対する調整回路は同じ構成であるため、以下の説明ではSHPに対する調整回路について説明する。
【0006】図10(a)は遅延時間調整回路の回路図であり、図10(b)はタイミングチャート図である。
【0007】図10(a)に示すように、遅延時間調整回路Cは、第1のインバータ101aと、可変抵抗103と、第2のインバータ101bと、第1のキャパシタ105とを含む。
【0008】第1の配線L1によって、第1のインバータ101aと可変抵抗103と第2のインバータ101bとが、順に、直列に接続されている。
【0009】第1のインバータ101aの入力側に、元になるクロック信号(SHPO)が入力される。可変抵抗103と第2のインバータ101bとの接点Dと接地電位(GND)との間に第2の配線L2が設けられている。第2の配線L2の途中にコンデンサ105が設けられている。この回路では、原クロック(SHPO)信号を元に、C(コンデンサ)R(レジスタ)等の外付け部品を用いて遅延時間を調整する。
【0010】図10(b)に図10(a)に示す回路の動作波形を示す。
【0011】第1のインバータ101aの出力であるG点での波形は、原クロック信号入力端子(SHPO)から入力される信号を、インバータ101aを用いて反転させたものである。
【0012】可変抵抗103の出力であるD点における波形は、可変抵抗103及び容量105によって原クロック信号入力端子(SHPO)から入力される信号波形に対して所望の遅延を付与した波形である。CRの存在により、立ち下がり及び立ち上がりの波形に同一特性であるが極性が反転した歪みが生じている。一点鎖線で示す所定のしきい値電圧を基準として歪んだ信号波形を整形する。波形を整形した後、インバータ回路101bにより信号を反転させる。
【0013】出力信号端子(SHP)から出力される信号波形は、CとRの値およびしきい値電圧が適正に選択された場合、原クロック信号入力端子(SHPO)から入力される波形に対して一定の遅延時間τを有する波形となる。
【0014】上記の遅延時間調整回路Cを用いれば、SHP、SHDのサンプリングパルスのタイミングをそれぞれ微調整することができる。
【0015】
【発明が解決しようとする課題】しかしながら、上記の図10(a)に示す回路を用いると、タイミングの調整を精密に行うために、可変抵抗等の高価な外付け部品が必要で、コストが高くつく。
【0016】また、タイミング調整用のCRの時定数が大きくなるとクロック信号のなまり(図10(b)のD信号)も大きくなる。電圧の揺らぎなどによる瞬間的な波形の乱れ(ジッター)が生じる可能性もある。
【0017】また、CRで遅延させた信号波形を、再度整形する受け側のゲート素子のしきい値電圧のばらつきや、温度ドリフトによる変動の影響も無視できなくなる。
【0018】CRを用いない遅延手段としては、例えばガラス遅延線などの遅延素子を用いることも考えられるが、製造コストが著しく上昇するという問題がある。
【0019】本発明の目的は、外付け部品数を減少し、例えばタイミング発生器などのCMOSで構成された論理IC(LSI)などへの組み込みが可能なタイミング調整機能を備えたクロック発生回路を提供することである。
【0020】本発明の他の目的は、タイミングの調整が容易で、かつジッターなどの変動要素の少ない、タイミング調整機能を備えたクロック発生回路を提供することである。
【0021】
【課題を解決するための手段】本発明の一観点によれば、入力端子、出力端子および遅延時間制御信号が印加される遅延時間制御端子を有する複数の遅延素子をn段カスケード接続し、初段の遅延素子の入力端子に基準クロック信号が入力され、最終段のn段目の遅延素子の出力端子から遅延クロック信号が出力する遅延素子アレイと、前記基準クロックの位相と前記遅延クロック信号の位相とを比較する比較手段と、該比較手段による比較の結果に基づいて変化する遅延時間制御信号を前記各遅延素子の遅延時間制御端子に出力する出力手段とを含む制御信号出力手段と、遅延素子アレイに含まれる各段の遅延素子の出力の中から1つ或いは複数を選択して出力する選択出力手段とを有するタイミング調整機能を備えたクロック発生回路が提供される。
【0022】
【発明の実施の形態】本発明の一実施の形態によるタイミング調整機能を備えたクロック発生回路について以下に説明する。
【0023】図1は、タイミング調整機能を備えたクロック発生回路Xの回路ブロック図である。
【0024】タイミング調整機能を備えたクロック発生回路Xは、所定の段数(n段:nは正の整数)の遅延バッファー回路DB(DB1からDBn)をカスケード接続することで、基準クロック信号(CKI)に遅延を付与し、遅延が付与された出力信号を遅延信号出力端子DCKから出力する遅延バッファーアレイ1と、基準クロック信号(CKI)と遅延が付与された遅延出力信号(DCK)との位相を比較して両クロック信号の位相が等しくなるように遅延時間制御端子VDLから出力される遅延時間制御信号VDL(以下該当端子及びその端子における信号電圧を同じ符号により記載する。)を調節する出力制御回路3と、遅延時間制御信号VDLにより遅延バッファの遅延時間を調節するために、遅延バッファーアレイ1に含まれる遅延バッファー回路の各出力のうちいずれかを選択して出力するマルチプレクサ5とを含む。
【0025】図2に、遅延バッファー回路DBの回路図を示す。
【0026】1つの遅延バッファー回路DBは、入力端子(I)、出力端子(O1、O2)および遅延時間制御信号VDLの入力端子DBLの4端子構成である。
【0027】遅延バッファー回路DBは、入力端子Iに入力されたクロック信号を遅延時間制御信号VDLの入力端子DBLに印加された電圧に応じた遅延時間で遅延させ、出力端子(O1、O2)に出力する。
【0028】遅延バッファーアレイ1は、複数の遅延バッファー回路DBのカスケード接続が入出力端子間に、それぞれ入力Iに、前段の出力Oが接続されるようにn個カスケード接続され、かつ全ての遅延時間制御信号VDLの入力端子DBLは、共通に制御回路の出力VDLに接続されている。
【0029】初段の遅延バッファーDB1の入力には、基準クロック信号入力端子CKIが接続される。遅延時間制御端子DBLは共通に制御回路の出力VDLに接続される。最終段の遅延バッファDBnの出力は遅延クロック信号として遅延クロック信号入力端子DCKから制御回路3に入力される。遅延クロック信号(DCK)は元の基準クロック信号(CKI)に対して一段の遅延バッファDBの遅延時間のn倍だけ遅れたクロックとなる。一段の遅延バッファDBの遅延時間、従って遅延クロック信号の遅延時間は遅延時間制御電圧(VDL)によって決まる。
【0030】図2に示すように、遅延バッファー回路DBは、第1のCMOSインバータCI1を含む第1の遅延段と第2のCMOSインバータCI2を含む第2の遅延段とを含む。
【0031】第1の遅延段は、第1のCMOSインバータCI1と、それと直列に接続され、遅延時間制御電圧(VDL)によって制御される電流負荷トランジスタM3を有している。
【0032】第1のCMOSインバータ回路CI1は、p型MOSトランジスタM1とn型MOSトランジスタM2とを含む。n型MOSトランジスタM2のソース端子にさらにn型MOSトランジスタM3のドレイン端子が接続されている。n型MOSトランジスタM3のソース端子は接地されている。
【0033】第1のCMOSインバータ回路CI1は入力端子Iと出力端Aとを有している。
【0034】第2の遅延段は、第2のCMOSインバータCI2と、それと直列に接続され、遅延時間制御電圧VDLによって制御される電流負荷トランジスタM6を有している。
【0035】第2のCMOSインバータ回路CI2は、p型MOSトランジスタM4とn型MOSトランジスタM5とを含む。n型MOSトランジスタM5のソース端子にさらにn型MOSトランジスタM6のドレイン端子が接続されている。n型MOSトランジスタM6のソース端子も接地されている。
【0036】第2のCMOSインバータ回路CI2は入力端Cと出力端Dとを有している。
【0037】第1のCMOSインバータ回路CI1の出力端Aは、配線L11により、第2のCMOSインバータ回路C12の入力端Cと接続されている。
【0038】第2のCMOSインバータ回路CI2の出力端Dは、配線L12を介して遅延バッファー回路DBの出力端子OIに接続されている。
【0039】n型MOSトランジスタM3のゲート端子とn型MOSトランジスタM6のゲート端子とは、ともに遅延時間制御端子VDLが印加される端子DBLに接続される。
【0040】配線L11の途中には、インバータ回路G1とインバータ回路G2とが順方向に接続されている。
【0041】インバータ回路G1とインバータ回路G2との間の節点Bに、インバータ回路G3を含む配線L31が接続されている。配線L31の一端は、例えば非接続状態で終端している。
【0042】第2のCMOSインバータ回路CI2の出力端Dから延びる配線L21の途中に、インバータ回路G4とインバータ回路G5とが順方向に接続されている。
【0043】インバータ回路G4とインバータ回路G5との間の節点Bからインバータ回路G6が順方向に接続された配線L41が延びている。配線L41の一端は出力端子O2を形成する。出力端子O2は、マルチプレクサ5の入力に繋がっている。
【0044】尚、インバータ回路G3は、配線L31と配線L41との負荷を同等にすることにより、節点Bと節点Eとにおける電気容量を等しくするために接続されている。
【0045】マルチプレクサ回路の構成について図1に基づき説明する。
【0046】マルチプレクサ回路5には、遅延バッファアレイ回路DBの出力のうちφjからφkまでの(k-j)個の信号が出力される出力端子TφjからTφkと、データ選択端子SEL0からSELmが、上記φjからφkまでの入力信号のうちのいずれか1つを選択して出力する出力端子φoutを有している。
【0047】図3に、遅延時間制御回路3の回路図を示す。
【0048】遅延時間制御回路3は、コンデンサC1と、スイッチ手段SWと、スイッチ手段SWの制御を行うスイッチ制御部31とを含む。
【0049】スイッチ手段SWは、トランジスタM11(第1のスイッチ)と、トランジスタM12(第2のスイッチ)と、トランジスタM13(第3のスイッチ)と、トランジスタM14(第4のスイッチ)とを含む。4つのトランジスタM11からM14の各ドレインとコンデンサC1の一方の電極とは共通に節点Xに接続されている。
【0050】トランジスタM11(第1のスイッチ手段)は、第1の電流源I11と節点Xとの間に接続される。トランジスタM12は、第2の電流源I12と節点Xとの間に接続される。トランジスタM13は、第3の電流源I13と節点Xとの間に接続される。
【0051】トランジスタM14は、節点Xと第1の電源VDD1との間に形成される。
【0052】トランジスタM11のドレイン端子とトランジスタM12のドレイン端子とが接続されている。トランジスタM11のソース端子は、電流源I11を介して電源電圧VDDと接続されている。トランジスタM12のソース端子は、電流源I12を介して接地されている。トランジスタM11、M12は、節点Xを介してコンデンサC1の充放電を制御できる。
【0053】スイッチ制御部31は、第1および第2の2つのDフリップフロップQ11、Q12とRSフリップフロップQ13と、2つのインバータG11、G12と、1つのNAND回路G13と、2つのAND回路G14及びG15とを含む。
【0054】スイッチ手段に含まれる第1から第4までのトランジスタM11〜M14とスイッチ制御部31の接続関係について説明する。
【0055】第1のDフリップフロップQ11のデータ入力端子Dは、インバータ回路G11を介して遅延クロック信号が入力される入力端子DCKに接続される。第2のDフリップフロップQ12のデータ入力端子Dは、遅延バッファアレイのL番目の出力信号φLが入力される入力端子DCKQに接続されている。第1、第2のDフリップフロップQ12のクロック入力端(CK)は、基準クロックの入力端子CKIに接続されている。
【0056】第2のフリップフロップQ12の出力端子(Q)は、第1のフリップフロップQ11の反転クリア端子(−CL)と接続される。
【0057】第1のDフリップフロップQ11の出力端子Qは、2入力NAND回路G13の第1の入力端子と接続されている。第1のDフリップフロップQ11の反転出力端子−Qは、RSフリップフロップQ13のセット入力端子(−S)と、第1の2入力AND回路G14の第1の入力端子に接続されている。
【0058】入力端子DCKQは、インバータG12を介して、第1の2入力AND回路G14の第2の入力端子と接続されている。インバータG12の出力端子と2入力NAND回路G13の第2の入力端子にも接続されている。
【0059】第1の2入力AND回路G13の出力端子は、トランジスタM11のゲート端子に接続されている。
【0060】第1の2入力AND回路G14の出力端子は、トランジスタM12のゲート端子に接続されている。
【0061】反転リセット入力端子(−RES)は、トランジスタM14のゲート端子と第2のDフリップフロップQ12の反転クリア端子(−CL)と、RSフリップフロップ回路Q13の反転リセット端子(−R)、第2の2入力AND回路G15の第2の入力端子とも接続される。
【0062】RSフリップフロップ回路Q13の反転出力端子(−Q)は、第2の2入力AND回路G15の第1の入力端子と接続される。
【0063】第2の2入力AND回路G15の出力端子は、トランジスタM13のゲート端子に接続される。
【0064】第3のスイッチM13のドレイン端子と第4のスイッチM14のドレイン端子とが接続され、第3のスイッチM13のソース端子が接地されるとともに、第4のスイッチM14のソース端子は、電流源I13を介して電源電圧VDDと接続される。第3、第4のスイッチも節点Xを介してコンデンサC1の充放電を制御できる。
【0065】スイッチ手段SWの節点Xは、遅延時間制御端子VDLと接続されるとともに、キャパシタC11を介してグラウンドに接続されている。
【0066】以下にタイミング調整機能を備えたクロック発生回路の各部の回路動作について説明する。遅延バッファアレイ1は、n段の遅延バッファ回路DBを含むが、まず図2に示すような1段の遅延バッファ回路DBの動作を説明する。
【0067】図4に遅延バッファー回路DBのタイミングチャートを示す。波形I、A、C、D、E、O1は、図2の対応する節点の電圧を示す。
【0068】遅延バッファー回路DBの入力端(I)がLowからHighに変化すると、トランジスタM1はオン状態からオフ状態に変化する。同時に、トランジスタM2は、オフ状態からオン状態へと変化する。これにより、A点(図2)の電位がVDDから下がり始める。この立ち下がりの時定数は、A点の容量(インバータ回路G1の入力容量とトランジスタM1、トランジスタM2のドレイン容量、配線などの寄生容量の総和)とA点と接地(GND)との間の抵抗(トランジスタM2およびトランジスタM3のオン抵抗の和)で決まる。
【0069】ここで、トランジスタM2には充分高いゲート電圧が印加されるため、そのオン抵抗は小さく、A点と接地(GND)との間の抵抗は、トランジスタM3のオン抵抗で決まることになる。
【0070】すなわち、遅延時間制御端子VDLの電圧が高ければ、トランジスタM3のオン抵抗は小さくなって時定数は小さくなり、逆に遅延時間制御端子VDLの電圧が低ければ、トランジスタM3のオン抵抗が大きくなるため、時定数が大きくなる。
【0071】A点での電位がインバータG1のしきい値電圧よりも低くなると、インバータG1の出力は反転し、LからHへと変化する。従って入力Iの立ち上がりから、点Bでの信号の立ち上がりまでの時間の遅れは、遅延時間制御端子から入力される電圧の大きさVDLによって決まる。
【0072】入力端子に入力される信号Iが、HighからLowへと変化すると、トランジスタM2がオフし、トランジスタM1がオンするため、A点の電位はLowからHighへと変化する。このとき、トランジスタM1のオン抵抗は十分に小さいため、立ち上がりの遅延はほとんど無視できる。さらに、インバータG1のゲート遅延も同じように無視できる。従って、入力Iの立ち下がり時とB点での信号の立ち下がり時とは、ほぼ等しくなる。
【0073】従って、B点の波形はIの波形に対して立ち上がりだけが遅れた波形となる。
【0074】B点の波形はインバータG2で反転され、次段の遅延インバータの入力へと伝達される。次段の遅延インバータも、立ち上がり信号を遅延させる。但し、信号Cは、はじめの入力信号Iと極性が反転しているため、信号Iの立ち下がりが信号Cの立ち上がりと対応する。出力Dは反転されて信号Eとなり、信号Cの立ち上がりを遅らせた波形となる。波形Eがさらに反転され、信号Iと対応する波形となる。
【0075】最終的な出力信号O1は、入力信号(I)に対して立ち上がりも立ち下がりもほぼ同じ時間だけ遅れる。出力信号は出力端子O1から出力される。
【0076】基準クロック信号に対して信号波形(Duty比)を維持したまま、立ち上がりおよび立ち下がりのタイミングを、所定の遅延時間だけ遅らせた出力が得られることになる。
【0077】例えばO1端子の出力をマルチプレクサ5に直接接続すると、インバータG5の出力負荷が変わる。負荷が接続されたか否かで各遅延バッファーの出力が微妙に変化する。次段の遅延バッファーに接続するための出力端子O1の他に、O1端子からの出力信号と同等の出力が得られるO2端子を設けることにより、マルチプレクサ5に、O2端子からの出力信号を供給することにより、遅延バッファアレイの動作を安定化している。
【0078】なお、インバータ回路G3は、節点Bと節点Eとにおける電気容量をほぼ等しくするために設けられている。
【0079】n段の遅延バッファ回路をカスケード接続することにより、所定の遅延時間をn倍した遅延時間を得る。
【0080】図5は、遅延バッファアレイ1内の各遅延バッファ回路DBの出力信号φ1、φ2、・・・φj・・・φnを示す。信号φnは制御回路3の反転入力端子DCKに入力される。
【0081】制御回路3の非反転入力端子CKIには、元の基準クロック信号(CKI)が入力される。DフリップフロップQ11で、基準クロック信号(CKI)と遅延クロック信号(DCK)との位相の比較が行われる。。遅延クロック信号(DCK)の位相がずれている場合、 位相を比較した結果、NAND回路G13またはAND回路G14が出力を発生する。遅延クロック信号(DCK)の位相が基準クロック信号(CKI)の位相よりも進んでいる場合には、スイッチM12がオンし、遅延クロック信号(DCK)を遅らせるように遅延時間制御電圧(VDL)を下げる。
【0082】逆に、遅延クロック信号(DCK)の位相が基準クロック信号(CKI)の位相より遅れている場合には、スイッチM11がオンし、遅延クロック信号(DCK)を進ませるように制御電圧信号(VDL)を上げる。制御回路3の詳細な動作は後述する。
【0083】以上の動作から、定常状態では、遅延クロック信号(DCK)と基準クロック信号(CKI)との位相が等しくなるように制御される。
【0084】従って、遅延バッファーアレイによって遅延クロック信号(DCK)からは基準クロック信号(CKI)のクロック信号に対して正確にその1周期分の時間だけ遅れた信号が出力されるようになる。
【0085】基準クロック信号(CK)の周期をTとし、遅延バッファアレイの段数をnとすると、遅延バッファアレイのj番目の遅延バッファの出力φjとしては、基準クロック信号(CKI)に対して(T/n)×jだけ遅れたクロック信号が得られることになる。j番目の遅延クロックφjからk番目の遅延クロックφkがマルチプレクサに入力される。
【0086】マルチプレクサ5により、遅延バッファの出力φを切り替えることで、(T/n)刻みでクロック信号の立ち上がりを可変制御できる。
【0087】図5を参照して、クロック信号の立ち上がりを可変制御する様子を説明する。クロック信号(φout)の立ち上がりはφiで決まるため固定されている。クロック信号(φout)の立ち下がりは、マルチプレクサ5によってφjからφkまでのいずれかが選択できる。選択信号入力端子SEL0からSELmによって、クロック信号(φout)の立ち下がり時刻は、(T/n)×jから(T/n)×kの範囲で調整可能となる。
【0088】すなわち、タイミング調整機能を備えたクロック発生回路を用いれば、基準クロック信号(CKI)と遅延クロック信号(DCK)との1周期分をn分割した目盛りの遅延時間を得ることが可能である。
【0089】図6は、出力制御回路部3の動作タイミング図であり、図7は、出力制御回路部3の詳細な動作タイミング図である。
【0090】図3に示すリセット端子(−RES)は、リセット信号を入力する端子である。図3を適宜参照して動作を説明する。
【0091】リセット信号(−RES)は、電源投入時などの初期状態においてのみ一定期間Lowとなる信号である。DCKQ信号は、遅延バッファ回路DFに含まれるn段の遅延バッファ回路のうち、L番目(L≒3/4×n)の出力φLである。遅延が付与された出力信号DCKが、クロック信号CKIに対してT1だけ遅れるときには、クロック信号CKIに対して約(3/4×T1)だけ遅れるように選ばれている。DCKQ端子から、DCKQ信号が入力される。
【0092】図6及び図7に示すように、時刻t0では、リセット反転信号(−RES)がLowでありトランジスタM14はOn状態となる。アンド回路G15の出力信号(−CNV)もLowとなる。従ってトランジスタM13はオフ状態となり、遅延時間制御端子VDLの電位はほぼ電源電圧VDDとなる。遅延バッファアレイ1の最終出力信号DCKのCKIに対する遅れは最小となる。
【0093】ここで、反転リセット信号(−RES)がLowであれば、第2のDフリップフロップQ12はリセットされる。DFFQ12がリセットされるため、その出力PCR信号もLowとなり、第1のD−フリップフロップQ11の反転クリア端子(−CL)にリセット信号が入る。これによって第1のフリップフロップ回路Q11に対してもリセットがかかる。
【0094】従って、第1のフリップフロップ回路Q11のQ出力φPCOはLowとなり、−Q出力(−φPCO)はHighとなる。これにより、NAND回路G13の出力信号(−φINC)はHighとなり、トランジスタM11はオフとなる。また、アンド回路G14の出力信号(φDEC)はDCKQの逆相が出力され、第2のトランジスタM12はDCKQに同期してオン/オフを繰り返す。
【0095】但し、電流源I12の電流値はきわめて小さいため(10μA程度)、遅延時間制御端子VDLの電位には、ほとんど影響を及ぼさない。
【0096】反転リセット信号(−RES)がHighになることによって、第4のトランジスタM14(図3)がオフし、遅延時間制御端子VDLを電源電圧VDDから開放する。
【0097】反転リセット信号(−RES)がHighになると、RSフリップフロップQ13のリセットが解除される。第1のDフリップフロップQ11の−Q出力、−φPCOがHighのため、セット入力にHighが入力され、−Q出力RSFはHighである。従って、アンド回路G15の出力−CNVがHighとなり、第3のトランジスタM13(図3)をオンする。
【0098】遅延時間制御信号VDLは、電流源I13が接続されるため、容量C11に蓄積されていた電荷が放電され、VDLの電位は徐々に低下する。
【0099】図7に示すように、時刻t0で、遅延クロック信号DCKの立ち上がり及び立ち下がり時間は、基準クロックCKIのそれに対して所定の時間分の遅延を有する。
【0100】基準クロック信号CKIが立ち上がる時間から一旦立ち下がり再び立ち上がるまでの1周期をTとした場合に、時刻t1では、時刻t0の時点よりも遅延クロック信号DCKは、まだ3T/4までは遅れていない。この状態では、DCKQを入力クロック信号CKIでラッチした出力であるPCRは依然としてLowを維持し、これによって第1のDフリップフロップQ11もリセットがかかった状態である。
【0101】時刻t2になると、基準クロック信号(CKI)の立ち上がり時点で、DCKQはHighとなる。第2のDフリップフロップQ12の出力信号(PCR)はHighになる。これにより、第1のDフリップフロップQ11のリセットが解除される。遅延クロック信号DCKはHighであるため、基準クロック信号(CKI)の立ち上がりで第1のDフリップフロップQ11の出力をラッチしてもφPCOは依然としてLowのままである。
【0102】時刻t3においても、同様にφPCOは依然としてLowのままである。
【0103】時刻t4においては、基準クロック信号CKIの立ち上がり時点でDCKがLowになる。
【0104】第1のDフリップフロップQ11の出力φPCO、反転出力(−φPCO)が変化する。反転出力(−φPCO)がHighからLowになることで、RSフリップフロップ回路Q13がセットされる。信号RSF(図3)がLowになり、結果的に信号(−CNV)(図3)がLowになる。
【0105】トランジスタM13はオフになり、電流源I13は遅延時間制御端子VDLから解放される。時刻t4に至って遅延時間制御端子VDLは所望の電圧値(DCKがCKIに対して1周期T分だけ遅れるための制御電圧値)に収束する。同時に、トランジスタM13及び第4のトランジスタM14は共にオフになる。トランジスタM13、トランジスタM14及び電流源I13は全て切り離されたものと同じ状態になる。
【0106】時刻t4以降は、以下のように動作する。
【0107】基準クロック信号(CKI)の立ち上がり時に遅延クロック信号(DCK)がHighであれば、第1のDフリップフロップ回路Q11の反転出力信号(−φPCO)をHighにし、DCKQに同期して信号φDEC(図3)にHighActiveのパルスを発生させる。
【0108】DCKQのLow期間だけトランジスタM12を介して電流源I13で容量C1の電荷を放電して、遅延時間制御端子VDLの電位をわずかに低下させ、遅延を大きくして基準クロック信号(CKI)と遅延クロック信号(DCK)の位相が揃うように制御する。
【0109】逆に、基準クロック信号CKIの立ち上がり時に、遅延クロック信号(DCK)がLowであれば、φPCOをHighにして、DCKQに同期して(−φINC)にLowActiveのパルスを発生させる。
【0110】DCKQのLow期間だけトランジスタM11を介して電流源I11から容量C11に電荷を充電して遅延時間制御端子VDLの電位をわずかに高くして遅延時間を小さくし、基準クロック信号(CKI)と遅延クロック信号(DCK)の位相が揃うように制御する。
【0111】遅延時間制御端子からの信号が収束するまでは大きな電流の電流源I13(例えば100μA)によって高速に収束動作を行い、一端収束した後は小さな電流の電流源I11、I12(例えば10μA)によって基準クロック信号CKIと遅延クロック信号(DCK)の位相が常に揃うように遅延時間制御端子VDLの電位の微調整が行われる。
【0112】以上のようなタイミング調整機能を備えたクロック発生回路を用いることにより、高速収束動作と収束状態での安定性維持のための高精度制御という相反する要求をともに満足することができる。
【0113】図8に、上記のタイミング調整機能を備えたクロック発生回路Xと固体撮像装置Yとの接続関係を示す。
【0114】図8に示す固体撮像装置Yは、半導体基板201上において、垂直方向及び水平方向に整列配置された複数の光電変換素子(フォトダイオード)203と、垂直方向に整列した光電変換素子203の列に近接して形成され、光電変換素子203からの電荷を垂直方向に転送する垂直電荷転送路205と、垂直電荷転送路205の一端に形成され、垂直電荷転送路205からの電荷を水平方向に転送する水平電荷転送路207と、水平電荷転送路207の一端に設けられ、水平電荷転送路207内を転送された電荷に対応する電圧を増幅して外部に出力する出力アンプ211とを含む。
【0115】CCDとは別チップとして設けられた信号処理用ICに、出力アンプ211から出力された信号を整形する処理を行う信号処理部Zが形成されている。
【0116】信号処理部Zには少なくとも2つの入力端子Tz1、Tz2が存在する。
【0117】信号処理部Zの2つの入力端子Tz1、Tz2に、前述のタイミング調整機能を備えたクロック発生回路Xの出力φoutが入力する。
【0118】タイミング調整機能を備えたクロック発生回路Xは、前述のように、遅延バッファー回路DB(DB1からDBn)をカスケード接続する遅延バッファーアレイ1と、出力制御回路3と、2つのマルチプレクサ5a、5bとを含む。
【0119】マルチプレクサ部5aから出力φout1が、マルチプレクサ部5bから出力φout2が出力される。φout1とφout2とは、各々セレクタの入力がより任意の位相に例えば図9に示すタイミングAとBに設定できる。出力φout1は信号処理部Zの入力端子Tz1に、出力φout2は信号処理部Zの入力端子Tz2に接続される。2つの入力端子Tz1、Tz2に、図9に示したSHPとSHDの2種類のクロック信号が入力され、固体撮像装置Xからの出力波形を整形する。
【0120】以上、本発明の実施の形態について例示したが、その他、種々の変更、改良、組み合わせ等が可能なことは当業者には自明であろう。
【0121】
【発明の効果】汎用性のあるCMOSを用いてタイミング調整機能を備えたクロック発生回路を容易に実現できる。
【0122】外付け部品もコンデンサー1つで済むため、製造コストを低減することができる。
【0123】加えて、タイミングを調整できる精度は、遅延バッファーの段数によって正確に決めることができるため、コストが非常に安い。温度ドリフトなどの影響を受けずに、ジッターのきわめて少ない安定した調整が可能である。
【0124】さらに、設定ビットによりタイミング調整を行うことができるため、タイミングの調整が非常に容易となり、製造に際して個別に調整が必要になった場合でも、CRを用いて調整を行う場合に比べてその調整の手間が少なくなる。




 

 


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