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ローエンドサーバまたはワークステーション用のチップキル - ヒューレット・パッカード・カンパニー
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発明の名称 ローエンドサーバまたはワークステーション用のチップキル
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2001−142789(P2001−142789A)
公開日 平成13年5月25日(2001.5.25)
出願番号 特願2000−320318(P2000−320318)
出願日 平成12年10月20日(2000.10.20)
代理人 【識別番号】100063897
【弁理士】
【氏名又は名称】古谷 馨 (外2名)
発明者 マイケル・ビー・レインハム
要約 目的


構成
特許請求の範囲
【請求項1】単一のメモリモジュールにおけるエラー訂正専用のビット数が、コンピュータシステムによってサポートされるチップキル訂正アルゴリズムの実行に必要なビット数より少ない場合に、該コンピュータシステムの単一のメモリモジュールにおいてメモリオペレーションを実行するための方法であって、単一のメモリモジュールにおいてダブルワードメモリオペレーションを実行するステップと、前記コンピュータシステムによってサポートされる所望のチップキルアルゴリズムを実行するために、前記ダブルワードメモリオペレーションによって提供される追加のエラー訂正ビットを使用するステップを含む、方法。
発明の詳細な説明
【0001】
【発明の属する技術分野】本発明は、コンピュータシステムにおいて単一のメモリモジュールでメモリオペレーションを実行する方法、および少なくとも1つのメモリモジュールを有するメモリ構成に関する。
【0002】
【従来の技術】利用可能なメモリシステムは、時の経過と共にサイズを拡大し続けており、ハイエンドサーバの場合、現サーバメモリシステムは、しばしば64Gバイトまで(おおよそ1/2兆記憶ビット)またはそれ以上の範囲にある。顧客は、自身の要求に応じて、ローエンドサーバかまたはハイエンドサーバかを購入するよう選択することができる。現ローエンドサーバシステムは、一般に、1〜4のデュアルインラインメモリモジュール(DIMM)を含み、ハイエンドサーバは、一般に、4以上のDIMMを含む。また、一般にハイエンドサーバは、メモリチップ冗長性、ホットスワッピングおよびチップキル(chipkill)エラー訂正を行う能力等の有用性の高い特徴を有している。
【0003】図1Aを参照すると、ローエンドサーバシステム100のメモリシステムの側面図が示されている。メモリシステムは、マザーボード106に取付けられたCPUまたはメモリコントローラ102と、2つのデュアルインラインメモリモジュール108a、108bと、を有している。示されている2つのメモリモジュール108a、108bは、各々、並列に接続されたN個のメモリデバイス112を含んでいる。説明のために、Nは18に等しいものとする。各メモリモジュール108a、108b上の18個のメモリデバイス112a〜112Nは、データバス114によってメモリコントローラ102に接続されている。なお、データバス114には、基板トレース部116、コネクタ118およびモジュールトレース部120が含まれる。
【0004】図1Bは、図1Aに示すローエンドサーバのメモリモジュールのメモリ構成のブロック図を示す。図1Bに示す実施の形態では、データバスは72ビット幅であり、データ用に64ビット使用され、エラー訂正用に8ビット使用される。メモリモジュール108a、108b上の18個のメモリデバイスの各々は、4ビット幅であり、256Mバイトシステムの場合、18×4のSDRAMの各々は32Mバイトである。18×4のメモリデバイスは、各メモリオペレーションに対し、データバス114上への出力が72ビット幅となるように、並列に接続されている。
【0005】図1Cを参照すると、図1Aに示すローエンドサーバのメモリロケーションに対する読出しまたは書込み用のクロックパルスが示されている。メモリコントローラは、1つのメモリモジュールから1度に1つのワードまたはメモリロケーションを読出す。シングルデータレート(SDR)システムであって読出しオペレーションの場合、クロックエッジt1において、メモリモジュール108のアドレス000000を有するメモリロケーションが読出される。メモリロケーションの内容は、72ビット幅である。クロックエッジt2では、いかなるメモリオペレーションも発生しない。クロックエッジt3では、メモリモジュール108のアドレスロケーション000001を有する第2のメモリロケーションが読出しされる。
【0006】図2Aは、8個のDIMMモジュールを有する従来からのハイエンドサーバシステム200用のメモリシステムの側面図を示す。図1Aに示すローエンドサーバ構成と同様に、図2Aに示すメモリシステムは、マザーボード206に取付けられたCPUまたはメモリコントローラ202を有しているが、ハイエンド構成は、図1Aに示す2個のDIMM108a、108bの代りに8個のデュアルインラインメモリモジュール208a〜208hを有する。メモリコントローラ202は、基板トレース部216、コネクタ218およびモジュールトレース部220を含むデータバス214によって、8個のメモリモジュール208a〜208hに接続されている。
【0007】図2Bは、図2Aに示すハイエンドサーバのメモリ構成のブロック図を示す。図示のハイエンドサーバでは、データバスは、144ビット幅であり、128ビットはデータ用に使用され、16ビットはエラー訂正用に使用される。好ましくは、各メモリモジュールは、18個のメモリデバイス(N=18)を有し、各メモリデバイスは、4ビット幅である。各メモリモジュールに対し、18×4のメモリデバイスが並列に接続されている。データは、各メモリオペレーション対して、データバス114への出力が144ビット幅であるように、2つのメモリモジュールから同時に読出される。
【0008】図2Cには、図2Aに示すハイエンドサーバのメモリロケーションに対する読出しまたは書込み用のクロックパルスが示されている。メモリコントローラは、1つのメモリモジュールから1度に1つのワードまたはメモリロケーションを読出す。ダブルデータレート(DDR)システムであってメモリ読出しオペレーションの場合、クロックエッジt1において、メモリモジュール208aのアドレス000000を有するメモリロケーションと、メモリモジュール208eのアドレス000000を有するメモリロケーションの両方が、同時に読出される。クロックエッジt2では、メモリモジュール208aのアドレスロケーション000001を有する第2のメモリロケーションと、メモリモジュール208eのアドレス000001を有する第2のメモリロケーションの両方が、共に同時に読出される。
【0009】メモリサイズが増大する最近の傾向は、継続していく可能性が高い。マイクロプロセッサメーカは、より高速のCPUを提供し続けている。CPU速度が増大するに従い、CPUバスおよびサポートしているI/Oシステムの速度が増大し、CPU毎により多くのユーザをサポートすることができるため、対応してCPU毎のサーバメモリサイズが増大する。メモリシステムのサイズが増大すると、メモリビット障害、従って、メモリシステム障害の可能性が増大する。顧客は、ローエンドシステムに対してであっても、これら増大するメモリ障害を処理するために改良されたエラー訂正機能を必要としている。
【0010】従来、ローエンドサーバでサポートされていなかったエラー訂正機能の1つは、業界においてチップキル(chipkill)として知られているものである。従来、チップキルという用語は、メモリ内の複数のビットエラーを訂正する機能を言い、複数のビットエラーは、メモリデバイスの幅である。例えば、4ビット幅の32MビットSDRAMに対し、チップキル機能をサポートするシステムは、メモリデバイスにおける4ビット幅エラーを訂正することができる。このため、チップキルをサポートするシステムにおいて×4構成で編成されたSDRAMチップ全体の障害によって、システムに障害が発生することはない。
【0011】チップキルは、例えば、2つのDIMMを結合して、128データビットと16ECCビット(ECCは、エラー訂正コード、すなわち、エラーチェックおよび訂正コードを表す)とを含む144ビットバスにすることにより、ハイエンドチップセットに提供される。一般に、訂正することができるビットの数は、システムがサポートするECCビットの数によって決まる。ECCすなわちエラー訂正コードとは、一般にCRC(巡回冗長検査)アルゴリズムに基づく、通常使用されるエラー検出および訂正プロセスのことを言う。CRCアルゴリズムは、データを受取った時にCRCチェッカによって完全なデータシーケンス(データフィールドの終端部に付加されたCRCビットを含む)が読出されるように作用する。完全なデータシーケンスは、CRC多項式によってきっかりと割切れなければならない。完全なデータシーケンスがCRC多項式によって割切れない場合、エラーが発生したと考えられる。
【0012】一般に、ECCプロセスに基づくチップキル機能をサポートするためには、追加のエラー訂正ビットが必要である。訂正されるビットの数は、システムがサポートするECCビットの数によって決まる。例えば、一般に、4ビット幅のメモリ編成に対して訂正するために使用されるCRCアルゴリズムには、図1Aに示すローエンドサーバによって提供される8エラー訂正ビットより多くのビットが必要である。従って、×4編成に対してチップキル機能を実行するために、ローエンドサーバには、要求されたCRCアルゴリズムを実行するために必要な追加のECCビットを提供する追加のメモリモジュールまたはデバイス(または装置)が必要である。しかしながら、4ビット幅メモリ編成の訂正のために一般に使用されるCRCアルゴリズムでは、図2Aに示すハイエンドサーバがサポートする16エラー訂正ビットより多くのビットは必要ではないので、ハイエンドサーバはチップキル機能をサポートすることができる。
【0013】
【発明が解決しようとする課題】チップキルによるエラー訂正機能を機能を付加することを望むローエンドサーバシステムに使用可能な代替的な実現例は、現在、IBM社によって市販されているような、専用ロジックを提供するカスタムASICを使用することである。カスタムASICは、専用コントローラと、72ビットより大きい、すなわち80ビットのメモリを使用して16ECCビットを提供し、高速SDRAMを使用する。通常必要なECCメモリの数の2倍であるのは、ECCメモリに対して追加のメモリが必要とされるからである。これによって最大メモリサイズが制限される。カスタムASICがチップキル機能を提供するが、それは比較的高価であり、使用可能であれば標準のコンポーネントを使用することが好ましい。更に、現在入手可能なASICは、使用可能なメモリサイズが制限されており、次世代のバスシステムに必要な133MHz速度で動作しない可能性がある。
【0014】要求されるCRCアルゴリズムを実行するために必要な追加のECCビットを提供するために、コストのかかるカスタムASICチップあるいは追加のメモリモジュールまたは装置を必要としない、ローエンドサーバシステムにおけるチップキルによるエラー検出(以下、チップキルエラー検出)を提供するメモリシステム構成およびプロセスが必要とされている。
【0015】
【課題を解決するための手段】本発明は、非標準コンポーネントまたは追加のメモリデバイスを必要とすることなく、ローエンドサーバにおいてチップキルエラー検出を提供するプロセスおよびメモリ構成を提供する。一般に、半導体メモリデバイスに対し、エラー検出および訂正は、ECCエラー訂正を用いて実行される。ECC訂正を実行するためには、指定されたメモリデバイスにおいて予め決められた数のビットが、エラー訂正のために使用可能でなければならない。一般に、チップキル機能に必要なエラー訂正ビットの数は、訂正されるメモリチップの幅と使用されるCRCアルゴリズムに依存する。必要とされる数のエラー訂正ビットが、メモリシステムによって提供されない場合は、本発明による別のオプションは、1つのDIMMモジュールにおける連続したメモリロケーションに対しダブルワードオペレーションを実行することである。ダブルワード(または、2ワード:doubleword)でメモリモジュールを読出すことにより、基本的に、データ転送毎の使用可能なECCビットの数が以前の2倍であるシステムが提供される。一般に、これらローエンドシステムがチップキルオペレーションを行うために必要な数のエラー訂正ビットを有していないため、このダブルワード技術により、通常チップキルオペレーションを実行することができないローエンドシステムにおいて、チップキルをサポートすることが可能となる。
【0016】上述したメモリ構成と組合わせてダブルワード読出しおよび/または書込みを使用することにより、システム性能への影響を最小限にし、かつ、コストの影響を受けやすいローエンドサーバまたはワークステーションのアプリケーションに対しシステムコストを増大させることなく、チップキルオペレーションを実行することができる。本発明による実施例では、今日市販されているカスタムASICのように、カスタムメモリモジュールが必要とせず、かつ、所定のメモリモジュールサイズが制限されることもない。
【0017】サーバアプリケーションに対し、ダブルワードを実施する場合、他の場合では無駄にされるDDRの余分の帯域幅を使用して、チップキルオペレーションのためのオーバヘッドを「隠す」。ローエンドサーバアプリケーションで使用される場合、ダブルワード(16バイト(または16B)のデータ、2バイト(または2B)のECC)読出しの性能ペナルティは、システムバス帯域幅の2倍であるメモリシステムの帯域幅によって最小化される。PCまたはワークステーションでは、この帯域幅は、メモリに対する非キャッシュ・コヒーレントAGPアクセス(non-cache coherent AGP access)に対して使用されるが、これは、サーバでは適用できない。従って、バイト書込みオペレーションで使用されるR−M−Wに対するオーバヘッドが隠され、他の場合では無駄にされるであろう帯域幅が使用される。さらに、本発明は、追加の部品またはカスタム部品を必要とすることなく、メモリコントローラを小変更したPCチップセットを用いて、サーバシステムで提供されるのと同じチップキル機能を提供することができる。
【0018】ダブルワード読出しを実施するか否かを決定する際、システムを実現するシステムユーザは、まず、チップキルが所望とされている機能であるか否かを決定しなければならない。チップキル機能が望まれている場合、対象とするチップのメモリ幅をサポートするのに必要なエラー訂正ビットの数が、単一のメモリアドレスにおけるエラー訂正ビットによりすでに提供されているか否かを決定しなければならない。必要とされるエラービットの数がすでに提供されている場合、ダブルワードオペレーションは必要ではない。提供されていない場合、単一のメモリモジュールにおけるメモリロケーションに対し、ダブルワードで読出しまたは書込みを行うことができる。ダブルワードでメモリモジュールを読出すことにより、基本的に、データ転送毎のECCの数が以前の2倍であるシステムが提供される。この増加した数のエラー訂正ビットは、対象とする(または、目的とする)チップ幅に対してチップキルオペレーションを実行するのに十分なものである。
【0019】本発明の特徴および利点については、明細書の他の部分および添付図面を参照することにより更に理解されよう。
【0020】
【発明の実施の形態】本発明は、メモリコントローラと少なくとも1つのメモリモジュールとを備えるメモリ構成に対しチップキル機能を提供するための方法を提供する。メモリモジュールは、好ましくは、目的とする幅を有する複数のメモリデバイスを含む。本発明によると、適切な(または、十分な)数のエラー訂正ビットを提供してチップキル機能を提供するために、メモリコントローラによりダブルワードメモリオペレーションが起動される。
【0021】図3Aを参照すると、2つのメモリモジュールを含むローエンドサーバシステム300用のメモリシステムの側面図が示されている。メモリシステムは、マザーボード306に取付けられたCPUまたはメモリコントローラ302と、2つのデュアルインラインメモリモジュール308a、308bとを有している。2つのメモリモジュール308a、308bは各々、好ましくは並列に接続されたN個のメモリデバイス312を含んでいる。ここでは、説明のために、Nは18に等しいものとする。メモリモジュール308a、308b上の18個のメモリデバイス312a〜312Nは、データバス314によってメモリコントローラ302に接続されている。データバス314には、基板トレース部316と、コネクタ318と、モジュールトレース部320が含まれる。
【0022】図3Bは、図3Aに示すローエンドサーバのメモリモジュールのメモリ構成のブロック図を示す。図3Bに示す実施形態では、各DIMMモジュールは72ビット幅であるが、ダブルワードオペレーションにより、データバスは144ビット幅の有効幅を有するようになる。ここで、128ビットはデータに使用され、16ビットはエラー訂正に使用される。メモリモジュール308a、308b上の18個のメモリデバイスの各々は4ビット幅であり、256Mビットシステムの場合、18×4のSDRAMの各々は32Mバイトである。
【0023】図3Cに、図3Aに示すローエンドサーバのメモリロケーションに対する読出しまたは書込み用のクロックパルスを示す。メモリコントローラ302は、単一のメモリモジュールからダブルワードを同時に読出す。ダブルデータレート(DDR)システムであって、読出しオペレーションの場合、クロックエッジt1において、メモリモジュール308のアドレス000000を有するメモリロケーションが読出される。メモリアドレス000000の内容は72ビット幅である。本発明はダブルワードで動作するため、次に、クロックエッジt2において、同じメモリモジュール308aにおけるアドレスロケーション000001を有する第2のメモリロケーションの内容が読出される。また、メモリロケーション000001の内容も72ビット幅である。従って、クロックエッジt2において、データバスから(メモリロケーション000000からの72ビットとメモリロケーション000001からの72ビットの)合計144ビットが読出される。
【0024】上述したメモリ構成と組合せてダブルワード読出しおよび/または書込みを用いることにより、システム性能への影響を最小限にし、かつコストの影響を受けやすいローエンドサーバまたはワークステーションへの適用に対しシステムコストを増大させることなく、チップキルオペレーションを実行することができる。本発明の実施例では、今日市販されているカスタムASICのように、カスタムメモリモジュールが必要ではなく、かつ、所定のメモリモジュールサイズも制限されない。
【0025】サーバアプリケーションの場合、ダブルワードアクセスを実施すると、ダブルワードを適用しない場合には無駄にされることになるDDRの余分の帯域幅が使用され、チップキルオペレーションに対するオーバヘッドが「隠される」。ローエンドサーバアプリケーションで使用される場合、ダブルワード(16バイト(または16B)のデータ、2バイト(または2B)のECC)の読出しによる性能ペナルティは、システムバス帯域幅の2倍であるメモリシステムの帯域幅によって最小化される。PCまたはワークステーションでは、この帯域幅は、サーバでは適用できない、メモリに対する非キャッシュ・コヒーレントAGPアクセスに対して使用される。従って、バイト書込みオペレーションで使用されるR−M−Wに対するオーバヘッドが隠され、他の場合には無駄にされることになるであろう帯域幅が使用される。さらに、本発明は、追加の部品またはカスタム部品を必要とすることなく、メモリコントローラに小変更を施したPCチップセットを用いて、サーバシステムにおいて提供されるものと同じチップキル機能を提供することができる。
【0026】提供されるチップキルの全機能は、性能またはコストの不利益を受けないハイエンドシステムのものに類似している。しかしながら、ダブルワードの実施は、性能およびシステムコストに関してシステムに対して実質的に透過的(トランスペアレント)であるが、その実施により、シングル(単一)ワードオペレーションが発生する場合と比較すると、システムの出力が変更される場合がある。例えば、DIMMコネクタデータピン障害の場合、本発明を実施すると、ダブルリード(読出し)オペレーションによりダブルビットエラーが生じうる。しかし、これは、CRCエラー訂正法によって訂正することができる。
【0027】DIMMモジュールの置換に関しては、一般に、ローエンドシステムの場合、ホットスペアモジュールおよび基本的なエラー訂正技術を実装することは現実的でなく、障害の発生したDIMMを置き換えるためのサービスダウンタイム期間まで、あるいは、ホットスペアを提供することができるようになるまで、障害に対する基本的な耐性に頼ることになる。使用されるCRC多項式およびSDRAM編成にもよるが、メモリ内の障害を訂正しその後ホットスペアで再構築することができるか、または、単純に訂正した後、次の1年のサーバダウンタイム期間でDIMMを置換することができる。「再構築」を処理する複雑さが最小化されている場合、3〜4のDIMMのPCサーバシステムの場合、ホットスペア用に1つのDIMMを使用することができる。
【0028】図4Aに、ローエンドサーバにおいてチップキルを実施するか否かを決定するステップのフローチャート400を示す。ダブルワード読出しを実施するか否かを決定する際に、まず、システムを実施する者により、チップキルが所望の機能であるか否かが判断されなければならない(ステップ404)。チップキル機能が所望されていない場合は(ステップ406)、従来技術によるシステムで使用されるシングルワードオペレーションを行うことができる(ステップ408)。
【0029】チップキル機能が所望されている場合は(ステップ410)、メモリモジュールの単一のメモリロケーションによって提供されるエラー訂正ビットの数が、メモリデバイスの所望の(データまたはバスの)幅についてチップキルをサポートするために十分であるか否かが判断される(ステップ414)。チップキルを実行するための種々のアルゴリズムが周知であり、選択される特定のアルゴリズムにより、要求されるエラー訂正ビットの数が決定される。要求されるエラー訂正ビットの数がすでに提供されている場合(ステップ416)、シングルワードオペレーションがチップキル機能をサポートするため、ダブルワードオペレーションを行う必要はない。また、倍の数のビットが十分な数のエラー訂正ビットを提供するか否かの判断を行うことができる(ステップ420)。十分な数を提供しない場合は(ステップ422)、本発明のダブルワードアクセスを実施してチップキルを行うことはできない(ステップ424)。十分な数を提供する場合は、単一のメモリモジュールにおけるメモリロケーションに対してダブルワードで読出したり書込むことができる(ステップ428)。メモリモジュールをダブルワードで読出すことにより、基本的に、データ転送毎のECCの数が以前の倍であるシステムが提供される。
【0030】また、図4Aにおいて説明した方法は、メモリコントローラが、シングルワードメモリオペレーションを実施するか、ダブルワードメモリオペレーションを実施するか否かを決定するために使用することができる。好ましい実施形態では、メモリコントローラが、システム初期化中に、シングルワードオペレーションが実施されるか、ダブルワードオペレーションが実施されるか否かを決定する。1実施形態では、いずれが実施されるかは、スイッチインジケータに基づいて選択される。この場合、スイッチインジケータは、シングルワード構成においてチップキルアルゴリズムを実行するのに十分なビットが存在するか否かを示す。代替的には、メモリコントローラが、スイッチインジケータに従って、シングルワードメモリオペレーションとダブルワードメモリオペレーションとを自動的に切替えることができる。
【0031】図4Bは、シングルワードメモリオペレーションを利用する場合にチップキルをサポートしないローエンドサーバに、チップキルを実施するためのステップのフローチャートを示す。まず、ダブルワードメモリオペレーションの実施が所望されているか否かが決定される(ステップ450)。好ましくは、このステップは、図4Aに示す方法のステップ404〜426を使用してシステム初期化の前に実行される。次に、ダブルワードメモリオペレーションの実施が所望されている場合は、ダブルワードメモリオペレーションが実行される(ステップ452)。要求されたデータを収集するためにダブルワードメモリオペレーションが実行された後、チップキルアルゴリズムが実行される(ステップ454)。
【0032】上記説明は、例示的なものであって、限定することを意図したものではない。例えば、本明細書で説明したのと同じ原理を、144ビットバス(128ビットがデータ、16ビットがECC)を有するミッドレンジのシステムに適用することができる。この場合、このシステムは、上述した実施例と異なり、32ECCビットおよび128バイトのキャッシュラインを備える288ビットシステムを必要とする。ダブルワードは、256ビットのデータと32ビットのECCであり、バースト長は8である。ここで、1999年10月28日に出願された、発明者がMichael B.RaynhamとJames G. Mathiosである「Self-Healing Memory System forHigh Availability Srver」と題された出願(HP整理番号第10991629号)と、1999年10月28日に出願された、発明者がMichael B.RaynhamとHans Wiggersである「Radial Arm Memory Bus for a High Availability Computer System」と題された出願(HP整理番号第10991678号)とは、本同時係属出願に関連する主題を含んでおり、これらに開示された内容は参照により本明細書に組み込まれている。本発明は、これらに開示された構成またはプロセスと組み合わせて使用することもできる。従って、本発明の範囲は、上記説明に関して決定されるべきではなく、特許請求の範囲及び、それに記載された発明の均等物の全範囲に関して決定されるべきである。
【0033】以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
1.単一のメモリモジュールにおけるエラー訂正専用のビット数が、コンピュータシステムによってサポートされるチップキル訂正アルゴリズムの実行に必要なビット数より少ない場合において、該コンピュータシステムの単一のメモリモジュールにおいてメモリオペレーションを実行するための方法であって、単一のメモリモジュールにおいてダブルワードメモリオペレーションを実行するステップと、前記コンピュータシステムによってサポートされる所望のチップキルアルゴリズムを実行するために、前記ダブルワードメモリオペレーションによって提供される追加のエラー訂正ビットを使用するステップを含む、方法。
2.ダブルワードメモリオペレーションの実施が望まれているか否かを決定するステップを更に含み、ダブルワードメモリオペレーションの実施が望まれているか否かを決定するこのステップを、ダブルワードメモリオペレーションを実行する前記ステップより前に実行する、上項1の方法。
3.コンピュータシステムのユーザが前記チップキルアルゴリズムの実行を望んでいるか否かを判定するステップを更に含む、上項2の方法。
4.前記単一のメモリモジュールが、該単一のメモリモジュールのメモリデバイスに対してチップキルアルゴリズムを実行するために必要な数のエラー訂正ビットを有しているか否か、を判定するステップを更に含む、上項3の方法。
5.チップキルアルゴリズムを実行するために前記コンピュータシステムによって必要とされるビットの数が、前記単一のメモリモジュールにおいて使用可能なエラー訂正ビットの数の2倍以下であるか否かを判定するステップを更に含む、上項3の方法。
6.前記コンピュータシステムが、シングルワードメモリ(オペレーション)の実施とダブルワードメモリ(オペレーション)の実施とを切り替える能力を有する、上項2の方法。
7.メモリコントローラと、データバスと、前記データバスにより前記メモリコントローラに電気的に結合され、少なくとも1つのメモリデバイスを有する少なくとも1つのメモリモジュールを具備し、コンピュータシステムの単一のメモリモジュールにおけるエラー訂正専用のビット数が、該コンピュータシステムによってサポートされるチップキル訂正アルゴリズムを実行するために必要なビット数より少ない場合、前記メモリコントローラによってダブルワードメモリオペレーションが実行されることからなる、メモリ構成。
【0034】
【発明の効果】本発明によれば、ローエンドサーバシステムにおいて、コストのかかるカスタムASICチップや追加のメモリモジュール等を必要とせずに、チップキルによるエラー検出を実行可能なメモリシステム構成およびプロセスが提供される。




 

 


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