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ニューロンMOS回路による対称関数生成方法及び対称関数ニューロンMOS回路およびプリインバータ回路 - 日本電信電話株式会社
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発明の名称 ニューロンMOS回路による対称関数生成方法及び対称関数ニューロンMOS回路およびプリインバータ回路
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2001−34598(P2001−34598A)
公開日 平成13年2月9日(2001.2.9)
出願番号 特願平11−204674
出願日 平成11年7月19日(1999.7.19)
代理人 【識別番号】100068353
【弁理士】
【氏名又は名称】中村 純之助 (外2名)
【テーマコード(参考)】
5J042
【Fターム(参考)】
5J042 BA01 BA18 CA27 DA00 
発明者 青山 一生
要約 目的


構成
特許請求の範囲
【請求項1】ある正整数n個の入力に対する2(n+1)個の対称関数を実現する際に、(n+1)個のニューロンMOSインバータを前段のプリインバータとし、該プリインバータの(n+1)個の出力及びn個の直接入力を1個のニューロンMOSインバータ、すなわちメインインバータの入力とすることを主構成要素とするニューロンMOS回路であって、n入力対称関数の(n+1)個の入力状態を「真」の数に応じ0からnまで番号付けし、各々をm(0≦m≦n、但し、mは整数)入力状態と呼ぶ場合、(n+1)個の各々のプリインバータの出力の論理値を、(n+1)個存在する入力状態の各々の場合のフローティングゲートの論理値に対応させることで、n個の入力に対する2(n+1)個の対称関数を生成することを特徴とするニューロンMOS回路による対称関数生成方法。
【請求項2】請求項1に記載の対称関数生成方法を用いて設計された対称関数ニューロンMOS回路及び該方法を用いて設計された積和演算機能を有する対称関数ニューロンMOS回路の直接入力信号端子への入力を制御信号とし、該ニューロンMOS回路の制御信号端子への入力を入力信号とすることにより、該ニューロンMOS回路をマルチプレクサ機能として使用することを特徴とする対称関数ニューロンMOS回路。
【請求項3】ある正整数n個の入力に対する2(n+1)個の対称関数を実現する際に、(n+1)個のニューロンMOSインバータを前段のプリインバータとし、該プリインバータの(n+1)個の出力及びn個の直接入力を1個のニューロンMOSインバータ、すなわちメインインバータの入力とすることを主構成要素とするニューロンMOS回路であって、各々のプリインバータは2つの異なる閾値を持ち、あるプリインバータに着目した場合、該プリインバータの閾値は(m−1)入力状態とm入力状態の間とm入力状態と(m+1)入力状態の間の2箇所に設定され、かつm=0の場合の(m−1)入力状態とm入力状態の間の閾値は仮想的な(m−1)状態とm状態の間に閾値を持ち、また、m=nの場合のm入力状態と(m+1)入力状態の間の閾値はm入力状態と仮想的な(m+1)入力状態の間に閾値を持つことを特徴とするプリインバータ回路。
【請求項4】請求項3に記載のプリインバータの閾値設定方法を用いて設計された対称関数ニューロンMOS回路及び該方法を用いて設計された積和演算機能を有する対称関数ニューロンMOS回路の直接入力信号端子への入力を制御信号とし、該ニューロンMOS回路の制御信号端子への入力を入力信号とすることにより、該ニューロンMOS回路をマルチプレクサ機能として使用することを特徴とする対称関数ニューロンMOS回路。
【請求項5】ある正整数n個の入力に対する2(n+1)個の対称関数を実現する際に、(n+1)個のニューロンMOSインバータを前段のプリインバータとし、該プリインバータの(n+1)個の出力及びn個の直接入力を1個のニューロンMOSインバータ、すなわちメインインバータの入力とすることを主構成要素とするニューロンMOS回路であって、(n+1)個の各々のプリインバータの2つの出力状態を、m入力状態におけるメインインバータの閾値を越える場合と達しない場合に対応する条件式を用いて、各々のプリインバータの出力端子とメインインバータのフローティングゲートの間の容量値又は該容量値のメインインバータの全入力容量値に対する容量比、メインインバータヘの各々の直接入力端子とメインインバータのフローティングゲートとの間の容量値又は該容量値のメインインバータの全入力容量値に対する容量比、及び、メインインバータの閾値を決める構成方法により設計されることを特徴とするニューロンMOS回路。
【請求項6】請求項5に記載のメインインバータの構成方法を用いて設計された対称関数ニューロンMOS回路及び該方法を用いて設計された積和演算機能を有する対称関数ニューロン回路の直接入力信号端子への入力を制御信号とし、該ニューロンMOS回路の制御信号端子への入力を入力信号とすることにより、該ニューロンMOS回路をマルチプレクサ機能として使用することを特徴とするニューロンMOS回路。
【請求項7】請求項5に記載のメインインバータの構成方法において、メインインバータヘの入力がプリインバータの出力と信号の直接入力だけから構成され、かつ、プリインバータの出力端子とメインインバータのフローティングゲートとの間の容量値が全て等しく設定された構造を持つメインインバータについて、請求項5に記載の方法を用いることを特徴とするニューロンMOS回路。
【請求項8】請求項7に記載のメインインバータの構成方法を用いて設計された対称関数ニューロンMOS回路及び該方法を用いて設計された積和演算機能を有する対称関数ニューロンMOS回路の直接入力信号端子への入力を制御信号とし、該ニューロンMOS回路の制御信号端子への入力を入力信号とすることにより、該ニューロンMOS回路をマルチプレクサ機能として使用することを特徴とするニューロンMOS回路。
発明の詳細な説明
【0001】
【発明の属する技術分野】本発明は、ニューロンMOSトランジスタで構成されたMOS回路とその設計方法とに係わり、特に、対称関数をニューロンMOS回路で実現する際の設計方法と対称関数ニューロンMOS回路とその入力回路に関するものである。
【0002】
【従来の技術】多入力信号の積和演算と閾値論理処理を単体デバイスで行うことが可能であるニューロンMOSトランジスタが提案されている。例として、文献1「Tadashi Shibata and Tadahiro Ohmi,A Functiona1 MOS Transistor Featuring Gate−Leve1 Weighted Sum and Thresho1d Operations,IEEE Transactions on E1ectron Devices,Vo1.39,No.6,pp.1444−1455,1992」がある。このニューロンMOSトランジスタを用いて構成したニューロンMOS回路は、生体ニューロンのモデルの1つであるマカロック・ピッツニューロンモデル(文献2「W.S.McCu11och and W.A.Pitts,“A Logical Ca1culus of the IdeasImmanent in Neura1 Nets”,Bu11.Math.Biophy.,Vo1.5,pp.115−133,1943」)に対応するデバイスとしてニューラルネットワークLSIへの応用が期待されているだけでなく、画像処理用デバイスなど様々な応用の可能性を持っている。その応用の一つとして可変論理回路がある。可変論理回路については、2つの入力変数に対して、3つの多値制御信号を用いてブール関数が生成可能であること、及び、8つの入力変数によって構成可能な対称関数を9つの2値制御信号を持つ10個のニューロンMOSインバータと標準的なCMOSインバータ回路で作製可能であることが示されている。例として、文献3「Tadashi Shibata,Koji Kotani and Tadahiro Ohmi,Real−Time Reconfigurab1e Logic Circuits Using Neuron MOSTransistors,IEEE Internationa1 So1id−State Circuits Conference,FA15.3,pp.238−239,1993」がある。しかしながら、任意の正整数nに対する対称関数及び全ブール関数をニューロンMOS回路を用いて表現する汎用的方法はまだ提案されていない。
【0003】
【発明が解決しようとする課題】上記のように、特定の場合についてはニューロンMOS回路による実現性が確認されているが、任意の正の整数nに対する一般的な場合については未だ成功していない。本発明の目的とするところは、上記未解決の問題点を解決し、ブール関数中で特に対称関数について、任意の正の整数nに対する入力対称関数をニューロンMOS回路を用いて表現し、従来知られている積和演算機能のみならずマルチプレックス機能をも有する回路を設計する方法と、この方法により設計された回路を提供することである。
【0004】
【課題を解決するための手段】上記の目的を達成するために、本発明においては以下の手段を用いる。
【0005】すなわち、正整数をnとして、このn入力による2(n+1)個の対称関数を表現するためのニューロンMOS回路の基本的構成要素を、(n+1)個のプリインバータと1個のメインインバータとし、該メインインバータは(n+1)個のプリインバータの出力端子とn個の直接入力端子からの信号を入力とする。また、プリインバータの入力側は1個の制御入力端子とn個の信号入力端子とで構成されている。今、n個の直接入力端子への入力中、「真」又は「1」又は電圧において「high 1evel」の入力の数をmとし、n個の入力中m個の入力が「真」の場合をm入力状態と呼ぶ。また、プリインバータは「真」と「偽」、又は「1」と「0」の2値を出力することが可能である。この時、m入力状態において、基本構成における(n+1)個のプリインバータの中の1つのプリインバータのみが出力として2つの状態を取り、残りのn個のプリインバータ出力は1つの状態のみを取るようにし、この2つの状態をm入力状態のメインインバータのフローティングゲートの、「1」または「0」あるいは「真」またはの2つの状態に対応させることで、2(n+1)の対称関数を表現することが可能となる。
【0006】次に、このプリインバータ出力とメインインバータのフローティングゲートの対応関係を実回路で実現する方法を説明する。m入力状態において、メインインバータのフローティングゲートの2つの状態がプリインバータの2つの出力状態に対応して、メインインバータの閾値の上下になるように、容量値又は容量比とメインインバータの閾値が設定される条件式が導かれる。また、対称関数を対象としているため、n個の入力の各々についての個性は存在しない。このため、メインインバータヘのn個の直接入力端子とメインインバータのフローティングゲートとの間の容量値は各々等しいとする。次に、メインインバータの入力は、n個の直接入力端子からの信号と(n+1)個のプリインバータの出力端子からの信号だけで構成されるとする。これより、条件式が導かれる。これらの条件式より、メインインバータに入力される各々の端子の容量値又は容量比と閾値を決定することができる。容量値又は容量比と閾値が決まることで、実回路を構成することが可能となる。以上、説明した方法により、n個の入力により構成可能な2(n+1)の対称関数をニューロンMOS回路を用いて設計することが可能となる。また、上記ニューロンMOS回路の制御入力端子に信号入力を印加し、直接入力端子に制御信号を印加することによりマルチプレクサとしての機能を有することも可能になる。
【0007】
【発明の実施の形態】ある正整数n個の入力に対する2(n+1)個の対称関数を実現する際に、図1に示すように(n+1)個のプリインバータの(n+1)個の出力及びn個の直接入力をメインインバータの入力とすることを主構成要素とするニューロンMOS回路を用いる。図1において、10はプリインバータであり、11はメインインバータである。各入力端子の静電容量に着目して、図1の回路を図2に示す等価的な回路に簡単化する。時刻T=0の初期状態において、メインインバータのフローティングゲートの電圧Vfg=0、全ての入力端子電圧Vi=0、出力端子電圧Vout(0)と仮定すると、フローティングゲート電圧Vfgは次式で表される。
【0008】
【数1】

【0009】今、ゲートオーバーラップ容量を無視すると、上式は次式のように簡単化できる。
【0010】
【数2】

【0011】Vfgの最大値は全ての入力信号が電源電圧Vddの時であり、次式で表すことができる。
【0012】
【数3】

【0013】Vfg(max)で規格化されたフローティングゲート電圧を規格化フローティングゲート電圧と呼び、Ufgで表す。すなわち、Ufgは次式で定義される。
【0014】
【数4】

【0015】ここで、n個の入力中で「真」の数、即ちhigh 1eve1の入力信号の数がm個(0≦m≦n:mは整数)の場合を「入力がm入力状態である」と呼ぶ。入力状態とフローティングゲート電圧の関係を理解しやすくするために、文献4「Tadashi Shibata and Tadahiro Ohmi,Neuron MOS Binary−Logic Integrated Circuits−PartI:Design Fundamenta1s and Soft−Hardware−Logic Circuit Implementation,IEEE Transactions on E1ectron Devices,Vo1.40,No.3,pp.572.1993」のFig.3を修正した図を図3に示す。図3において、横軸はhigh levelの入力信号の数、縦軸はフローティングゲート電圧である。対称関数においては、直接入力される信号の入力端子に依存した固有の情報は失われているために、メインインバータヘの直接入力端子とフローティングゲート間の静電容量値を全て等しいと仮定し、また、プリインバータの出力は全て1ow 1eve1であると仮定すると、入力状態と規格化フローティングゲート電圧Ufgの関係は図3中○印のように直線上に並ぶ。今、実際の状態は離散値であり、規格化フローティングゲート電圧Ufgも離散値であるが、仮想的に状態を連続量x、規格化フローティングゲート電圧を連続量Ufg(x)として扱い、図中直線で上記○印の点を結ぶ。この図3のことを対称関数のためのF1oating−gate Potentia1 Diagram(FPDS)と呼ぶ。図3中の直線の傾きは、直接入力端子とフローティングゲート間の容量値(Cj)と、メインインバータの全ての入力端子とフローティングゲート間の容量値の比aであり、次式で表すことができる。
【0016】
【数5】

【0017】次に、プリインバータの出力のメインインバータヘの効果をFPDSを用いて考察する。今、(n+1)個あるプリインバータのk番目のプリインバータのみが全ての入力状態においてhigh 1eve1を出力し、他は全て1ow 1eve1出力であると仮定する。このプリインバータ出力端子とフローティングゲート間の容量が下記の(数6)式の容量比bkを持つ場合、FPDSは図4のようになる。
【0018】
【数6】

【0019】図4中のメインインバータの閾値Vthを用いて、FPDSと論理の関係を説明する。図4のFPDSにおいて、直接入力端子のUfgに対する効果(fo)と、プリインバータがhigh 1eve1を出力した時の効果(fk)は各々次式で表すことができる。
【0020】f0(x)=a・xfk(x)=bKk番目のプリインバータの出力がhigh 1eve1でない場合は、Ufgはf0(x)のみで表され、図4から知れるように、どの入力状態においてもVthに達していない。この時は、メインインバータの出力はhigh 1eve1である。次に、プリインバータの出力がhigh 1eve1の場合は、規格化フローティングゲート電圧Ufgはf0(x)とfk(x)の重ね合わせであるから【0021】
【数7】

【0022】で表され、Vthとの交点の状態(xvth)よりも大きい入力状態ではメインインバータはhigh 1eve1の反転信号である1ow 1eve1を出力する。このため、メインインバータの出力は、状態数xが、x≦xvth(xは0以上の整数)では、high 1eve1であり、x>xvthでは1ow 1eve1となる。
【0023】この考えを(n+1)個のプリインバータに拡張する。メインインバータの入力が直接入力端子とプリインバータの出力端子のみから構成され、プリインバータの閾値は1つであると仮定する。この時、FPDSは図5のようになる。メインインバータヘの直接入力端子のUfgに対する効果f0(x)は次式で表される。
【0024】
【数8】

【0025】また、i番目(1≦i≦n+1:iは整数)のプリインバータの出力のUfgに対する効果fi(x)は次式で表される。
【0026】
【数9】

【0027】(数9)式におけるxpvthはプリインバータの閾値であり、図5にはxpvth>nの場合が記載されている。(数8)式と(数9)式を用いてメインインバータのUfg(x)は、(数7)式で示したようにf0(x)+fi(x)であるから、次式で表される。
【0028】
【数10】

【0029】ここまでは、プリインバータが1つの閾値を持つことを仮定したが、各プリインバータの制御信号入力端子に1つの制御信号を入力することで、プリインバータは異なる2つの閾値を持つことが可能になる。各々のプリインバータの閾値を調整することで、n入力の対称関数を全て実現することが可能となる。この方法をn=2の場合を例として説明する。
【0030】n=2の場合のFPDSを図6に示す。i番目のプリインバータに2つの異なる閾値をこのプリインバータに入力される1つの制御信号で設定し、その制御信号が1の状態、すなわち「真」の状態、である時のこのプリインバータの閾値をxpvth.i1とし、同じ制御信号が0の状態、すなわち「偽」の状態、の時のこのプリインバータの閾値をxpvth.i0とする。この場合、Ufg(x)は次式で表される。
【0031】
【数11】

【0032】図6と(数11)式を参考にして対称関数を生成する。3つのプリインバータ中、第1のプリインバータの閾値を図6中、x=2の入力状態を挟む両側に設定し、図6中のθ10(x)とθ11(x)で表されるように、j=0とj=1の場合で,Ufg(2)がメインインバーターの閾値(図6中、Vth)の上下になるように設定する。第2のプリインバータについて、その閾値をx=1の入力状態を挟む両側に設定し、図6中のθ20(x)とθ21(x)で表されるように、j=0とj=1の場合で、Ufg(1)がメインインバータの閾値の上下に来るように設定する。第3のプリインバータについて、その閾値をx=0の入力状態を挟む両側に設定し、図6中、θ30(x)とθ31(x)で表されるように、j=0とj=1の場合で、Ufg(0)がメインインバータの閾値の上下に来るように設定する。このように設定することにより、i番目のプリインバータの2つの出力の状態と(n+1−i)入力状態(但し、n=2)における2つの状態を1対1対応させることができる。この方法に示す設定が実回路において実現可能な場合、2個の入力による23個の対称関数を生成することが可能となる。
【0033】この方法をnが任意の正整数の場合に拡張し、この方法が実現可能である実回路が必ず存在することを説明する。nが正整数の場合のUfg(x)は、直接入力端子のUfgに対する効果とプリインバータがhigh levelを出力したときの効果の和であるから、次式の形になる。
【0034】
【数12】

【0035】また、(12)式をm入力状態の場合に着目すると、次式になる。
【0036】
【数13】

【0037】n=2の場合に示した設定のnが正整数の場合への拡張を(数13)式を用いて行い、同時にメインインバータの入力が直接入力端子とプリインバータの出力端子のみから構成されるという仮定を定式化すると次式のようになる。
【0038】
【数14】

【0039】
【数15】

【0040】
【数16】

【0041】0≦m≦n:mは整数という条件において、(数14)式、(数15)式、(数16)式を同時に満たすa、bk、Vthが解である。今、各々のブリインバータの出力端子とフローティングゲートとの間の容量によるbkが全てbに等しいと仮定し、(数13)式、(数16)式を次式のように簡単化する。
【0042】
【数17】

【0043】
【数18】

【0044】(数17)式を用いて、a、b、Vthに関する条件を定式化すると次式のようになる。(数5)式、(数6)式からa、bに関する条件も再び併せて記載し、Ufgをm、aの関数とした。
【0045】
【数19】

【0046】
【数20】

【0047】
【数21】

【0048】
【数22】

【0049】(数19)式と(数20)式を図7に示す。(数19)式のUfgは全てのmに対して、【0050】
【数23】

【0051】を通る直線であり、(数20)式のUfgは全てのmに対して、【0052】
【数24】

【0053】を通る直線になる。図7中の実線は(数19)式のUfgを表しており、L10、L11、L1(n-1)、L1nは、各々j=1の場合のm=0、m=1、m=n−1、m=nの場合のUfgをを示す。一方、点線は(数20)式のUfgを表しており、L00、L01、L0(n-1)、L0nは、各々j=0の場合のm=0、m=1、m=n−1、m=nの場合のUfgを示している。
【0054】(数19)式と(数20)式を満たすaとVthは、図7中の点線の交点P、実線の交点Q、L1nとL00の交点R及び、L10とL0nの交点Sで囲まれる境界を含まない平面中に存在する。図7中の交点P、Q、R、Sは次式で示される。
【0055】
【数25】

【0056】(数25)式から、P、Q、R、Sで囲まれた閉領域は、正の整数nに対して常に正の面積を持ち、aとVthについて常に解が存在することを示している。
【0057】本発明の実施の形態として、図7中のP、Q、R、Sで囲まれる閉領域において、aとVthについて最大マージンを持つ直線PQと直線RSの交点を、(数19)式と(数20)式を満たす解の一つとする。この解、a、b、Vthは次式で表される。
【0058】
【数26】

【0059】(数26)式の解を用いた場合のFPDSを図8に示す。i番目のプリインバータは(n−i)入力状態と(n+1−i)入力状態の間に第1の閾値を持ち、(n+1−i)入力状態と(n+2−i)入力状態の間に第2の閾値を持つ。但し、i=n+1の場合の第1の閾値は仮想的にx=0の入力状態よりも小さい状態に閾値を持ち、i=1の場合の第2の閾値はx=nの入力状態よりも大きい状態に閾値を持つように設定される。(但し、この両者は図8には記載されていない。)この時、(n+1−i)入力状態におけるUfgはi番目のプリインバータの出力状態のみに依存することになる。Ufgがメインインバータの閾値よりも大きい時、Ufgの閾値を基準とした2値表現での状態Winが”1”であると呼び、逆に小さい時、Winが”0”であると呼ぶ。Win=1の場合、メインインバータの出力状態Woutは”0”であり、Win=0の場合、メインインバータの出力状態Woutは”1”である。(n+1)個のプリインバータの各々独立した2つの状態が(n+1)個の入力状態に対応していることから、n個の入力に対する2(n+1)個の対称関数が生成できることが判る。
【0060】このことを図9に示した。図9の右側の部分がプリインバータの2値化された出力状態であり、左側の部分は(n+1)個の入力状態の0入力状態からn入力状態までのWinが記載されている。図9右側部分の各行のような出力状態になるように各プリインバータの閾値を制御すると、左側部分のような論理が構成されることを示している。また、図9は別の見方も可能である。入力状態の方を制御信号の状態と考え、プリインバータ出力を入力と考えることで、(n+1)個の信号端子を持つマルチプレクサ機能になる。例えば、図9において、(n−1)入力状態を意図的に制御して作ったとすると、この時、Winは2番目のプリインバータの出力状態と一致することになる。
【0061】(数26)式で表される解を実際のニューロンMOS回路で表現すると、図10に示すように、各々のプリインバータの出力端子とメインインバータのフローティングゲートとの間の容量値が等しく、かつ、直接入力端子とメインインバータのフローティングゲートとの間の容量値もプリインバータの出力端子とメインインバータのフローティングゲートとの間の容量値に等しく、かつ、メインインバータの論理閾値が(3)式のγVddの1/2に設定されている場合である。
【0062】本発明によるプリインバータの閾値設定方法、メインインバータにおける容量値の設定方法及びメインインバータの論理閾値設定方法を用いることで、正整数n個の入力による2(n+1)個の対称関数の生成が可能になり、更に、プログラム化することで自動生成することも可能になる。
【0063】
【実施例】<入力数n=2の場合>本発明の方法による規格化フローティング電圧Ufgと、メインインバータのすべての入力端子とフローティングゲート間との容量比aの関係を図11に示す。(数25)式のP、Q、R、Sはこの式におけるn=2の場合と一致し、PQRS閉領域が正の面積を持ち、a、b、Vthの解が存在することが判る。この閉領域中の(a、Vth)=(1/5、1/2)を解とした場合のFPDSを図12に示す。図12中○印は各入力状態においてUfgが取り得る状態である。各入力状態に対応する1つのプリインバータの出力状態だけで各入力状態におけるUfgの状態が決まることが判る。図12を用いて、入力状態とブリインバータの出力状態の関係からn=2の場合の対称関数が生成される例を図13に示す。図13から適当な制御信号列を作ることで任意の対称関数が生成されることが判る。
【0064】<入力数n=4の場合>本発明の方法によるUfgとaの関係を図14に示す。(数25)式のP、Q、R、Sはこの式におけるn=4の場合と一致し、PQRS閉領域が正の面積を持ち、a、b、Vthの解が存在することが判る。
【0065】この閉領域中の(a、Vth)=(1/9、1/2)を解とした場合のFPDSを図15に示す。図15中○印は各入力状態においてUfgが取り得る状態である。各入力状態に対応する1つのプリインバータの出力状態だけで各入力状態におけるUfgの状態が決まることが判る。また、図13を参考にすることで、全ての対称関数を生成可能であることが判る。
【0066】<入力数n=8の場合>本発明の方法によるUfgとaの関係を図16に示す。(数25)式のP、Q、R、Sはこの式におけるn=4の場合と一致し、PQRS閉領域が正の面積を持ち、a、b、Vthの解が存在することが判る。この閉領域中の(a、Vth)=(1/17、1/2)を解とした場合のFPDSを図17に示す。図17中○印は各入力状態においてUfgが取り得る状態である。各入力状態に対応する1つのプリインバータの出力状態だけで各入力状態におけるUfgの状態が決まることが判る。また、図13を参考にすることで、全ての対称関数を生成可能であることが判る。
【0067】
【発明の効果】以上詳細に説明したように、本発明による対称関数生成方法によれば、任意の入力数の対称関数を生成する回路が存在することが保証されており、かつ、その回路を自動生成することを可能にする。また、本発明の回路構成によれば、任意の入力数の対称関数の実現も可能となる。




 

 


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